KR20110041115A - 비지에이 패키지의 전원 노이즈 개선 방법 및 장치 - Google Patents

비지에이 패키지의 전원 노이즈 개선 방법 및 장치 Download PDF

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KR20110041115A
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김정웅
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Abstract

비지에이(BGA; Ball Grid Array) 패키지의 전원 노이즈를 개선하는 방법에 있어서, 상기 비지에이 패키지의 전원 핀과 상응하는 PCB(Printed Circuit Board)상의 전원 패드의 근처에 수동소자를 배치할 수 있는 수동소자 실장용 패드 공간을 확보하는 과정과, 상기 수동소자 실장용 패드에 수동소자를 실장하는 과정 및 상기 수동소자의 상부에서 상기 수동소자와 중첩되는 PCB상의 위치에 상기 비지에이 패키지를 실장하는 과정을 포함하여, 수동 소자를 PCB상의 비지에이 패키지와 중첩되는 하단에 배치함으로써 전원핀과의 물리적 거리를 좁혀 비지에이 패키지의 전원 노이즈를 상당히 줄일 수 있으며, PCB 상에 다른 부품을 배치할 수 있는 배치 공간을 최대한 활용할 수 있다.
BGA(Ball Grid Array),디커플링 캐패시터, 전원 노이즈, 공동(cavity)

Description

비지에이 패키지의 전원 노이즈 개선 방법 및 장치{METHOD AND APPARATUS FOR IMPROVING POWER NOISE OF BALL GRID ARRAY PACKAGE}
본 발명은 비지에이(BGA; Ball Grid Array) 패키지의 전원 노이즈(Noise) 개선 방법 및 장치에 관한 것으로서, 특히 비지에이 패키지의 전원핀과 디커플링 캐패시터(decoupling capacitor) 사이의 거리(current path)를 최소화하여 전원 노이즈를 감소시키기 위한 비지에이 패키지의 전원 노이즈 개선 방법 및 장치에 관한 것이다.
전자 산업이 점차 발전함에 따라 반도체 집적회로(IC)의 집적도가 급격히 증가하게 되었다. 이에 따라 반도체 집적회로의 패키지는 점점 대형화되고 그에 따른 집적회로의 입출력 단자 수도 그 수가 수백 핀을 초과 하기에 이르렀다. 그러나 전자 제품이 점차 슬림화되어가는 현재의 추세에 따라 반도체 집적회로의 패키지도 가능한 소형으로 제작하기 위하여 서로 경주되고 있는 실정이다. 이에 따라 반도체 집적회로의 보다 작은 패키지에 보다 많은 입출력 단자를 수용 가능하도록 하면서, 칩 마운터 등을 이용한 자동 생산이 용이하도록 하는 패키징 기술이 개발 되었다. 이러한 기술의 일환으로 개발된 것이 볼격자배열(Ball Grid Array) 방식의 패키징 기술이다.
일반적으로 표준형 BGA 패키지는 단자 기판상에 칩이 실장되며, 상기 단자 기판의 저부에 위치한 솔더 랜드에 일정 직경을 갖는 다수의 솔더볼이 일정 간격으로 배치된다. 상기 솔더볼은 인쇄회로기판(PCB; Printed Circuit Board)의 비지에이 패키지용 패드 부분에 실장될 수 있을 것이다.
최근, 휴대폰이나 PC 등 전자제품에는 다양한 기능을 수행하는 상술한 비지에이 패키지를 포함하고 있다. 이러한 비지에이 패키지에 인가되는 전원의 노이즈를 최소화하기 위해서 비지에이 패키지가 실장된 PCB의 주변에는 수동소자인 디커플링 캐패시터를 배치하고 있다.
종래기술은, 비지에이 패키지에 인가되는 전원 노이즈(Noise)를 줄이기 위해 도 1의 (a) 또는 (b)와 같이 BGA 패키지(102) 주변의 동일 평면상(108)이나, BGA 부품이 배치되는 PCB(100)의 반대면(110)에 디커플링 캐패시터(104)를 배치하였다.
그런데, 상기 디커플링 캐패시터(104)를 비지에이 패키지(102)를 인쇄회로기판의 동일 평면상에 배치하는 경우 BGA 패키지(102)의 내부에 있는 전원핀(106)과 디커플링 캐패시터(104) 사이의 물리적 거리가 멀어 임피던스(Impedance) 값이 증가하여 전원 노이즈가 증가하거나, 디커플링 캐패시터(104)를 비지에이 부품(102) 이 배치되는 PCB 반대면(110)에 배치하는 경우 PCB 뒷면의 공간 활용에 제약을 주는 문제가 있었다
본 발명은 상술한 바와 같은 문제점을 해결하기 위해 도출된 것으로서, 본 발명은 비지에이 패키지의 전원 노이즈 개선 방법 및 장치를 제공하는데 있다.
본 발명의 다른 목적은 수동소자와의 물리적 거리를 최소화하여 전원핀에서 발생하는 노이즈를 감소시키도록 구현되는 비지에이 패키지의 전원 노이즈 개선 방법 및 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 전원 노이즈를 효율적으로 저감시키면서 PCB의 공간 활용을 극대화할 수 있도록 구현되는 비지에이 패키지의 전원 노이즈 개선 방법 및 장치를 제공하는데 있다.
상술한 과제를 달성하기 위한 본 발명의 제 1 견지에 따르면, 비지에이(BGA; Ball Grid Array) 패키지의 전원 노이즈를 개선하는 방법에 있어서, 상기 비지에이 패키지의 전원 핀과 상응하는 PCB(Printed Circuit Board)상의 전원 패드의 근처에 수동소자를 배치할 수 있는 수동소자 실장용 패드 공간을 확보하는 과정과, 상기 수동소자 실장용 패드에 수동소자를 실장하는 과정 및 상기 수동소자의 상부에서 상기 수동소자와 중첩되는 PCB상의 위치에 상기 비지에이 패키지를 실장하는 과정을 포함함을 특징으로 한다.
또한, 상기 수동소자 실장용 패드 공간을 확보하는 과정은, 상기 수동소자 실장용 패드가 위치하는 상기 PCB 상측면에 공동(Cavity)을 형성하는 것을 특징으로 한다.
상술한 과제를 달성하기 위한 본 발명의 제 2 견지에 따르면, PCB(Printed Circuit Board)에 실장되는 비지에이(BGA; Ball Grid Array) 패키지의 전원 노이즈를 개선시키기 위한 장치에 있어서, 상기 비지에이 패키지의 전원핀에 상응하는 상기 PCB상의 전원 패드의 근처에 수동소자를 실장시키기 위하여 형성되는 수동소자 실장용 패드와, 상기 수동소자 실장용 패드에 실장되는 수동소자 및 상기 수동소자의 상부에서 이격 거리(gap)을 유지하며 중첩되도록 실장되는 비지에이 패키지를 포함함을 특징으로 한다.
본 발명은 디커플링 캐패시터를 PCB상의 비지에이 패키지와 중첩되는 하단에 배치함으로써 전원핀과의 물리적 거리를 좁혀 비지에이 패키지의 전원 노이즈를 상당히 줄일 수 있으며, PCB 상에 다른 부품을 배치할 수 있는 배치 공간을 최대한 활용할 수 있는 효과가 있다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 하기와 같다. 그러나 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명에 따른 비지에이 패키지(BGA package; Ball Grid Array package) 관련 수동소자를 PCB 상에 배치한 단면도를 도시하고 있다.
도 2에 도시된 바와 같이, PCB(200) 상에 비지에이 패키지(202)가 배치되어 있다. 미부호화되었으나, 상기 비지에이 패키지(202)는 공지의 구성을 갖는다. 예를 들어, 일정 패턴이 형성된 기판(substrate)상에 해당 칩이 실장되며 그 상부에 방열 수단이 탑재될 수 있을 것이다. 상기 기판의 저부에 위치한 솔더 랜드에는 일정 간격을 갖도록 다수의 솔더볼(208)이 구성되는데, 상기 솔더볼(208)은 상기 PCB(200)상의 비지에이 패키지용 패드 부분에 실장될 수 있을 것이다.
상기 비지에이 패키지(202)의 전원 핀에서 발생하는 전원 노이즈를 감소시키기 위하여 상기 PCB상에 수동소자를 실장시킨다. 상기 수동소자로는 공지의 디커플링 캐패시터(decoupling capacitor)가 실장될 수 있다.
본 발명에서 상기 디커플링 캐패시터(204)는 비지에이 패키지(202)의 하단의 전원핀(206) 근처에 배치 하였다. 즉, 상기 디커플링 캐패시터(204)는 상기 비지에이 패키지와 중첩되는 위치의 PCB상에 배치되는데, 패키지의 크기, 전원핀의 갯수에 따라 다수개가 일정 간격으로 실장되어도 무방하다. 이렇게 배치하여도 비지에이 패키지(202)와 디커플링 캐패시터(204) 간에 간섭이 일어나지 않는 것은 비지에이 패키지(202)의 솔더볼(208)의 높이가 디커플링 캐패시터 보다 높기 때문이 다. 이렇게 하면 비지에이 패키지의 전원핀(206)과 디커플링 캐패시터(204) 간의 물리적 거리가 짧아져서 두 단 사이의 임피던스 감소하게 되어 전원 노이즈가 감소하게 되는 것이다.
도 3은 본 발명에 따른 수동소자를 PCB의 비지에이 패키지 실장 부분에 배치한 구성도이다.
도 3에 도시된 바와 같이, PCB상의 비지에이 패키지 실장 부분(300)에는 다수의 솔더볼에 대응되도록 대응 위치에 다수의 패드가 배치된다. 상기 패드는 비지에이 패키지 소자(chip)와의 대응 입출력 단자 역할을 하기 위한 패드들(306)과, 비지에이 패키지의 전원 공급을 위한 전원핀용 패드(302) 및 상기 전원핀용 패드(302) 주변에 배치되어 추후 비지에이 패키지의 전원핀 주변에서 발생하는 노이즈를 감소시키기 위한 수동소자 실장용 패드(304)가 배치된다. 이는 비지에이 패키지의 전원용 핀과 최대한 가까운 거리에 수동소자를 배치하여 물리적 거리를 줄임으로써 효과적인 노이즈 저감을 도모하기 위함이다. 상기 수동소자로는 디커플링 캐패시터를 사용할 수 있으며, 바람직하게도 상기 PCB상에 SMD(Surface Mounted Device) 타입으로 실장될 수 있을 것이다.
한편, 본 발명에서는 대체적으로 디커플링 캐패시터의 높이가 솔더볼의 직경보다 작도록 하여 상기 비지에이 패키지의 솔더볼들 사이에 상기 디커플링 캐패시터를 배치하여도 문제가 없다. 그러나, 상기 솔더볼의 직경과 같거나 이보다 큰 높이를 갖는 수동소자의 경우 상기 비지에이 패키지와 중첩되는 위치에 배치는 다소 어려울 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 비지에이 패키지 관련 수동소자를 PCB상에 배치하는 단면도이다.
상술한 바와 같은 문제점을 해결하기 위하여 도 4에 도시한 바와 같이, 상기 디커플링 캐패시터(204)가 실장되는 PCB(304)의 부분에 공동(cavity)(400)를 형성한다. 따라서, 상기 공동(400)내에 상기 디커플링 캐패시터(204)를 실장할 수 있을 것이다. 즉, 상기 공동(400)에 의해 상기 비지에이 패키지(202)의 하단에서 상기 디커플링 캐패시터(204)의 실장 공간에 좀더 여유를 줄 수 있는 것이다. 상기 공동(400)은 PCB를 제작하는 과정에서 진행이 할 수 있으며, 레이저나 에칭 기법을 이용하여 구현할 수 있을 것이다.
도 5는 본 발명에 따른 디커플링 캐패시터의 위치 변경에 따른 임피던스의 값의 개선을 보여주는 시뮬레이션 결과이다.
도 5에 도시된 바와 같이, 디커플링 캐패시터가 비지에이 패키지의 외부에 배치된 경우(500)보다 비지에이 패키지와 중첩된 위치에 배치된 경우(502)에 임피던스 값이 현저히 감소하는 것을 확인할 수 있다.
한편, 상술한 비지에이 패키지의 전원 노이즈 개선 방법을 이용하여 비지에이 패키지를 사용하는 각종 전자장치의 전원 노이즈를 개선할 수 있을 것이다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래 기술에 따른 비지에이 패키지 관련 수동소자를 배치하는 도면;
도 2는 본 발명에 따른 비지에이 패키지 관련 수동소자를 PCB상에 배치한 단면도;
도 3은 본 발명에 따른 비지에이 패키지와 관련 수동소자가 배치되는 PCB 상의 부분을 도시한 구성도;
도 4는 본 발명의 다른 실시 예에 따른 비지에이 패키지 관련 수동소자를 PCB상에 배치하는 단면도; 및
도 5는 본 발명에 따른 수동소자의 위치 변경에 따른 임피던스의 개선을 도시한 도면.

Claims (13)

  1. 비지에이(BGA; Ball Grid Array) 패키지의 전원 노이즈를 개선하는 방법에 있어서,
    상기 비지에이 패키지의 전원 핀과 상응하는 PCB(Printed Circuit Board)상의 전원 패드의 근처에 수동소자를 배치할 수 있는 수동소자 실장용 패드 공간을 확보하는 과정;
    상기 수동소자 실장용 패드에 수동소자를 실장하는 과정; 및
    상기 수동소자의 상부에서 상기 수동소자와 중첩되는 PCB상의 위치에 상기 비지에이 패키지를 실장하는 과정을 포함함을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 수동소자 실장용 패드 공간을 확보하는 과정은,
    상기 수동소자 실장용 패드의 위치가 상기 비지에이 패키지의 저면과 상응하는 PCB 최상측 면에 위치하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서,
    상기 수동소자 실장용 패드 공간을 확보하는 과정은,
    상기 수동소자 실장용 패드가 위치하는 상기 PCB 최상측 면에 일정 깊이의 공동(cavity)을 형성하고, 상기 공동내에 상기 수동소자가 실장되는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 상기 공동(Cavity)은,
    상기 PCB 단면의 일부를 식각(Etching)하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서, 상기 비지에이 패키지를 실장하는 과정은,
    상기 비지에이 패키지가 상기 수동소자와 이격 거리(gap)를 유지하며 중첩하도록 배치되는 것을 특징으로 하는 방법
  6. 제 1항 내지 5항 중 어느 한 항에 있어서,
    상기 수동소자는 디커플링 캐패시터(decoupling capacitor)임을 특징으로 하는 방법.
  7. PCB(Printed Circuit Board)에 실장되는 비지에이(BGA; Ball Grid Array) 패키지의 전원 노이즈를 개선시키기 위한 장치에 있어서,
    상기 비지에이 패키지의 전원핀에 상응하는 상기 PCB상의 전원 패드의 근처에 수동소자를 실장시키기 위하여 형성되는 수동소자 실장용 패드;
    상기 수동소자 실장용 패드에 실장되는 수동소자; 및
    상기 수동소자의 상부에서 이격 거리(gap)을 유지하며 중첩되도록 실장되는 비지에이 패키지를 포함함을 특징으로 하는 비지에이 패키지의 전원 노이즈 개선 장치.
  8. 제 7항에 있어서,
    상기 수동소자 실장용 패드는,
    상기 비지에이 패키지의 저면과 상응하는 PCB의 상측면에 위치하는 것을 특징으로 하는 비지에이 패키지의 전원 노이즈 개선 장치.
  9. 제 8항에 있어서,
    상기 수동소자 실장용 패드는 상기 PCB 상측면에 일정 깊이를 갖도록 형성되는 공동(Cavity)내에 형성됨을 특징으로 하는 비지에이 패키지의 전원 노이즈 개선 장치.
  10. 제 9항에 있어서,
    상기 공동(Cavity)은,
    상기 PCB 단면의 일부를 식각(Etching)하여 형성됨을 특징으로 하는 비지에이 패키지의 전원 노이즈 개선 장치.
  11. 제 1항에 있어서,
    상기 수동소자는 디커플링 캐패시터(Decoupling Capacitor)로 구성되는 것을 특징으로 하는 전자장치.
  12. 제 7항 내지 11항 중 어느 한 항에 따라 구성되는 비지에이 패키지의 전원 노이즈 개선 장치를 포함하는 전자 장치.
  13. 제 12항에 있어서,
    상기 전자 장치는 휴대용 무선단말기임을 특징으로 하는 전자 장치.
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