KR102154064B1 - 테스트 보드, 그것을 포함하는 테스트 시스템 및 그것의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 테스트 보드는, 소켓들을 통하여 복수의 더트들과 결합하고, 상기 복수의 더트들 각각의 핀들에 외부의 테스터로부터 입력된 테스트 신호들을 전송하거나 테스트 결과값들을 상기 테스터로 전송하는 테스트 신호 경로들을 구성하는 메인 보드; 및 상기 메인 보드에 결합하고, 테스트 동작시 전력 무결성 혹은 신호 무결성 향상을 위하여 상기 핀들 중 적어도 하나에 연결하는 수동 소자들을 실장한 팜 보드를 포함한다.

Description

테스트 보드, 그것을 포함하는 테스트 시스템 및 그것의 제조 방법{TEST BOARD, TEST SYSTEM HAVING THE SAME AND MANUFACTURING METHOD THEREOF}
본 발명은 테스트 보드, 그것을 포함하는 테스트 시스템 및 그것의 제조 방법에
테스트 보드는 자동 테스트 장치(automatic test equipment, ATE)로부터 테스트 신호를 수신하고, 피검사 장치(device under test, DUT)에 테스트 신호를 송신한다. 예를 들어, 프로브 카드(probe card)는 자동 테스트 장치로부터 수신된 테스트 신호를 인쇄 회로 기판(printed circuit board, PCB) 상의 트레이스(trace)를 통하여 피검사 장치에 송신한다.
본 발명의 목적은 고속 동작을 지원하는 칩에 적합하면서 제조 단가를 낮추는 테스트 보드를 제공하는데 있다.
본 발명의 실시 예에 따른 테스트 보드는, 소켓들을 통하여 복수의 더트들과 결합하고, 상기 복수의 더트들 각각의 핀들에 외부의 테스터로부터 입력된 테스트 신호들을 전송하거나 테스트 결과값들을 상기 테스터로 전송하는 테스트 신호 경로들을 구성하는 메인 보드; 및 상기 메인 보드에 결합하고, 테스트 동작시 전력 무결성 혹은 신호 무결성 향상을 위하여 상기 핀들 중 적어도 하나에 연결하는 수동 소자들을 실장한 팜 보드를 포함한다.
실시 예에 있어서, 상기 메인 보드 혹은 상기 팜 보드는 인쇄회로기판이다.
실시 예에 있어서, 상기 메인 보드는 상기 테스트 신호 경로들의 라우팅을 위한 복수의 레이어들을 포함한다.
실시 예에 있어서, 상기 복수의 레이어들 중 적어도 하나는 4개의 입출력 라인들과 관련된 테스트 신호 경로들을 구비한다.
실시 예에 있어서, 상기 복수의 레이어들 중 적어도 하나는 6개의 입출력 라인들과 관련된 테스트 신호 경로들을 구비한다.
실시 예에 있어서, 상기 6개의 입출력 라인들 중 적어도 2개는 하나의 테스트 신호 경로에 연결된다.
실시 예에 있어서, 상기 복수의 더트들 중 적어도 2개는 상기 테스트 신호 경로들을 공유한다.
실시 예에 있어서, 상기 테스트 신호 경로들 중 적어도 하나는 상기 복수의 레이어들 중 적어도 2개를 관통하는 비아를 통하여 구성된다.
실시 예에 있어서, 상기 복수의 더트들 각각의 상기 핀들에 연결되고, 상기 테스트 신호들을 상기 테스터로부터 입력 받고, 상기 테스트 결과값을 상기 테스터로 출력하는 커넥터들을 더 포함한다.
실시 예에 있어서, 상기 커넥터들은 상기 테스트 신호들을 공유하도록 구현된다.
실시 예에 있어서, 상기 메인 보드와 상기 팜 보드는 솔더 볼 결합된다.
실시 예에 있어서, 상기 핀들 중 적어도 하나는 상기 메인 보드를 관통하는 비아를 통하여 상기 팜 보드의 핀에 연결된다.
실시 예에 있어서, 상기 메인 보드는 상기 핀들 중 적어도 하나의 전원 전압 핀을 연결하는 전도물질을 갖는 적어도 하나의 제 1 레이어 및 상기 핀들 중 적어도 하나의 접지 전압 핀을 연결하는 전도물질을 갖는 적어도 하나의 제 2 레이어를 더 포함한다.
실시 예에 있어서, 상기 수동 소자들 중 적어도 하나는 디커플링 커패시터이고, 상기 디커플링 커패시터는 상기 적어도 하나의 전원 전압 핀과 전기적으로 연결된다.
실시 예에 있어서, 상기 디커플링 커패시터는 상기 적어도 하나의 전원 전압 핀과 상기 적어도 접지 전압 핀 사이에 전기적으로 연결된다.
실시 예에 있어서, 상기 팜 보드는 상기 수동 소자들을 상기 메인 보드의 접촉부에 연결하기 위한 신호 경로들을 구성하는 복수의 레이어들을 포함한다.
실시 예에 있어서, 상기 복수의 레이어들 중 적어도 하나는 디커플링 커패시터를 구비하고, 상기 복수의 레이어들 중 적어도 다른 하나는 저항 소자를 구비한다.
본 발명의 실시 예에 따른 테스트 시스템은, 복수의 더트들; 상기 복수의 더트들을 결합하는 테스트 보드; 및 테스트 동작시 테스트 신호들을 발생하는 테스터를 포함하고, 상기 테스트 보드는, 상기 복수의 더트들 각각의 핀들에 상기 테스트 신호들을 전송하거나 상기 핀들로부터 출력된 테스트 결과값들을 상기 테스터로 출력하는 테스트 신호 경로들을 구성하는 메인 보드; 및 상기 메인 보드에 결합하고 상기 테스트 동작시 전력 무결성 혹은 신호 무결성 향상을 위하여 상기 핀들 중 적어도 하나에 연결하는 수동 소자들을 실장한 팜 보드를 포함한다.
실시 예에 있어서, 상기 메인 보드는, 상기 핀들 중 제 1 전원 전압 핀에 연결되는 전도 물질을 갖는 제 1 레이어; 상기 핀들 중 제 2 전원 전압 핀에 연결되는 전도 물질을 갖는 제 2 레이어; 및 상기 제 1 레이어 및 상기 제 2 레이어 사이에 상기 핀들 중 접지 전압 핀에 연결되는 전도 물질을 갖는 제 3 레이어를 더 포함한다.
실시 예에 있어서, 상기 수동 소자들 중 적어도 하나는 디커플링 커패시터이다.
실시 예에 있어서, 상기 팜 보드는 상기 메인 보드에 결합하는 솔더 볼들을 구비한 서브 보드를 더 포함하고, 상기 디커플링 커패시터는 상기 서브 보드 상에 형성되고, 상기 서브 보드를 관통하는 비아를 통하여 상기 솔더 볼들 중 적어도 하나에 연결된다.
실시 예에 있어서, 상기 팜 보드는, 상기 메인 보드에 결합하는 솔더 볼들을 구비한 서브 보드; 상기 서브 보드 상에 제 1 디커플링 커패시터들을 갖는 제 1 레이어; 및 상기 제 1 레이어 상에 제 2 디커플링 커패시터들을 갖는 제 2 레이어를 더 포함한다.
실시 예에 있어서, 상기 메인 보드는 상기 팜 보드를 선택적으로 결합하기 위한 소켓을 더 포함한다.
실시 예에 있어서,상기 테스터는 ATE(automatic test equipment)이다.
본 발명의 실시 예에 따른 테스트 보드 제조 방법은: 복수의 더트들을 물리적 혹은 전기적으로 결합하기 위한 소켓을 구비하고, 상기 복수의 더트들 각각의 핀들과 관련된 테스트 신호 경로들을 구성하는 메인 보드를 제조하는 단계; 전력 무결성을 위한 디커플링 커패시터들을 갖는 팜 보드를 제조하는 단계; 및 상기 핀들 중 전원전압 핀들과 상기 디커플링 커패시터들을 전기적으로 연결하기 위하여 상기 팜 보드를 상기 메인 보드에 결합하는 단계를 포함한다.
본 발명의 테스트 보드는, 충분한 개수의 디커플링 커패시터들을 팜 보드에 실장함으로써, 고속 칩 테스트에 적합하다.
더욱이 본 발명의 테스트 보드는, 디커플링 커패시터를 팜 보드에 실장함으로써, 테스트 보드의 공간적인 제약을 없애고, 또한 테스트 보드에 실장되는 부품 개수를 획기적으로 줄일 수 있다.
또한, 본 발명의 테스트 보드는 테스트 신호 경로의 라우팅을 간단하게 함으로써, 제작 단가를 현저하게 낮출 수 있다.
도 1은 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 테스트 보드의 전면 및 후면을 예시적으로 보여주는 도면이다.
도 3은 도 1에 도시된 테스트 보드의 일부를 개념적으로 보여주는 도면이다.
도 4는 더트가 결합된 테스트 보드에 대한 단면도를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 테스트 신호 경로에 대한 제 1 실시 예를 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 테스트 신호 경로에 대한 제 2 실시 예를 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 테스트 보드를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 테스트 보드를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 테스트 보드를 예시적으로 보여주는 도면이다.
도 10은 도 9에 도시된 팜 보드에 대한 등가 회로를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 팜 보드를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 또 다른 실시 예에 따른 팜 보드를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 테스트 보드 제조 방법에 대한 흐름도를 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 테스트 방법을 예시적으로 보여주는 흐름도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.
제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 혹은 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 테스트 시스템(10)은 복수의 더트들(DUT1 ~ DUTm, device under test, "피검사 소자", m는 2 이상의 정수)을 전기적/물리적으로 결합하는 테스트 보드(100) 및 테스트 보드(100)에 결합된 더트들(DUT1 ~ DUTm)을 테스트하는 테스터(200)를 포함한다.
복수의 더트들(DUT1 ~ DUTm) 각각은 테스트 신호들(테스트 데이터 포함)을 입력 받고, 사전에 결정된 테스트 동작을 수행하고, 그 결과값들을 출력할 수 있다. 더트들(DUT1 ~ DUTm) 각각은 테스트 대상이 되는 장치로써, 집적회로, 메모리 장치, 메모리 모듈 등 일 수 있다.
테스트 보드(100)는 테스터(200)로부터 입력된 테스트 신호들을 더트들(DUT1 ~ DUTm)로 개별적/독립적/일괄적으로 전송하고, 테스트 동작의 결과값들을 테스터(200)로 출력하는 인터페이스 회로이다.
테스트 보드(100)는 복수의 더트들(DUT1 ~ DUTm)의 입출력 핀들, 전원 핀들, 어드레스/명령 등의 제어 핀들, 그 외 핀들에 전기적으로 연결되는 테스트 신호 경로들을 구성하는 복수의 레이어들을 포함할 수 있다. 테스트 신호 경로들을 통하여 테스트 신호(들), 테스트 데이터, 혹은 테스트 결과값들이 더트들(DUT1 ~ DUTm)과 테스터(200) 사이에서 입출력 될 수 있다. 실시 예에 있어서, 테스트 신호 경로들은 복수의 레이어들 사이의 비아들을 통하여 다양하게 라우팅 될 수 있다.
실시 예에 있어서, 테스트 보드(100)는 인쇄 회로 기판(printed circuit board; PCB)일 수 있다.
또한, 테스트 보드(100)는, 도시되지 않았지만 복수의 더트들(DUT1 ~ DUTm)을 전기적/물리적 결합하기 위한 소켓들을 포함한다. 또한, 테스트 보드(100)는 테스터(200)의 테스트 신호 라인들과 연결하는 커넥터들을 포함할 수 있다.
특히, 본 발명의 테스트 보드(100)는 팜 보드(farm board)를 포함한다. 팜 보드(도시되지 않음)는 테스트 보드(100)의 메인 보드에 전기적/물리적으로 결합되는 부가적인/추가적인 보드이다. 팜 보드는 테스트 동작시 PI(power integrity, 전원 무결성) 혹은 SI(signal integrity, 신호 무결성)을 향상시키기 위한 수동 소자/능동 소자를 포함한다. 예를 들어, 팜 보드는 디커플링 커패시터(decoupling capacitor), 인덕터 혹은 저항 등을 포함할 수 있다. 실시 예에 있어서, 팜 보드는 인쇄 회로 기판(PCB)일 수 있다. 실시 예에 있어서, 팜 보드는 테스트 보드(100)의 메인 보드에 솔더 볼(solder ball) 결합할 수 있다. 다른 실시 예에 있어서, 팜 보드는 테스트 보드(100)의 메인 보드에 소켓을 통하여 결합할 수 있다.
테스터(200)는 더트들(DUT1 ~ DUTm)을 테스트하기 위한 테스트 신호(테스트 데이터 포함)을 발생할 수 있다. 또한, 테스터(200)는 테스트 결과값을 입력 받고 더트들(DUT1 ~ DUTm) 각각의 불량 여부를 판별할 수 있다.
실시 예에 있어서, 테스터(200)는 자동 테스트 장치(automatic test equipment, ATE)일 수 있다. 자동 테스트 장치는 내부에 설치된 하드웨어 구성 요소를 제어하기 위한 프로세서와 내부의 하드웨어 구성 요소들을 포함한다. 여기서 내부 하드웨어 구성 요소는 프로그래머블 전원(programmable power supply), 직류 파라미터 측정 유닛(DC parameter measurement unit), 알고리즘 패턴 발생기(algorithmic pattern generator), 타이밍 발생기(timing generator), 파형 정형기(wave sharp formatter), 드라이브 채널, 입출력 채널 및 전원 채널 등을 포함할 수 있다. 자동 테스트 장치는 프로세서에서 작동되는 테스트 프로그램에 의해 하드웨어적 구성요소들이 서로 신호를 주고 받으며 테스트 보드(100)를 연결된 더트들(DUT1 ~ DUTm)의 전기적 기능을 테스트할 수 있다.
테스트 프로그램(test program)은, 크게 직류검사(DC test), 교류 검사(AC test) 및 기능 검사(function test)로 이루어진다. 여기서 기능검사는 반도체 메모리 소자, 예컨대 디램(DRAM)의 실제 동작 상황에 맞추어 그 기능을 확인하는 것이다. 즉, 자동 테스트 장치의 알고리즘 패턴 발생기로부터 더트, 예컨대 디램(DRAM)에 입력 패턴을 쓰고(write operation), 그것을 디램의 출력 패턴을 통해 읽어들여(read operation), 예상 패턴(expected pattern)과 비교회로(comparator)를 통해 비교(compare operation)하는 것이다.
점차 고속 및 저전압화 되어가는 반도체 칩에서 전원 무결성(PI) 이슈는 가장 큰 문제 중 하나이다. 종래의 테스트 보드는 이러한 전원 무결성 이슈를 해결하기 위하여 디커플링 커패시터를 실장 하였다. 그런데, 반도체 칩의 성능이 향상되면서, 디커플링 커패시터의 수량은 계속적으로 증가하고 있다. 예를 들어, 최근의 반도체 칩들을 테스트 하기 위하여 수백 개의 디커플링 커패시터들이 테스트 보드에 실장되어야 한다. 또한, 종래의 테스트 보드는, 이렇게 많은 디커플링 커패시터들을 실장 하더라도, 타겟 속도에서 높은 전력 임피던스(power impedance) 가짐으로써, 실제 테스트 동작에서 전원 마진(LVDD Margin)을 크게 떨어뜨리는 문제점을 갖는다. 더욱이, 종래의 테스트 보드는, 수많은 디커플링 커패시터들로 인하여 수많은 비아들(via)을 필요로 하고, 이러한 비아들이 가장 짧은 루트(root)로 라우팅 되어야 하는 테스트 신호 경로들을 서로 꼬이게 함으로써, 신호 무결성(SI; signal integrity) 특성도 나빠지게 한다.
반면에, 본 발명의 테스트 보드(100)는 신호 무결성(SI) 혹은 전원 무결성(PI) 특성을 향상하도록 메인 보드에 결합하는 별도의 팜 보드를 구비한다. 예를 들어, 본 발명의 테스트 보드(100)는, 디커플링 커패시터를 갖는 팜 보드를 메인 보드에 결합시킴으로써, 디커플링 커패시터 실장에 의존하는 현재의 테스트 보드 설계를 벗어나고, 디커플링 커패시터의 실장하는 공간적 제약을 해결한다. 게다가, 본 발명의 테스트 보드(100)는, 직접적인 디커플링 커패시터의 실장을 필요치 않음으로써, 비아들의 개수를 줄이고, 이에 따라 테스트 신호 경로의 길이를 줄일 수 있다. 따라서 테스트 동작의 신호 무결성 특성도 향상될 수 있다. 또한, 본 발명의 테스트 보드(100)는 테스트 신호 경로의 라우팅을 간단하게 함으로써, 라우팅에 필요한 레이어의 개수를 크게 줄일 수 있다. 그 결과, 제작 단가가 종래의 그것과 비교하여 현저하게 낮아진다.
도 2a 및 도 2b는 도 1에 도시된 테스트 보드(100)의 전면 및 후면을 예시적으로 보여주는 도면이다. 도 2a를 참조하면, 테스트 보드(100)의 전면은 더트들과 전기적/물리적 결합을 위한 복수의 소켓들(110)을 구비한다. 도 2a에서는 설명의 편의를 위하여 8개의 소켓들(110)을 도시한다. 하지만, 본 발명의 테스트 보드(100)의 전면에 구비된 소켓들의 개수는 여기에 제한되지 않을 것이다. 도 2b을 참조하면, 테스트 보드(100)의 후면은 더트들의 테스트 동작시 전원 무결성(PI) 혹은 신호 무결성(SI) 특성을 향상하기 위한 팜 보드(120)를 결합한다. 실시 예에 있어서, 결합된 팜 보드(120)의 크기는 도 2b에 도시된 바와 같이 더트에 대응하는 소켓 영역의 크기보다 크지 않게 구현될 수 있다.
도 3은 도 1에 도시된 테스트 보드(100)의 일부를 개념적으로 보여주는 도면이다. 도 3을 참조하면, 테스트 보드(100)는 메인 보드(110) 및 팜 보드(120)를 포함한다. 메인 보드(110)는 팜 보드(120)의 하단과 결합하기 위한 접촉부(112)를 포함한다. 접촉부(112)는 팜 보드(120)의 솔더 볼들이 접촉/결합되는 패드들을 포함할 수 있다.
팜 보드(120)는 서브 보드(121) 및 서브 보드(121) 상에 실장된 수동 소자들(122)을 포함한다. 여기서 수동 소자(122)는 디커플링 커패시터일 수 있다. 수동 소자들(122)은 메인 보드(110)의 접촉부(112)에 전기적으로 연결될 것이다.
도 4는 더트가 결합된 테스트 보드(100)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 더트의 핀들 중 일부는 테스트 보드(110)의 레이어들 및 팜 보드(120)의 서브 보드(121)의 레이어(들)을 통과하여 수동 소자(122)에 전기적으로 연결된다. 여기서 수동 소자(122)는 디커플링 커패시터일 수 있다. 수동 소자(1220가 디커플링 커패시터일 때, 더트의 핀들 중 일부는 전원핀들일 수 있다.
실시 예에 있어서, 더트의 핀들은 메인 보드(110)의 상부에 솔더 볼 결합될 수 있다. 실시 예에 있어서, 팜 보드(120)는 메인 보드(110)의 하부에 솔더 볼 결합될 수 있다.
한편, 도 4에 도시된 더트의 핀들 중 일부는 메인 보드(110)의 레이어들을 관통하는 비아들을 통하여 직접적으로 팜 보드(120)에 연결된다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 더트의 핀들 중 일부는 메인 보드(110)의 레이어들을 이용하여 다양한 테스트 신호 경로들을 구성함으로써 팜 보드(120)에 연결될 수 있다.
도 5는 본 발명의 실시 예에 따른 테스트 신호 경로에 대한 제 1 실시 예를 보여주는 도면이다. 도 5를 참조하면, 테스트 보드(100)의 상부면은 크게 입출력 패드 영역, 어드레스 및 명령 패드 영역 및 접지 패드 영역으로 구분된다. 도 5에서는 하나의 레이어에 6개의 테스트 신호 경로들(111 ~ 116)이 배치될 수 있다. 테스트 신호 경로들(111 ~ 116) 각각은 두 개의 입출력 핀들에 전기적으로 연결된다.
실시 예에 있어서, 테스트 신호 경로들(111 ~ 116) 중 적어도 하나(113, 116)는 2 개의 입출력 핀들에 연결하기 위하여 비아를 통하여 분기 될 수 있다.
한편, 도 5에서는 하나의 레이어에 6개의 테스트 신호 경로들이 배치된다. 본 발명에 여기에 제한될 필요는 없다. 본 발명은 하나의 레이어에 다양한 개수의 테스트 신호 경로들이 배치될 수 있다.
도 6은 본 발명의 실시 예에 따른 테스트 신호 경로에 대한 제 2 실시 예를 보여주는 도면이다. 도 6을 참조하면, 하나의 레이어에 4개의 테스트 신호 경로들(111a ~ 114a)이 배치될 수 있다.
한편, 본 발명의 테스트 신호 경로는 복수의 더트들이 공유할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 테스트 보드(100a)를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 하나의 테스트 신호 경로(111a)를 두 개의 더트들(DUT1, DUT2)이 공유한다. 커넥터(117a)에 연결된 테스트 신호 경로(111a)는 제 1 더트(DUT1)의 제 1 입출력핀(IO1)과 제 2 더트(DUT2)의 제 1 입출력핀(IO1)에 연결된다.
한편, 도 7에 도시된 하나의 테스트 신호 경로(111a)에 더트의 하나의 입출력 핀에 연결되는 구조이다. 하지만, 본 발명의 테스트 신호 경로는 여기에 제안되지 않는다. 테스트 신호 경로는 더트의 복수의 입출력 핀들에 연결된 구조일 수도 있다.
한편, 도 7에서는 복수의 더트들(DUT1, DUT2)이 하나의 테스트 신호 경로(111a)를 공유한다. 하지만 본 발명이 여기에 제한되지 않는다. 본 발명의 더트들은 테스트 신호 경로를 공유하지 않을 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 테스트 보드(100b)를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 더트들(DUT1, DUT2) 각각이 커넥터들(117-1b, 117-2b)에 연결된 테스트 신호 경로들(111-1b, 111-2b)에 연결된다.
실시 예에 있어서, 커넥터들(117-1b, 117-2b)을 통하여 테스트 보드(110b)d의 테스트 신호 경로들(111-1b, 111-2b)이 하나의 신호 경로가 될 수 있다.
한편, 본 발명의 테스트 보드는 전원 핀들에 연결되는 전도물질을 갖는 레이어(들)을 구비할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 테스트 보드(100a)를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 테스트 보드(100a)는 복수의 레이어들(101 ~ 106)로 구성된 메인 보드(110a)를 포함한다. 제 1 레이어(101)는 팜 보드(120)와 결합되는 최하부(bottom) 레이어이다. 제 3 및 제 5 레이어들(103, 105)은 전원 전압들(VCC1, VCC2)이 연결되는 전도물질들을 갖는다. 제 2 및 제 4 레이어들(102, 104)은 제 3 및 제 5 레이어들(103, 105) 사이에 접지 전압(GND)이 연결된 전도물질들을 갖는다. 제 6 레이어(106)는 더트와 결합하는 최상부(top) 레이어이다.
도 9에 도시된 바와 같이, 더트의 제 1 전원 전압(VCC1)의 핀은 비아를 통하여 제 5 레이어(115)에 연결되고, 제 5 레이어(115)는 또 다른 비아를 통하여 팜 보드(120)의 대응하는 핀(DC1)에 연결된다. 마찬가지로, 도 9에 도시된 바와 같이, 더트의 제 2 전원 전압(VCC2)의 핀은 비아를 통하여 제 3 레이어(113)에 연결되고, 제 3 레이어(113)는 또 다른 비아를 통하여 팜 보드(120)의 대응하는 핀(DC2)에 연결된다.
한편, 도 9에서는 2개의 전원 전압들(VCC1, VCC2)의 핀들에 연결된 전원 라인들의 연결 구조가 도시되었다. 본 발명의 전원 전압 핀들의 개수는 여기에 제한되지 않는다. 전원 전압 핀들의 개수에 따라 대응하는 전도물질들의 개수는 증가 될 수 있다.
한편, 도 9에 테스트 보드(110a)는 전원 전압과 관련된 레이어들만 도시되었다. 본 발명의 테스트 보드(110a)는 입출력 핀들 혹은 어드레스 및 명령핀들에 대응하는 테스트 신호 경로들을 위한 다른 레이어들을 더 포함할 수 있다.
도 10은 도 9에 도시된 팜 보드(120)에 대한 등가 회로를 예시적으로 보여주는 도면이다. 설명의 편의를 위하여 팜 보드(120)가 디커플링 커패시터들(DCC1, DCC2)을 연결하고 있다고 가정하겠다. 도 10에 도시된 바와 같이, 제 1 전원 전압(VCC1)과 접지 전압(GND) 사이에는 제 1 디커플링 커패시터(DCC1)가 연결되고, 제 2 전원 전압(VCC2)과 접지 전압(GND) 사이에는 제 2 디커플링 커패시터(DCC2)이 연결된다.
본 발명의 테스트 보드(100)는, 제 1 혹은 제 2 전원 전압들(VCC1, VCC2)이 순간적으로 흔들리더라도, 제 1 및 제 2 디커플링 커패시터들(DCC1, DCC2)에 충전된 전압들로 인하여 전원 무결성(PI) 특성을 양호하게 유지할 수 있다.
한편, 본 발명의 팜 보드는 수동 소자들을 배치하는 복수의 레이어들을 포함할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 팜 보드(120a)를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 테스트 보드에 연결하는 접촉부를 갖는 최하부 레이어(121a), 제 1 디커플링 커패시터들을 갖는 제 2 레이어(122a) 및 제 2 디커플링 커패시터들을 갖는 제 3 레이어(123a)를 포함한다.
실시 예에 있어서, 제 1 및 제 2 디커플링 커패시터들은 비아들을 통하여 접촉부에 연결될 수 있다.
한편, 제 2 및 제 2 레이어들(122a, 123b)의 적층 순서를 변경하다.
한편, 도 11에서 디커플링 커패시터들을 포함한 레이어들로 구성된 팜 보드(120a)가 도시된다. 하지만 본 발명의 팜 보드는 디커플링 커패시터 외에 다른 수동 소자도 구비한 레이어를 포함할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 팜 보드(120b)를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 테스트 보드에 연결하는 접촉부를 갖는 최하부 레이어(121b), 제 1 디커플링 커패시터들을 갖는 제 2 레이어(122b), 제 2 디커플링 커패시터들을 갖는 제 3 레이어(123b), 및 저항 소자를 갖는 제 4 레이어(124b)를 포함한다.
한편, 제 2 및 제 4 레이어들(122b, 123b, 124)의 적층 순서를 다양하게 변경할 수 있다.
도 13은 본 발명의 실시 예에 따른 테스트 보드 제조 방법에 대한 흐름도를 예시적으로 보여주는 도면이다. 도 1 내지 도 13을 참조하면, 테스트 보드 제조 방법은 다음과 같다.
복수의 테스트 신호 경로들을 구비한 복수의 레이어들로 구성된 메인 보드가 제조된다. 메인 보드의 상부에는 더트들이 연결된 소켓들이 구비될 것이다(S110). 디커플링 커패시터들을 갖는 팜 보드가 제조된다(S120). 이후, 메인 보드와 팜 보드가 결합된다(S130). 메인 보드의 하부에 팜 보드가 솔더 볼 형태로 결합될 수 있다. 이때 디커플링 커패시터들은 더트의 전원 핀들에 전기적으로 연결될 것이다. 본 발명의 테스트 보드 제조 방법은, 디커플링 커패시터를 팜 보드에 실장함으로써 종래의 그것과 비교하여 테스트 보드 제조 단가를 크게 낮출 수 있다.
한편, 본 발명의 팜 보드는 테스트 보드에 사용자의 선택에 따라 결합될 수도 있다. 이를 위하여 테스트 보드는 팜 보드를 결합하기 위한 소켓을 구비할 것이다.
도 14는 본 발명의 실시 예에 따른 테스트 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 14를 참조하면, 사용자는 더트의 종류에 따라 팜 보드를 테스트 보드에 결합할 지 판별한다(S210). 만일, 팜 보드가 테스트 보드에 결합할 필요가 있다면, 테스트 보드의 소켓에 팜 보드가 장착된다(S120). 즉, 소켓을 통하여 테스트 보드에 팜 보드가 결합된다. 이후, 더트들이 결합된 테스트 보드를 통하여 더트들에 대한 테스트 동작이 수행된다(S230).
본 발명의 테스트 방법은 사용자의 선택에 따라 팜 보드를 결합할 수 있다.
현재 반도체 칩을 테스트하는 보드에는 전원 안정화를 위해 디커플링 커패시터를 장착한다. 하지만 점차 고속 테스트 진행을 하기 위해서 더 많은 용량의 디커플링 커패시터가 필요하다. 이로 인하여 디커플링 커패시터 실장 공간의 한계도 있고, 전원 핀에서 멀리 떨어진 위치의 디커플링 커패시터는 본연의 역할을 수행하지 못할 수 있다. 디커플링 커패시터를 비아를 통해 PCB 라우팅 함으로써 제작 난이도가 올라가고, 제작 원가가 올라갈 수 있다.
반면에 본 발명의 테스트 보드는 팜 보드를 이용하여 디커플링 커패시터를 구현한다. 이러한 팜 보드를 이용한 디커플링 커패시터 구현은 종래의 테스트 보드 상에 배치되었던 수많은 디커플링 커패시터들을 별도의 팜 보드에 모아서 PCB의 전원 핀에 직접 실장 할 수 있다. 따라서, 본 발명의 테스트 보드는, 종래의 그것과 비교하여 디커플링 커패시터의 실장공간의 한계를 없애고, PCB에 실장되는 부품 개수를 획기적으로 줄일 수 있다. 나아가 테스트 신호 경로의 라우팅이 간단해짐으로써, 제작 단가도 현저하게 낮아진다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 테스트 시스템
100: 테스트 보드
200: 테스터
110: 메인 보드
120: 팜 보드
121: 서브 보드
122: 수동 소자
111 ~ 116: 테스트 신호 경로
DUT, DUT1 ~ DUTm: 더트
112: 접촉부
DCC1, DCC2: 디커플링 커패시터

Claims (20)

  1. 소켓들을 통하여 복수의 더트들과 결합하고, 상기 복수의 더트들 각각의 핀들에 외부의 테스터로부터 입력된 테스트 신호들을 전송하거나 테스트 결과값들을 상기 테스터로 전송하는 테스트 신호 경로들을 구성하는 메인 보드; 및
    상기 메인 보드에 결합하고, 테스트 동작시 전력 무결성 혹은 신호 무결성 향상을 위하여 상기 핀들 중 적어도 하나에 연결하는 수동 소자들을 실장한 팜 보드를 포함하되,
    상기 메인 보드는 상기 테스트 신호 경로들의 라우팅을 위한 복수의 레이어들을 포함하고, 상기 복수의 레이어들 중 적어도 하나는 4개 또는 6개의 입출력 라인들과 관련된 테스트 신호 경로들을 구비하고, 상기 4개 또는 6개의 입출력 라인들 중 적어도 2개는 하나의 테스트 신호 경로에 연결되는 테스트 보드.
  2. 제 1 항에 있어서,
    상기 메인 보드 혹은 상기 팜 보드는 인쇄회로기판인 테스트 보드.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 복수의 더트들 중 적어도 2개는 상기 테스트 신호 경로들을 공유하는 테스트 보드.
  8. 제 1 항에 있어서,
    상기 테스트 신호 경로들 중 적어도 하나는 상기 복수의 레이어들 중 적어도 2개를 관통하는 비아를 통하여 구성되는 테스트 보드.
  9. 제 1 항에 있어서,
    상기 메인 보드와 상기 팜 보드는 솔더 볼 결합되는 테스트 보드.
  10. 제 1 항에 있어서,
    상기 핀들 중 적어도 하나는 상기 메인 보드를 관통하는 비아를 통하여 상기 팜 보드의 핀에 연결되는 테스트 보드.
  11. 제 10 항에 있어서,
    상기 메인 보드는 상기 핀들 중 적어도 하나의 전원 전압 핀을 연결하는 전도물질을 갖는 적어도 하나의 제 1 레이어 및 상기 핀들 중 적어도 하나의 접지 전압 핀을 연결하는 전도물질을 갖는 적어도 하나의 제 2 레이어를 더 포함하는 테스트 보드.
  12. 제 11 항에 있어서,
    상기 수동 소자들 중 적어도 하나는 디커플링 커패시터이고,
    상기 디커플링 커패시터는 상기 적어도 하나의 전원 전압 핀과 전기적으로 연결되는 테스트 보드.
  13. 제 12 항에 있어서,
    상기 디커플링 커패시터는 상기 적어도 하나의 전원 전압 핀과 상기 적어도 접지 전압 핀 사이에 전기적으로 연결되는 테스트 보드.
  14. 제 1 항에 있어서,
    상기 팜 보드는 상기 수동 소자들을 상기 메인 보드의 접촉부에 연결하기 위한 신호 경로들을 구성하는 복수의 레이어들을 포함하는 테스트 보드.
  15. 복수의 더트들;
    상기 복수의 더트들을 결합하는 테스트 보드; 및
    테스트 동작시 테스트 신호들을 발생하는 테스터를 포함하고,
    상기 테스트 보드는,
    상기 복수의 더트들 각각의 핀들에 상기 테스트 신호들을 전송하거나 상기 핀들로부터 출력된 테스트 결과값들을 상기 테스터로 출력하는 테스트 신호 경로들을 구성하는 메인 보드; 및
    상기 메인 보드에 결합하고 상기 테스트 동작시 전력 무결성 혹은 신호 무결성 향상을 위하여 상기 핀들 중 적어도 하나에 연결하는 수동 소자들을 실장한 팜 보드를 포함하되,
    상기 메인 보드는 상기 테스트 신호 경로들의 라우팅을 위한 복수의 레이어들을 포함하고, 상기 복수의 레이어들 중 적어도 하나는 4개 또는 6개의 입출력 라인들과 관련된 테스트 신호 경로들을 구비하고, 상기 4개 또는 6개의 입출력 라인들 중 적어도 2개는 하나의 테스트 신호 경로에 연결되는 테스트 시스템.
  16. 제 15 항에 있어서,
    상기 메인 보드는,
    상기 핀들 중 제 1 전원 전압 핀에 연결되는 전도 물질을 갖는 제 1 레이어;
    상기 핀들 중 제 2 전원 전압 핀에 연결되는 전도 물질을 갖는 제 2 레이어;
    상기 제 1 레이어 및 상기 제 2 레이어 사이에 상기 핀들 중 접지 전압 핀에 연결되는 전도 물질을 갖는 제 3 레이어를 더 포함하는 테스트 시스템.
  17. 제 15 항에 있어서,
    상기 수동 소자들 중 적어도 하나는 디커플링 커패시터인 테스트 시스템.
  18. 제 17 항에 있어서,
    상기 팜 보드는 상기 메인 보드에 결합하는 솔더 볼들을 구비한 서브 보드를 더 포함하고,
    상기 디커플링 커패시터는 상기 서브 보드 상에 형성되고, 상기 서브 보드를 관통하는 비아를 통하여 상기 솔더 볼들 중 적어도 하나에 연결되는 테스트 시스템.
  19. 제 17 항에 있어서,
    상기 팜 보드는,
    상기 메인 보드에 결합하는 솔더 볼들을 구비한 서브 보드;
    상기 서브 보드 상에 제 1 디커플링 커패시터들을 갖는 제 1 레이어; 및
    상기 제 1 레이어 상에 제 2 디커플링 커패시터들을 갖는 제 2 레이어를 더 포함하는 테스트 시스템.
  20. 테스트 보드 제조 방법에 있어서:
    복수의 더트들을 물리적 혹은 전기적으로 결합하기 위한 소켓을 구비하고, 상기 복수의 더트들 각각의 핀들과 관련된 테스트 신호 경로들을 구성하는 메인 보드를 제조하는 단계;
    전력 무결성을 위한 디커플링 커패시터들을 갖는 팜 보드를 제조하는 단계; 및
    상기 핀들 중 전원전압 핀들과 상기 디커플링 커패시터들을 전기적으로 연결하기 위하여 상기 팜 보드를 상기 메인 보드에 결합하는 단계를 포함하되,
    상기 메인 보드를 제조하는 단계는, 상기 테스트 신호 경로들의 라우팅을 위한 복수의 레이어들 결합하는 것을 포함하고, 상기 복수의 레이어들 중 적어도 하나는 4개 또는 6개의 입출력 라인들과 관련된 테스트 신호 경로들을 구비하고, 상기 4개 또는 6개의 입출력 라인들 중 적어도 2개는 하나의 테스트 신호 경로에 연결시키는 것을 포함하는 제조 방법.
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