KR20190066482A - 인터포저를 사용하는 번 인 테스트 장치 및 테스트 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 테스트 장치는 연결 회로 및 챔버를 포함한다. 연결 회로는 피 시험 장치를 동작시키기 위한 테스트 신호를 전달하도록 구성되는 인터포저를 포함한다. 챔버는 인터포저를 통해 수신되는 테스트 신호에 기초하여 피 시험 장치의 동작을 제어하기 위한 제어 신호를 생성하도록 구성되는 핀 일렉트로닉 회로를 포함한다. 핀 일렉트로닉 회로는 공간적으로 챔버 내에 배치되어 제어 신호를 생성한다. 테스트 신호가 수신되는 경우, 챔버의 내부의 온도는, 챔버의 외부의 온도 보다 높거나 낮다.

Description

인터포저를 사용하는 번 인 테스트 장치 및 테스트 방법{BURN-IN TEST DEVICE AND TEST METHOD USING INTERPOSER}
본 발명은 테스트 장치 및 테스트 방법에 관한 것으로, 좀 더 상세하게는 반도체의 번 인 테스트 장치 및 번 인 테스트 방법에 관한 것이다.
반도체 소자는 웨이퍼 상태로 생산되고, 반도체 패키지로서 조립된다. 조립된 패키지는 사용자에게 전달되기 전에 최종적으로 테스트 된다. 테스트는 불량품을 제거하고, 양품만을 선별하기 위한 프로세스 이다. 반도체의 불량률을 감소시키기 위해, 테스트는 전체 공정에서 중요한 역할을 한다.
번 인 테스트(Burn-in Test)는 칩의 수명 및 신뢰성과 관련된다. 번 인 테스트에서, 반도체 장치는 일정시간 동안 고온의 환경에서 동작한다. 번 인 테스트에 의해, 반도체 장치는 사용자에 의해 실제로 사용될 환경 보다 가혹한 환경에서 단시간에 높은 스트레스를 경험한다. 번 인 테스트는 반도체 메모리 장치로 하여금 높은 스트레스를 경험하도록 하여, 동작 불량을 일으킬 염려가 있는 메모리 셀을 출하 전에 선별할 수 있도록 한다.
번 인 테스트를 수행하기 위해, 핸들러(Handler) 구조의 장치 및 챔버(Chamber) 구조의 장치가 사용된다. 챔버 구조에서의 커넥터(Connector)와 피 시험 장치(Device Under Test; DUT) 사이의 거리는 핸들러 구조에서의 커넥터와 피 시험 장치 사이의 거리보다 짧다. 따라서, 챔버 구조에서, 커넥터와 피 시험 장치 사이의 거리가 상대적으로 김에 따라, 챔버 구조에서 피 시험 장치로 전달되는 신호가 왜곡될 수 있다.
본 발명은 번 인 테스트 수행 시, 피 시험 장치로 전달되는 신호의 왜곡을 감소시키고, 내구성이 높은 테스트 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 테스트 장치는 연결 회로 및 챔버를 포함할 수 있다.연결 회로는 피 시험 장치를 동작시키기 위한 테스트 신호를 전달하도록 구성되는 인터포저를 포함할 수 있다. 챔버는 인터포저를 통해 수신되는 테스트 신호에 기초하여 피 시험 장치의 동작을 제어하기 위한 제어 신호를 생성하도록 구성되는 핀 일렉트로닉 회로를 포함할 수 있다. 핀 일렉트로닉 회로는 공간적으로 챔버 내에 배치되어 제어 신호를 생성할 수 있다. 테스트 신호가 수신되는 경우, 챔버의 내부의 온도는, 챔버의 외부의 온도 보다 높거나 낮을 수 있다.
본 발명의 실시 예에 따른 테스트 방법은 피 시험 장치를 테스트 하기 위해 테스트 장치에 의해 수행될 수 있다. 테스트 방법은 테스트 장치의 시스템 회로에 의해, 피 시험 장치를 테스트 하기 위한 테스트 신호를 생성하는 단계, 시스템 회로와 테스트 장치의 챔버 사이의 인터포저를 통해 테스트 신호를 전달하는 단계, 공간적으로 챔버의 내부에 배치되는 핀 일렉트로닉 회로에 의해, 인터포저를 통해 전달되는 테스트 신호에 기초하여 피 시험 장치의 동작을 제어하기 위한 제어 신호를 생성하는 단계, 및 챔버의 외부의 온도 보다 높거나 낮은 온도에서, 제어 신호에 기초하여 피 시험 장치를 테스트하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 테스트 과정에서 피 시험 장치로 전달되는 신호가 적게 왜곡될 수 있다. 또한, 테스트 장치의 내구성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 테스트 장치 및 호스트를 보여주는 개념도 이다.
도 2는 도 1의 테스트 장치를 보여주는 블록도 이다.
도 3은 호스트 및 도 2의 시스템 회로를 예시적으로 보여주는 블록도 이다.
도 4는 호스트 및 도 3의 사이트 보드를 예시적으로 보여주는 블록도 이다.
도 5는 도 2의 연결부를 예시적으로 보여주는 블록도 이다.
도 6은 도 2의 챔버를 예시적으로 보여주는 블록도 이다.
도 7은 도 6의 번 인 보드를 예시적으로 보여주는 블록도 이다.
도 8a 및 도 8b는 테스트 장치와 관련되는 예시적인 구성들 및 동작들을 설명하기 위한 보여주는 블록도들 이다.
도 9는 도 5의 연결 회로에 포함되는 커넥터의 예시적인 구성을 보여주는 개념도 이다.
도 10은 도 5의 연결 회로에 포함되는 인터포저의 예시적인 구성을 보여주는 개념도 이다.
도 11은 도 2의 테스트 장치의 예시적인 동작을 보여주는 순서도 이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 테스트 장치 및 호스트를 보여주는 개념도 이다.
도 1을 참조하면, 테스트 장치(100)는 시스템 회로(110), 연결부(120), 및 챔버(130)를 포함할 수 있다. 챔버(130)는 피 시험 장치(Device Under Test; DUT, 20)를 포함할 수 있다. 본 명세서에서, 피 시험 장치(20)는 테스트 장치(100)에 의해 테스트되는 장치를 의미할 수 있다. 피 시험 장치(20)는 테스트 장치(100)에 장착됨으로써 테스트될 수 있고, 테스트 후 테스트 장치(100)로부터 분리될 수 있다. 예로서, 아래에서, 피 시험 장치(20)는 반도체 장치인 것으로 설명될 것이다. 그러나, 본 발명은 이 예로 한정되지 않고, 피 시험 장치(20)는 LSI(Large Scale Integration) 장치 및 그 외 다양한 유형의 반도체 장치들 중 하나일 수 있다.
사용자는 호스트(10)를 통해, 피 시험 장치(20)를 테스트 하기 위한 명령을 입력할 수 있다. 호스트(10)는 사용자의 명령에 따라, 피 시험 장치(20)를 테스트 하기 위한 요청을 시스템 회로(110)로 전달할 수 있다.
시스템 회로(110)는 연결부(120)를 통해 챔버(130)와 연결될 수 있다. 예로서, 시스템 회로(110)는 연결부(120)에 의해 챔버(130) 내의 피 시험 장치(20)와 전기적으로 연결될 수 있다. 이하 도 2를 참조하여, 테스트 장치(100) 내부의 신호 전달이 설명된다.
도 2는 본 발명의 실시 예에 따른 테스트 장치를 보여주는 블록도 이다.
도 2의 예에서, 시스템 회로(110)는 도 1의 호스트(10)의 요청을 나타내는 신호들을 수신할 수 있다. 시스템 회로(110)는 도 1의 호스트(10)로부터 수신되는 신호들에 기초하여, 피 시험 장치(20)를 테스트 하기 위해, 피 시험 장치(20)를 동작 시키기 위한 테스트 신호(S1)를 생성할 수 있다.
예로서, 테스트 신호(S1)는 번 인 테스트(Burn-in Test)와 관련될 수 있다. 번 인 테스트는, 특정 온도 이상의 환경 또는 특정 온도 이하의 환경에서 피 시험 장치 가 정상적으로 동작하는지 여부를 확인하는 프로세스를 의미할 수 있다. 예로서, 테스트 장치(100)는 번 인 테스트 장치일 수 있다. 테스트 신호(S1)는 논리 값들을 갖는 데이터를 나타낼 수 있다. 시스템 회로(110)는 테스트 신호(S1)를 연결부(120)로 출력할 수 있다. 도 3 및 도 4를 참조하여, 시스템 회로(110) 및 테스트 신호(S1)가 좀 더 구체적으로 설명된다.
연결부(120)는 시스템 회로(110)와 챔버(130)를 연결하도록 구성될 수 있다. 예로서, 연결부(120)는 시스템 회로(110)와 챔버(130)를 전기적으로 연결할 수 있다. 시스템 회로(110)로부터 수신되는 신호를 챔버(130)로 통과시키기 위해, 연결부(120)는 도전성 물체를 포함할 수 있다. 예로서, 연결부(120)는 커넥터(Connector) 및 인터포저(Interposer) 등과 같은 도전성 물체들 중 적어도 하나를 포함할 수 있다. 도 9을 참조하여 커넥터가 좀 더 구체적으로 설명된다. 도 10을 참조하여 인터포저가 좀 더 구체적으로 설명된다.
연결부(120)는 시스템 회로(110)로부터 테스트 신호(S1)를 수신할 수 있다. 연결부(120)는 수신되는 테스트 신호(S1)를 통과시켜, 테스트 신호(S2)를 출력할 수 있다. 테스트 신호(S2)는 테스트 신호(S1)에 대응할 수 있다. 예로서, 테스트 신호(S2)에 의해 나타나는 데이터는 테스트 신호(S1)에 의해 나타나는 데이터와 동일할 수 있다. 연결부(120)는 테스트 신호(S2)를 챔버(130)로 출력할 수 있다.
도 2는 테스트 신호들(S1 및 S2) 각각을 하나의 신호로 도시하나, 본 발명은 하나 이상의 테스트 신호들을 생성 및 출력하는 시스템 회로(110) 및 하나 이상의 테스트 신호들을 통과시키는 연결부(120)의 모든 실시 예들을 포함할 수 있다(도 3 및 도 5 참조).
챔버(130)는 연결부(120)로부터 테스트 신호(S2)를 수신할 수 있다. 챔버(130)는 피 시험 장치들을 포함할 수 있다. 예로서, 챔버(130)는 도 1의 피 시험 장치(20)를 포함할 수 있다. 예로서, 번 인 테스트를 위해, 챔버(130)의 내부 온도는 챔버(130)의 외부 온도 보다 제 1 기준 온도 이상 높을 수 있다. 예로서, 챔버(130)의 내부 온도는 125℃ 이상일 수 있다. 또는, 테스트를 위해, 챔버(130)의 내부 온도는 챔버(130)의 외부 온도 보다 제 2 기준 온도 이상 낮을 수 있다. 예로서, 챔버(130)의 내부 온도는 -20℃ 이하일 수 있다. 도 6을 참조하여, 챔버(130)가 좀 더 구체적으로 설명된다.
도 3은 호스트 및 도 2의 시스템 회로를 예시적으로 보여주는 블록도 이다.
도 1을 참조하여 설명된 바와 같이, 호스트(10)는 도 2의 테스트 장치(100)의 외부에 위치할 수 있다. 예로서, 호스트(10)는 테스트를 수행하기 위한 신호를 생성하도록 구성된 프로세서를 포함할 수 있다. 예로서, 호스트(10)는 범용 프로세서, 워크스테이션 프로세서, 어플리케이션(Application) 프로세서 등 중 하나일 수 있다. 호스트(10)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어(Multi-Core)를 포함할 수 있다. 예로서, 호스트(10)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다.
시스템 회로(110)는 사이트 보드(Site Board)들(111 내지 113)을 포함할 수 있다. 도 3은 3개 이상의 사이트 보드들(111 내지 113)을 포함하는 시스템 회로(110)를 도시하나, 본 발명은 하나 이상의 사이트 보드들을 포함하는 시스템 회로(110)의 모든 실시 예들을 포함할 수 있다.
사이트 보드들(111 내지 113)은 호스트(10)로부터 데이터 신호들(D_1 내지 D_3) 및 타이밍 신호들(T_1 내지 T_3)을 각각 수신할 수 있다. 사이트 보드들(111 내지 113)은 테스트 신호들(S1_1 내지 S1_3)을 각각 생성 할 수 있다. 사이트 보드들(111 내지 113)은 테스트 신호들(S1_1 내지 S1_3)을 각각 출력 할 수 있다.
이하, 사이트 보드(111)의 동작에 대해 설명된다. 사이트 보드들(112 내지 113)의 동작들은 사이트 보드(111)의 동작과 유사하므로 이하 설명은 생략된다.
사이트 보드(111)는 호스트(10)로부터 데이터 신호(D_1) 및 타이밍 신호(T_1)를 수신할 수 있다. 사이트 보드(111)는 데이터 신호(D_1) 및 타이밍 신호(T_1)에 기초하여, 테스트 신호(S1_1)를 생성할 수 있다. 테스트 신호(S1_1)는 데이터 신호(D_1)에 의해 나타나는 데이터와 관련되는 논리 값들을 가질 수 있다.
데이터 신호(D_1) 및 타이밍 신호(T_1)는 피 시험 장치의 테스트를 위한 동작과 관련될 수 있다. 데이터 신호(D_1)는 피 시험 장치의 테스트를 위한 동작을 제어할 수 있다. 예로서, 피 시험 장치가 메모리 장치인 경우, 데이터 신호(D_1)는 하나 이상의 읽기 및 쓰기 동작들을 제어하기 위한 데이터를 나타낼 수 있다. 타이밍 신호(T_1)는 타이밍과 관련된 데이터를 나타낼 수 있다. 예로서, 타이밍 신호(T_1)는 테스트 신호(S1_1)의 논리 값이 유지되는 시간 구간과 관련되는 데이터를 나타낼 수 있다.
테스트 신호(S1_1)는 피 시험 장치들을 테스트 하기 위한 데이터를 나타낼 수 있다. 사이트 보드(111)는 테스트 신호(S1_1)를 연결부(120)로 출력할 수 있다. 테스트 신호(S1_1)는 피 시험 장치를 테스트 하기 위한 동작들과 관련될 수 있다. 도 4를 참조하여, 테스트 신호(S1_1)가 좀 더 구체적으로 설명된다.
도 4는 호스트 및 도 3의 사이트 보드를 예시적으로 보여주는 블록도 이다.
도 4를 참조하면, 사이트 보드(111)는 알고리즘 패턴 생성기(Algorithm pattern generator; ALPG, 111_1) 및 타이밍 생성기(Timing Generator; TG, 111_2)를 포함할 수 있다.
알고리즘 패턴 생성기(111_1)는 호스트로부터 수신되는 데이터 신호(D_1)에 기초하여, 테스트를 수행하기 위한 로직 데이터를 생성할 수 있다. 알고리즘 패턴 생성기(111_1)는 로직 데이터를 나타내는 로직 데이터 신호(LD)를 생성할 수 있다. 알고리즘 패턴 생성기(111_1)는 로직 데이터 신호(LD)를 타이밍 생성기(111_2)로 출력할 수 있다.
예로서, 피 시험 장치가 메모리 장치인 경우, 데이터 신호(D_1)는 쓰기 명령을 제어하기 위한 데이터를 나타낼 수 있다. 예로서, 로직 데이터는 피 시험 장치에 저장될 데이터 및 피 시험 장치 내의 특정 위치에 대응하는 어드레스 등과 관련될 수 있다. 로직 데이터는 피 시험 장치의 동작을 제어하기 위한 논리 값을 나타낼 수 있다. 로직 데이터는 논리 값 “1” 및 논리 값 “0”이 특정 패턴으로 나열된 데이터를 포함할 수 있다.
타이밍 생성기(111_2)는 알고리즘 패턴 생성기(111_1)로부터 로직 데이터 신호(LD)를 수신할 수 있다. 타이밍 생성기(111_2)는 호스트(10)로부터 타이밍 신호(T_1)를 수신할 수 있다. 타이밍 생성기(111_2)는 로직 데이터 신호(LD) 및 타이밍 신호(T_1)에 기초하여, 로직 데이터 신호(LD)의 논리 값을 특정 시간 구간 동안 갖는 테스트 신호(S1_1)를 생성할 수 있다. 타이밍 생성기(111_2)는 타이밍 신호(T_1)에 기초하여, 특정 시간 구간을 조정할 수 있다.
예로서, 타이밍 생성기(111_2)는 테스트 신호(S1_1)의 논리 값이 변하는 시각을 조정할 수 있다. 예로서, 타이밍 생성기(111_2)에 의해, 테스트 신호(S1_1)의 논리 값은 제 1 시간 구간 동안 논리 값 “1”로 유지된 후, 논리 값 “0”으로 변할 수 있다. 이후, 테스트 신호(S1_1)의 논리 값은 논리 값 “0”으로 제 2 시간 구간 동안 유지될 수 있다. 타이밍 생성기(111_2)에 의해 제 1 시간 구간 및 제 2 시간 구간의 길이가 조정될 수 있다. 타이밍 생성기(111_2)는 테스트 신호(S1_1)를 도 2의 연결부(120)로 출력할 수 있다.
테스트 신호(S1_1)는 데이터 신호(D_1) 및 타이밍 신호(T_1)에 기초하여 생성되기 때문에, 테스트를 수행하기 위한 동작과 관련될 수 있다. 예로서, 피 시험 장치가 메모리 장치인 경우, 테스트 신호(S1_1)는 쓰기 명령을 제어하기 위한 데이터를 나타낼 수 있다. 예로서, 테스트 신호(S1_1)는 메모리 장치의 쓰기 동작을 제어하기 위한 데이터, 메모리 장치의 어드레스를 나타내는 데이터, 및 어드레스에 대응하는 위치에 저장될 데이터를 나타낼 수 있다.
시스템 회로(111)는 ASIC(Application Specific Integrated Circuit) 및 FPGA(Field Programmable Gate Array) 중 적어도 하나로 구현될 수 있다. 예로서, 알고리즘 패턴 생성기(111_1) 및 타이밍 생성기(111_2)는 ASIC 및 FPGA 중 적어도 하나로 구현될 수 있다.
도 5는 도 2의 연결부를 예시적으로 보여주는 블록도 이다.
도 5를 참조하면, 연결부(120)는 연결 회로들(121 내지 123)을 포함할 수 있다. 도 5는 3개 이상의 연결 회로들(121 내지 123)을 포함하는 연결부(120)를 도시하나, 본 발명은 하나 이상의 연결 회로들을 포함하는 연결부(120)의 모든 실시 예들을 포함할 수 있다.
연결 회로들(121 내지 123)은 사이트 보드들(111 내지 113)로부터 테스트 신호들(S1_1 내지 S1_3)을 각각 수신할 수 있다. 연결 회로들(121 내지 123)은 테스트 신호들(S1_1 내지 S1_3)을 통과시켜, 테스트 신호들(S2_1 내지 S2_3)을 출력할 수 있다. 따라서, 테스트 신호들(S2_1 내지 S2_3)은 테스트 신호들(S1_1 내지 S1_3)에 각각 대응할 수 있다. 예로서, 테스트 신호들(S2_1 내지 S2_3)에 의해 나타나는 데이터는 테스트 신호들(S1_1 내지 S1_3)들에 의해 나타나는 데이터와 각각 실질적으로 동일할 수 있다.
연결 회로들(121 내지 123) 각각은 인터포저 및 커넥터 등과 같이 전류를 통과시키기 위한 물체들 중 적어도 하나를 포함할 수 있다. 연결 회로들(121 내지 123) 각각은 도 2의 시스템 회로(110)와 챔버(130)를 전기적으로 연결할 수 있다. 연결 회로들(121 내지 123)은 도 3의 사이트 보드들(111 내지 113)과 도 6을 참조하여 설명될 번 인 보드들을 각각 전기적으로 연결할 수 있다.
도 6은 도 2의 챔버를 예시적으로 보여주는 블록도 이다.
도 6을 참조하면, 챔버(130)는 번 인 보드들(131 내지 133)을 포함할 수 있다. 번 인 보드들(131 내지 133)은 테스트 신호들(S2_1 내지 S2_3)을 각각 수신할 수 있다. 도 6은 3개 이상의 번 인 보드들(131 내지 133)을 포함하는 챔버(130)를 도시하나, 본 발명은 하나 이상의 번 인 보드들을 포함하는 챔버(130)의 모든 실시 예들을 포함할 수 있다. 이하, 번 인 보드(131)의 구성 및 동작에 대해 설명된다. 번 인 보드들(132 내지 133)의 구성 및 동작은 번 인 보드(131)의 구성 및 동작과 유사하므로 이하 설명은 생략 된다.
번 인 보드(131)에 하나 이상의 피 시험 장치들이 실장 될 수 있다. 예로서, 번 인 보드(131)는 피 시험 장치들이 삽입되는 소켓들을 포함할 수 있다. 피 시험 장치들은 소켓들에 각각 실장 될 수 있다. 번 인 보드(131)는 테스트를 위한 제어 신호를 생성하도록 구성되는 핀 일렉트로닉(Pin Electronic; PE) 회로를 포함할 수 있다(도 7 참조). 피 시험 장치들은 테스트 신호(S2_1)에 기초하여 생성된 제어 신호에 의해 테스트될 수 있다.
도 2를 참조하여 설명된 바와 같이, 챔버(130)의 내부 온도는 챔버(130)의 외부 온도 보다 높거나 낮을 수 있다. 따라서, 피 시험 장치들은 고온 또는 저온의 조건에서 테스트 될 수 있다.
도 7은 도 6의 번 인 보드를 예시적으로 보여주는 블록도 이다.
도 7을 참조하면, 번 인 보드(131)는 핀 일렉트로닉 회로(131_1) 및 피 시험 장치들(131_2a 내지 131_2d)을 포함할 수 있다. 도 7은 4개 이상의 피 시험 장치들(131_2a 내지 131_2d)을 포함하는 번 인 보드(131)를 도시하나, 본 발명은 하나 이상의 피 시험 장치들을 포함하는 모든 실시 예들을 포함할 수 있다.
핀 일렉트로닉 회로(131_1)는 연결 회로(121)로부터 테스트 신호(S2_1)를 수신할 수 있다. 핀 일렉트로닉 회로(131_1)는 테스트 신호(S2_1)에 기초하여, 피 시험 장치들의 동작을 제어하기 위한 제어 신호(S3)를 생성할 수 있다. 핀 일렉트로닉 회로(131_1)는 공간적으로 챔버(130) 내에 배치되어, 피 시험 장치들(131_2a 내지 131_2d)로 제어 신호(S3)를 출력할 수 있다.
피 시험 장치들(131_2a 내지 131_2d) 각각은 핀 일렉트로닉 회로(131_1)로부터 제어 신호(S3)를 수신할 수 있다. 피 시험 장치들(131_2a 내지 131_2d) 각각은 제어 신호(S3)에 기초하여 동작할 수 있다. 예로서, 피 시험 장치들(131_2a 내지 131_2d) 각각은 메모리 장치를 포함할 수 있다. 피 시험 장치들(131_2a 내지 131_2d) 각각은 제어 신호(S3)에 의해, 쓰기 및 읽기 동작 등을 수행할 수 있다. 도 2를 참조하여 설명된 바와 같이, 피 시험 장치들(131_2a 내지 131_2d)은 고온 또는 저온의 조건에서 테스트될 수 있다.
핀 일렉트로닉 회로(131_1)는 ASIC 및 FPGA중 적어도 하나로 구현될 수 있다. 예로서, 핀 일렉트로닉 회로(131_1)는 고온(예컨대, 125℃ 이상의 온도) 및 저온(예컨대 -20℃ 이하의 온도)에서 동작할 수 있는 ASIC 및 FPGA 중 적어도 하나로 구현될 수 있다.
도 8a 및 도 8b는 테스트 장치와 관련되는 예시적인 구성들 및 동작들을 설명하기 위한 블록도들 이다.
도 8a의 제 1 경우에서, 핀 일렉트로닉 회로(131_1)는 번 인 보드(131)의 내부에 배치될 수 있다. 제 1 경우의 테스트 장치(100)의 구성 및 동작은 도 1 내지 도 7을 참조하여 설명된 바와 유사하므로 이하 설명 생략한다.
도 8b의 제 2 경우에서, 핀 일렉트로닉 회로(131_1)는 번 인 보드(131)의 외부에 배치될 수 있다. 예로서, 핀 일렉트로닉 회로(131_1)는 사이트 보드(111)에 배치될 수 있다. 핀 일렉트로닉 회로(131_1)가 사이트 보드(111)에 배치되는 경우, 제어 신호(S3)는 연결 회로(121)를 통해 전달될 수 있다. 연결 회로(121)는 제어 신호(S3)를 통과시켜 제어 신호(S4)를 피 시험 장치로 출력할 수 있다. 제어 신호(S4)는 제어 신호(S3)에 대응할 수 있다. 예로서, 제어 신호(S3)에 의해 나타나는 데이터는 제어 신호(S4)에 의해 나타나는 데이터와 실질적으로 동일할 수 있다.
도 8a의 제 1 경우를 참조하면, 제어 신호(S3)는 챔버(130)의 내부에서 생성되기 때문에, 제어 신호(S3)는 핀 일렉트로닉 회로(131_1)로부터 피 시험 장치(131_2a)로 직접 전달될 수 있다. 전달 과정에서, 제어 신호(S3)의 크기는 감소할 수 있다. 따라서, 피 시험 장치(131_2a)에서 수신되는 제어 신호(S3)의 크기 “H2”는 핀 일렉트로닉 회로(131_1)로부터 출력되는 제어 신호(S3)의 크기 “H1”보다 작을 수 있다.
도 8b의 제 2 경우를 참조하면, 제어 신호(S4)는 챔버(130)의 외부에서 생성되기 때문에, 제어 신호(S3)는 연결 회로(121)를 경유하여 핀 일렉트로닉 회로(131_1)로부터 피 시험 장치(131_2a)로 전달될 수 있다. 제어 신호(S3)가 연결 회로(121)에 의해 전달되는 과정에서, 제어 신호(S3)의 크기는 감소될 수 있다. 따라서, 피 시험 장치(131_2a)에서 수신되는 제어 신호(S4)의 크기 “H2”는 제어 신호(S3)의 크기 “H3”보다 작을 수 있다.
도 8a와 도 8b를 비교하면, 피 시험 장치(131_2a)로 “H2”의 크기를 갖는 제어 신호(S3 또는 S4)를 전달하기 위해, 핀 일렉트로닉 회로(131_1)로부터 출력되는 제어 신호(S3)의 크기는, 제 1 경우에서 “H1”이고, 제 2 경우에서 “H3”일 수 있다. “H3”는 “H1” 보다 클 수 있다. 제 2 경우의 핀 일렉트로닉 회로(131_1)는, 피 시험 장치(131_2a)로 일정한 크기를 갖는 제어 신호(S4)를 전달하기 위해, 제 1 경우의 제어 신호(S3)의 크기 보다 큰 크기의 제어 신호(S3)를 출력할 수 있다. 따라서, 제 2 경우의 핀 일렉트로닉 회로(131_1)는 제 1 경우의 핀 일렉트로닉 회로(131_1) 보다 많은 전력을 소모할 수 있다.
핀 일렉트로닉 회로(131_1)와 피 시험 장치(131_2a) 사이의 경로는 도선 등으로 구현될 수 있다. 도선이 길수록 도선의 인덕턴스는 클 수 있다. 따라서, 도선이 길수록, 도선을 통해 전달되는 신호는 도선의 인덕턴스에 의해 많이 왜곡될 수 있다.
도 8a의 제 1 경우에서, 핀 일렉트로닉 회로(131_1)으로부터 피 시험 장치(131_2a)까지의 거리는 “L1”일 수 있다. 도 8b의 제 2 경우에서, 핀 일렉트로닉 회로(131_1)로부터 피 시험 장치(131_2a)까지의 거리는 “L2”일 수 있다. “L2”는 “L1” 보다 클 수 있다. 즉, 제 2 경우에서 핀 일렉트로닉 회로(131_1)로부터 피 시험 장치(131_2a)까지의 거리는 제 1 경우에서 핀 일렉트로닉 회로(131_1)로부터 피 시험 장치(131_2a)까지의 거리 보다 길 수 있다. 제 1 경우에서 핀 일렉트로닉 회로(131_1)로부터 피 시험 장치(131_2a)까지의 경로를 구현하기 위한 도선은 제 2 경우에서 핀 일렉트로닉 회로(131_1)로부터 피 시험 장치(131_2a)까지의 경로를 구현하기 위한 도선 보다 길 수 있다.
따라서, 제 1 경우에서 피 시험 장치(131_2a)에 의해 수신되는 제어 신호(S3)는 제 2 경우에서 피 시험 장치(131_2a)에 의해 수신되는 제어 신호(S4) 보다 적게 왜곡될 수 있다. 따라서, 제 1 경우의 제어 신호(S3)는 제 2 경우의 제어 신호(S4) 보다 정확한 데이터를 나타낼 수 있다.
이상 설명된 것처럼, 제 1 경우에서 “L1”에 대응하는 길이의 도선의 인덕턴스는 제 2 경우에서 “L2”에 대응하는 길이의 도선의 인덕턴스 보다 작을 수 있다. 도선을 통해 전달되는 신호의 주파수가 높을수록, 전달되는 신호는 도선의 인덕턴스에 의해 많이 왜곡될 수 있다.
또한, 도선의 인덕턴스가 높을수록 도선을 통해 전달되는 고주파 신호는 많이 왜곡될 수 있다. 따라서, 제어 신호(S3)가 고주파 신호를 포함하는 경우, 제 1 경우의 피 시험 장치(131_2a)는 제 2 경우의 피 시험 장치(131_2a) 보다 핀 일렉트로닉 회로(131_1)로부터 조금 왜곡된 신호를 수신할 수 있다.
도선을 통해 전달되는 신호의 주파수가 높을수록, 전달되는 신호는 연결 회로(121)를 통과하는 과정에서 많이 왜곡될 수 있다. 예로서, 전달되는 신호는 크로스토크(Xtalk)에 의해 왜곡될 수 있다. 예로서, 왜곡된 신호는 스큐(skew)를 포함할 수 있다. 제 1 경우에서, 제어 신호(S3)는 챔버(130)의 내부에서 생성되어 피 시험 장치(131_2a)로 전달되기 때문에, 제어 신호(S3)는 연결 회로(121)를 경유하지 않을 수 있다. 따라서, 제 1 경우에서 피 시험 장치(121_2a)에 의해 수신되는 제어 신호(S3)는 제 2 경우에서 피 시험 장치(121_2a)에 의해 수신되는 제어 신호(S4) 보다 적게 왜곡될 수 있다.
도 8b의 제 2 경우는, 사이트 보드(111)에 배치되는 핀 일렉트로닉 회로(131_1)를 도시하나, 제 2 경우는 번 인 보드(131)의 외부에 배치되는 피 시험 장치(131_2a)의 모든 예들과 관련될 수 있다.
도 9는 도 5의 연결 회로에 포함되는 커넥터의 예시적인 구성을 보여주는 개념도 이다.
도 9의 예에서, 번 인 보드(131)는 커넥터(121_1a)와 결합될 수 있다. 커넥터(121_1a)는 번 인 보드(131)와 결합되도록 구성되는 접합부(121_1b)를 포함할 수 있다. 접합부(121_1b)는 도 2의 시스템 회로(110)와 챔버(130)를 전기적으로 연결하기 위한 도전성 물질을 포함할 수 있다. 커넥터(121_1a)는 접합부(121_1b)에 의해, 테스트 신호(S1)를 시스템 회로(110)로부터 챔버(130)로 전달할 수 있다. 번 인 보드(131)는 커넥터(121_1a)로부터 신호를 수신하기 위한 핀들을 포함할 수 있다.
번 인 보드(131)를 접합부(121_1b)에 결합하기 위해, 컨택 포스(Contact Force) “F1”이 요구될 수 있다. 번 인 보드(131)에 포함된 핀들의 수가 많을 수록, 번 인 보드(131)를 접합부(121_1b)에 결합시키기 위한 컨택 포스는 클 수 있다. 번 인 보드(131)가 접합부(121_1b)에 결합되는 과정에서, 커넥터(121_1a)는 마모될 수 있다. 컨택 포스가 클수록 커넥터(121_1a)는 빠르게 마모될 수 있다.
예로서, 번 인 보드(131)는 피 시험 장치를 동작시키기 위한 전력을 수신하도록 구성된 파워 핀을 포함할 수 있다. 파워 핀은 다른 핀들 보다 많은 전기 에너지를 수신하도록 구성될 수 있다. 따라서, 파워 핀은 다른 핀들 보다 두꺼울 수 있다. 따라서, 번 인 보드(131)를 접합부(121_1b)에 결합시키는 과정에서 커넥터(121_1a)는 마모될 수 있다.
도 10은 도 5의 연결 회로에 포함되는 인터포저의 예시적인 구성을 보여주는 개념도 이다.
도 10의 예에서, 번 인 보드(131)는 인터포저(121_2a)와 결합될 수 있다. 인터포저(121_2a)는 하나 이상의 접합부들을 포함할 수 있다. 예로서, 인터포저(121_2a)는 접합부(121_2b)를 포함할 수 있다. 접합부(121_2b)는 도 2의 시스템 회로(110)와 챔버(130)를 전기적으로 연결할 수 있다. 예로서, 인터포저는 시스템 회로(110)와 챔버(130) 사이에 적층될 수 있다. 인터포저는 시스템 회로(110)와 챔버(130)를 연결하기 위한 도전성 물질을 포함할 수 있다. 도 2를 다시 참조하면, 인터포저(121_2a)는 접합부에 의해, 테스트 신호(S1)를 시스템 회로(110)로부터 챔버(130)로 전달할 수 있다.
번 인 보드(131)는 인터포저(121_2a)로부터 신호를 수신하기 위한 핀들을 포함할 수 있다. 번 인 보드(131)는 접합부들에 결합하기 위해, 컨택 포스 “F2”가 요구될 수 있다. 번 인 보드(131)에 포함된 핀들의 수가 많을 수록, 번 인 보드(131)를 접합부들에 결합시키기 위한 컨택 포스는 클 수 있다. 번 인 보드(131)가 접합부들에 결합되는 과정에서, 인터포저(121_2a)는 마모될 수 있다.
도 9를 도 10과 함께 참조하면, 컨택 포스 “F1”은 컨택 포스 “F2”보다 클 수 있다. 따라서, 인터포저(121_2a)는 커넥터(121_1a) 보다 느리게 마모될 수 있다. 즉, 인터포저(121_2a)를 포함하는 연결 회로(121)의 내구성은 커넥터(121_1a)를 포함하는 연결 회로(121)의 내구성 보다 높을 수 있다. 따라서, 일정한 내구성의 연결 회로(121)의 구현이 요구될 때, 커넥터(121_1a)와 결합되는 번 인 보드(131) 보다 인터포저(121_2a)와 결합되는 번 인 보드(131)가 더 많은 수의 핀들을 포함할 수 있다.
번 인 보드(131)가 많은 수의 핀들을 포함할수록, 많은 수의 핀들이 접지용 핀들로 할당될 수 있다. 번 인 보드(131)에 포함되는 접지용 핀들이 많을수록, 연결 회로(121)를 통해 번 인 보드(131)로 전달되는 신호는 적게 왜곡될 수 있다. 따라서, 인터포저(121_2a)를 통해 전달되는 신호는 커넥터(121_1a)를 통해 전달되는 신호 보다 적게 왜곡될 수 있다.
또한, 컨택 포스 “F1”이 컨택 포스 “F2”보다 크기 때문에, 인터포저(121_2a)의 교체는 커넥터(121_1a)의 교체 보다 용이할 수 있다.
도 11은 도 2의 테스트 장치의 예시적인 동작을 보여주는 순서도 이다.
S100 동작에서, 시스템 회로(110)는 호스트(10)로부터 데이터 신호 및 타이밍 신호를 수신할 수 있다. 예로서, 호스트(10)는 테스트 장치(100)의 외부에 위치한 프로세서일 수 있다. 예로서, 데이터 신호는 피 시험 장치의 동작을 지시하는 데이터를 나타낼 수 있다. 예로서, 타이밍 신호는 타이밍과 관련된 데이터를 나타낼 수 있다.
S110 동작에서, 시스템 회로(110)는 데이터 신호 및 타이밍 신호에 기초하여 테스트 신호(S1)를 생성할 수 있다. 시스템 회로(110)는 하나 이상의 사이트 보드들을 포함할 수 있다. 사이트 보드는 알고리즘 패턴 생성기 및 타이밍 생성기를 포함할 수 있다.
알고리즘 패턴 생성기는 데이터 신호에 기초하여 로직 데이터를 나타내는 로직 데이터 신호를 생성할 수 있다. 타이밍 생성기는 로직 데이터 신호 및 타이밍 신호에 기초하여, 테스트 신호(S1)를 생성할 수 있다. 예로서, 타이밍 생성기는, 타이밍 신호에 기초하여 결정되는 시간 구간 동안, 로직 데이터에 의해 나타나는 논리 값을 갖는 테스트 신호(S1)를 생성할 수 있다.
S120 동작에서, 연결부(120)는 테스트 신호를 수신할 수 있다. 연결부(120)는 하나 이상의 연결 회로들을 포함할 수 있다. 연결 회로는 테스트 신호(S1)를 통과시켜, 테스트 신호(S2)를 챔버(130)로 출력할 수 있다. 예로서, 연결 회로는 인터포저를 포함할 수 있다.
S130 동작에서, 챔버(130)는 연결부(120)로부터 테스트 신호(S2)를 수신할 수 있다. 챔버(130)는 하나 이상의 번 인 보드들을 포함할 수 있다. 번 인 보드에 하나 이상의 피 시험 장치들 및 핀 일렉트로닉 회로가 실장 될 수 있다. 핀 일렉트로닉 회로는 테스트 신호(S2)에 기초하여, 피 시험 장치들의 동작을 제어하기 위한 제어 신호(S3)를 생성할 수 있다. 예로서, 핀 일렉트로닉 회로는 ASIC 및 FPGA 중 적어도 하나에 의해 구현될 수 있다.
S140 동작에서, 피 시험 장치들은 제어 신호(S3)를 수신할 수 있다. 제어 신호(S3)에 의해, 피 시험 장치들은 테스트될 수 있다. 도 2를 참조하여 설명된 바와 같이, 챔버(130)의 내부의 온도는 챔버(130)의 외부의 온도 보다 높거나 낮을 수 있다. 따라서, 피 시험 장치들은 고온 또는 저온의 환경에서 테스트될 수 있다. 예로서, 피 시험 장치가 메모리 장치인 경우, 피 시험 장치는 읽기 및 쓰기 동작을 수행할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 호스트
100: 테스트 장치
110: 시스템 회로
120: 연결부
130: 챔버

Claims (10)

  1. 피 시험 장치를 동작시키기 위한 테스트 신호를 전달하도록 구성되는 인터포저를 포함하는 연결 회로; 및
    상기 인터포저를 통해 수신되는 상기 테스트 신호에 기초하여 상기 피 시험 장치의 동작을 제어하기 위한 제어 신호를 생성하도록 구성되는 핀 일렉트로닉 회로를 포함하는 챔버를 포함하되,
    상기 핀 일렉트로닉 회로는 공간적으로 상기 챔버 내에 배치되어 상기 제어 신호를 생성하고,
    상기 테스트 신호가 수신되는 경우, 상기 챔버의 내부의 온도는, 상기 챔버의 외부의 온도 보다 높거나 낮은 테스트 장치.
  2. 제 1 항에 있어서,
    호스트로부터 수신되는 데이터 신호 및 타이밍 신호에 기초하여 상기 테스트 신호를 생성하도록 구성되는 시스템 회로를 더 포함하는 테스트 장치.
  3. 제 2 항에 있어서,
    상기 인터포저는 상기 시스템 회로와 상기 챔버 사이에 적층되는 테스트 장치.
  4. 제 2 항에 있어서,
    상기 시스템 회로는 상기 데이터 신호에 기초하여 상기 피 시험 장치의 상기 동작을 테스트 하기 위한 로직 데이터를 생성하도록 구성되는 알고리즘 패턴 생성기를 포함하는 테스트 장치.
  5. 제 4 항에 있어서,
    상기 시스템 회로는 상기 타이밍 신호에 기초하여 상기 테스트 신호가 상기 로직 데이터의 논리 값으로 유지되는 시간 구간을 조정하고, 상기 테스트 신호를 출력하도록 구성되는 타이밍 생성기를 더 포함하는 테스트 장치.
  6. 호스트의 요청에 따라, 피 시험 장치의 동작을 테스트 하기 위한 테스트 신호를 생성하도록 구성되는 시스템 회로;
    상기 테스트 신호에 기초하여 상기 피 시험 장치의 상기 동작을 제어하기 위한 제어 신호를 생성하도록 구성되는 핀 일렉트로닉 회로를 포함하는 챔버; 및
    상기 시스템 회로와 상기 챔버 사이에 적층되는 인터포저에 의해 상기 시스템 회로와 상기 챔버를 전기적으로 연결하도록 구성되는 연결부를 포함하되,
    상기 피 시험 장치의 상기 동작을 테스트하기 위한 상기 호스트의 상기 요청에 응답하여, 상기 챔버의 내부의 온도는 상기 챔버의 외부의 온도 보다 높거나 낮은 테스트 장치.
  7. 제 6 항에 있어서,
    상기 피 시험 장치는 메모리 장치를 포함하고, 상기 테스트 신호는 상기 메모리 장치의 읽기 및 쓰기 동작을 제어하는 테스트 장치.
  8. 제 6 항에 있어서,
    상기 챔버는 상기 피 시험 장치를 실장하도록 구성되는 번 인 보드를 더 포함하는 테스트 장치.
  9. 제 6 항에 있어서,
    상기 인터포저는 도전성 물질을 포함하는 접합부를 포함하고, 상기 접합부에 의해 상기 테스트 신호를 상기 시스템 회로로부터 상기 챔버로 전달하도록 구성되는 테스트 장치.
  10. 제 6 항에 있어서,
    상기 시스템 회로는 상기 호스트로부터 데이터 신호 및 타이밍 신호를 수신하고, 상기 데이터 신호 및 상기 타이밍 신호에 기초하여 상기 테스트 신호를 생성하도록 구성되는 사이트 보드를 포함하는 테스트 장치.
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