JP2017528713A - プリント回路基板内で被試験装置の直下に存在する埋込みシリアルデータ試験ループバックを実装する構造および実行方法 - Google Patents

Abstract

特定の需要に応じて、既知の設計のシリアルループバック回路を被試験装置の直下のプリント回路基板に置く（埋め込む）複数の実施態様を備えた方法および構造が提供される。送信コンポーネント（Ｔｘ）および受信コンポーネント（Ｒｘ）を含むコンポーネントを接続するマイクロビアおよびトレースが、被試験装置（ＤＵＴ）への接続のためにループバック回路に形成される。この接続は、コンポーネントとＤＵＴとの間の直線に近い可能な限り最短の電気的長さで結合コンデンサによって達成され、その距離が短い直線と２の平方根との積の長さであるため、受信コンポーネントがＤＵＴの下に位置する。

Description

背景技術関連出願
本願は、Ｔｈｏｍａｓ Ｐ．ＷａｒｗｉｃｋおよびＪａｍｅｓＶ．Ｒｕｓｓｅｌｌによって、２０１４年８月２９日に提出された仮出願第６２／０４３，５７０号の非仮出願である。

本発明は、ループバック回路の一般的な業界慣習を用いて、超高速シリアルデータ送信装置（集積回路）を自動的に試験する構造および方法に関する。特に、本発明は、マイクロビアとトレースとを用いて、これらのコンポーネントをループバック回路に結合コンデンサを用いることで可能な限り最短の電気的長さで接続することによって、被試験装置にインタフェースで接続するプリント回路基板の表面の直下に市販のコンポーネントを置くための一連の構造および方法に関連する。

ループバック回路は、様々な形状で利用可能である。３つの最も一般的なループバック回路は、リレーコンデンサ回路、抵抗タップコンデンサ回路、インダクタタップコンデンサ回路を使用する（Ｔｈｏｍａｓ Ｐ．Ｗａｒｗｉｃｋ、Ｒ＆Ｄ回路ベンダープレゼンテーション、国際テスト会議。カリフォルニア州アナハイム、２０１２年９月；Ｔｈｏｍａｓ Ｐ．Ｗａｒｗｉｃｋ、「ギガビットプラス測定におけるＤＵＴインタフェースボードおよび試験システム寄生の影響の軽減」、国際テスト会議、ノースカロライナ州シャーロット、２００３年）。図１〜５は、シリアルループバック試験に使用される従来技術の一般的な受動回路の概略的実施態様を示す。それぞれの種類の回路は、自動試験環境において実行することができるタイプの試験に関する一連の利点と欠点を備える。各回路は一連のビアおよびプリント回路基板を実装する場所を必要とする。これらの中で、物理上はリレー回路が最大であり、抵抗タップコンデンサ回路が最小である。

図１３は、従来技術の図１〜５の回路図の物理的実施態様を示す半断面図である。送信電気信号（Ｔｘ）は被試験装置（ＤＵＴ）［３７］から発信され、ビア／バックドリル構造［４３］、接続プリント回路基板トレース、ビア／バックドリル構造［４１］を通じてＤＵＴ Ｔｘからループバック回路に転送される。［４２］は図１または図５のいずれかに概略的に示されるような特定のループバック構造である。装置インタフェースボード（ＤＩＢ）［３９］の底部の中央コンポーネントは必須の結合コンデンサ［５］または［６］であり、左側および右側のコンポーネントはタップコンポーネント、つまり、図１の抵抗器［７］／［８］または［９］／［１０］、図５のインダクタ［１７］／［１８］または［１９］／［２０］である。

３つの最も一般的なループバック回路は、リレーコンデンサ回路、抵抗タップコンデンサ回路、インダクタタップコンデンサ回路を使用する（発明者プレゼンテーション、国際テスト会議、カリフォルニア州アナハイム、２０１２年９月）。それぞれの種類の回路は、自動試験環境において実行することができるタイプの試験に関する一連の利点と欠点を備える。各回路は一連のビアおよびプリント回路基板を実装する場所を必要とする。これらの中で、物理上はリレー回路が最大であり、抵抗タップコンデンサ回路が最小である。

以下の問題は、従来技術の提案において１９ＧＢＰＳ超のループバック回路試験データ転送速度で発生する。
（１）ループバック回路のサイズおよび所要数：１９ＧＢＳ超で動作する大半の装置は、４〜４００の超高速フルループバック回路といくつかの低速ループバック回路とを必要とし、それらは同じ量のプリント回路基板の場所を要する。
（２）ループバック回路までの長い送信路の問題：ループバックの最も一般的な試験戦略では、ループバック回路を送信機と受信機にできる限り近づける必要がある。可能な限り小さくしたループバック回路でさえ、多数のループバック回路が必要なときは長が長くなる。長い長の場合、行長を補償するためにＦＩＲタップを使用する必要が生じることがある。このため、試験の種類と、高速で実行することができるマージンの決定が制限される。

どのようなループバック構造（図１〜５のように受動構造またはリレーを使用する能動構造）でも、重大な問題はジッターへの関与である。物理的構造およびコンポーネントは、特にデータ転送速度が上昇するにつれ、インピーダンスの不連続性を招き、その結果、試験構成に関連するその他の非理想的構造（たとえば、ソケット）と組み合わされたときに不所望の測定ジッターを引き起こす可能性がある。以下の２つのゲート要因：（１）不連続点の数、（２）不連続点間の距離／電気的長さが不所望のジッターを決定する。簡単に言えば、この間隔のせいで、不連続点からの反射エネルギーが前後に弾むことによって、完全に消散させることなくジッターを引き起こす。不連続点間の電気的長さと関連する時間遅延が主期間の３／８〜１／２を超過すると、不所望のジッターが発生する場合がある。２８ＧＢでは、この距離は４．４〜５．９ｍｍである（Ｄｋ＝３．２７）。期間の３／８〜１／２を超過すると、上述の従来技術の方法はすべてジッターと電気的不連続性を招く。

（３）ＡＴＥ向けプリント回路基板に及ぼす間隔の制約：大半の生産志向ソリューションは、同時に２ｘ〜４ｘ装置の多部位試験を必要とする。ループバック回路の物理的サイズと、ルートに求められる長合致のため、必須領域における利用可能なプリント回路基板の場所が低減される。

（４）バックドリルビアなどの多数のミスマッチ構造の使用：どのようなビア構造も、特に試験中にＦＩＲフィルタタップをアンダーサンプリングすることによって補償できないレベルのインピーダンスミスマッチを引き起こす。ＦＩＲフィルタは、送信路損失を補償する一般的な方法を提供する。標準的なループバック回路は、主ループバック路に最低２つの追加ビアを加える。深さ制御バックドリルビアまたは類似の構造は、非常に大きな電気エネルギー反射とそれに伴うジッターを引き起こす過剰な金属スタブを除去することが必要不可欠である。製造再現性と良好な相互接続信頼性はこれらのバックドリルビアの電気的品質を制限するため、１４Ｇｂｐｓ超で動作するシリアルリンクにとって最優先課題である。各ループバック路は、上記のバックドリルビアを８つ必要とする。

（５）トレース損失を低減するため高価で珍しい材料を使用する必要性：問題点２を補償するためには超高速材料を使用しなければならない。上述した従来技術の提案の問題を回避するループバック回路の構造および方法を提供することが望ましいであろう。

本発明は、ジッターおよび電気的不連続性を低減する構造および方法を提供する。本発明は、いくつかの実施形態と可能な方法を有する。

実施形態：
１．装置インタフェース（プリント回路）ボード（ＤＩＢ）に組み込まれる埋込みループバック回路。
２．上述のＤＩＢから物理的に分離可能であるインターポーザに組み込まれる埋込みループバック回路。これにより、本発明のループバック回路を既存のＤＩＢに後付けすることができる。

方法：
１．大きなピッチ（０．６５ｍｍ以上）のために埋め込む単層。
２．微細ピッチ（０．５ｍｍおよび０．４ｍｍ）のために埋め込む複数層。
３．最微細ピッチ（０．４ｍｍ、０．３５ｍｍおよび０．３ｍｍ）および高性能のために埋め込む多軸（垂直軸および水平軸）。

本発明は、被試験装置とインタフェースするプリント回路基板の表面の直下に市販のコンポーネントを置く一連の構造および方法を提供する。具体的には、本発明によると、装置インタフェースボード（ＤＩＢ）（図１３の［４２］）の外面から被試験装置またはＤＵＴ（図１４を参照）の直下の装置インタフェースボード（ＤＩＢ）内の埋込位置まで一般的な受動試験回路（概略に関しては図１〜５を参照）を移動させる。別の実施態様では、被試験装置（図１５を参照）の直下のインターポーザまたはドーターカードに一般的な回路を埋め込むことで、既存の装置インタフェースボードハードウェアにアプローチを後付けするという利点を提供する。本発明によると、マイクロビアとトレースを使用して、外部結合コンデンサを使用しながら、プリント回路基板構造内の結合コンデンサを用いることで、可能な限り最短の電気的長さでこれらのコンポーネントをループバック回路に接続する。図１１および１２は、４０Ｇｂｐｓでの本発明による従来技術からの性能向上を示しており、いずれも図１の回路図を使用する。

図６〜９は、埋込みループバック回路の様々な実施態様に関する半断面図である。これらは、図１および５に示すように、より高度なコンポーネント回路図を利用する。図６および７は実施態様を図示する。本発明の第１の方法では、すべてのループバックコンポーネントが同一面に位置する（大ピッチの実施態様）。図８は第２の方法の実施態様を示しており、すべてのループバックコンポーネントが複数面に位置する（精細ピッチの実施態様）。図９は第３の方法の実施態様を示しており、すべてのループバックコンポーネントが垂直および水平の両配向で存在する（最精細ピッチおよび最高性能の実施態様）。

図１６はレイアウトの上面図であり、本発明の短距離の利点を理解するうえで重要である。図１３に示す従来技術の提案するループバック回路は被試験装置から離れて搭載しなければならず長い送信路をもたらす一方、図１６に示す本発明の送信路は、１．４１とＴｘおよびＲｘ装置ピン位置間の直線距離との積内に収めることができ、ジッターおよび電気的不連続性を低減させる。

図１〜５は従来技術のループバック回路の提案を示す。

図１は、今日電子機器業界で一般的に実施されているループバック回路のシリアルデータリンクの試験に関する抵抗性タップ埋込みループバック回路の図である。 図２は、インピーダンス整合減衰抵抗器［１１］および［１２］を備えた抵抗性タップ埋込みループバック回路を示し、（Ｗａｒｗｉｃｋ、ＩＴＣ２０１２を参照）点線ボックス領域は被試験装置のＴｘ［１］、［２］およびＲｘ［３］、［４］端子を表す。 図３は、容量結合埋込みループバック回路の図であり、図１の簡略版であって、点線ボックス領域は被試験装置のＴｘ［１］、［２］およびＲｘ［３］、［４］端子を表し、シリアルポートのＤＣまたは低周波試験に対処しない。 図４は、減衰抵抗器を備えた容量結合埋込みループバック回路の図であり、点線ボックス領域は被試験装置のＴｘ［１］、［２］およびＲｘ［３］、［４］端子を表し、図２の簡略版である。 図５は、１０Ｇｂｐｓ未満の受動回路に関する誘導性タップ埋込みループバック回路の図であり、点線ボックス領域は被試験装置のＴｘ［１］、［２］およびＲｘ（３］、［４］端子を表す。 図６は、埋込みループバック回路の本発明の第１の実施形態の断面図（１／２）であり、すべてのコンポーネントは同一平面上にあり、タップ抵抗器［７−１０］およびタップインダクタ［１７−２０］は入れ替えることができ、タップインダクタは空心洞を必要とする。 図７は、図６の実施形態の変形であり、コンポーネントは断面図（１／２）において埋込みループバック回路の同一平面上に位置する。 図８は、さらに精細なピッチを提供する第３の実施形態の断面図（１／２）であり、埋込みコンポーネントが２層を使用して、より精細なピッチの実施態様を可能にし、タップ抵抗器［７−１０］およびタップインダクタ［１７−２０］は入れ替えることができ（たとえば、図５）、タップインダクタは空心洞を必要とする。 図９は、複数層、たとえば、精細ピッチの実施態様を可能にする層を採用する埋込みループバック回路の本発明の第４の実施形態を示す図であり、タップコンポーネントは垂直に配向され、タップ抵抗器［７−１０］およびタップインダクタ［１７−２０］は入れ替えることができ、タップインダクタは空心洞を必要とする。 図１０は、厚いプリント回路基板で図９の実施形態よりもさらに精細なピッチを提供する埋込みループバック回路の本発明の第５の実施形態の図である。 図１１は、従来技術の可能な最善の実施態様を用いた４０Ｇｂｐｓでのデータ目開口を示す。 図１２は、本発明の方法１の実施態様を用いた４０Ｇｂｐｓでのデータ目開口を示す。 図１３は、シリアルデータループバック試験のために図１〜５の回路図を実行する「従来技術」の方法を示す。 図１４は、図１〜５の回路図を実装する一体化埋込みループバック回路を示す。 図１５は、図１〜５の回路図を実装する脱着式埋込みループバック回路を示す。 図１６は、図１の回路図と図６および７の大ピッチのための第１の方法とを使用する埋込みコンポーネントループバック回路の上面図である。

図を参照すると、すべての図面は以下の要素番号を使用する。
被試験装置への送信Ｐ接続−要素１
被試験装置への送信Ｎ接続−要素２
被試験装置への受信Ｐ接続−要素３
被試験装置への受信Ｎ接続−要素４
ループバック（主路）の差分Ｐ側の結合コンデンサ−要素５
ループバック（主路）の差分Ｎ側の結合コンデンサ−要素６
送信Ｐ用の測定／タップ抵抗器−要素７
受信Ｐ用の測定／タップ抵抗器−要素８
送信Ｎ用の測定／タップ抵抗器−要素９
受信Ｎ用の測定／タップ抵抗器−要素１０
主路、ループバックのＰ側の減衰抵抗器−要素１１
主路、ループバックのＮ側の減衰抵抗器−要素１２
送信Ｐでの測定用の試験機器接続−要素１３
送信Ｎでの測定用の試験機器接続−要素１４
受信Ｐでの測定用の試験機器接続−要素１５
受信Ｎでの測定用の試験機器接続−要素１６
送信Ｐ用の測定／タップインダクタ−要素１７
受信Ｐ用の測定／タップインダクタ−要素１８
送信Ｎ用の測定／タップインダクタ−要素１９
受信Ｎ用の測定／タップインダクタ−要素２０
接続トレース：コンデンサ５／６は送信端、トレース２１の中間、または受信端（図示するように）に配置することができる−要素２１
トレース２１のインピーダンス制御用の上側接地面−要素２２
トレース２１のインピーダンス制御用の下側接地面−要素２３
受信タップ抵抗器またはインダクタ用の接続マイクロトレース−要素２４
送信タップ抵抗器またはインダクタ用の接続マイクロトレース−要素２５
送信用のループバック回路から被試験装置パッドまでの接続ビア−要素２６
受信用のループバック回路から被試験装置パッドまでの接続ビア−要素２７
受信タップコンポーネントをトレース２４に接続するマイクロビア−要素２８
受信タップコンポーネントをトレース２５に接続するマイクロビア−要素２９
トレース２４を外部接続部−外部または内部（１５／１６）に接続するマイクロビアまたはビア−要素３０
トレース２５を外部接続部−外部または内部（１３／１４）に接続するマイクロビアまたはビア−要素３１
埋込みコンポーネント層を含む非導電性誘電材料。この層はトレース２１のインピーダンスの制御に役立つ−要素３２。
トレース２４をタップコンポーネントから隔離する薄非導電性誘電層。この層はトレース２１のインピーダンスの制御に役立つ−要素３３。
構造への外部接続からトレース２４を隔離するための薄非導電性誘電層−要素３４
構造への外部接続からコンポーネント層を隔離するための薄非導電性誘電層−要素３５

埋込みタップ抵抗器を収容する第２の非導電性誘電層−要素３６。シリアルデータリンクを備えた例示の被試験装置（ＤＵＴ）−要素３７。説明のため、被試験装置は「ボールグリッドアレイ」（ＢＧＡ）パッケージ内に示される。被試験装置は集積回路パッケージとして示され、ウェハ／ダイ形状をとることができる。正確な形状は本開示にとっては重要ではなく、上述の方法は、ウェハプロービング、最終パッケージ試験、バーンイン、キャラクタリゼーションなどを含むがそれらに限定されない任意の試験フォーラムに適用される。ＤＵＴとＤＵＴの特徴および機能の測定に使用する試験機器との間のインタフェースボードにＤＵＴを留める例示の電気インタフェースおよび機械的取付機構（ソケットまたはプローブヘッド）−要素３８。最も簡易な形状では、はんだインタフェースである。ソケットまたはプローブヘッドは説明のために示しており、本開示にとっては重要ではない。

ＤＵＴを試験機器素子に電気的に接続する例示の「装置インタフェースボード」（ＤＩＢ）−要素３９。その他の一般名称は、「ロードボード」、「パフォーマンスボード」、「パーソナリティボード」、「プローブカード」、「ファミリーボード」、「マザーボード」、「ドーターカード」などを含むが、それらに限定されない。ほぼすべてのケースで、ＤＩＢはプリント回路基板の製造および組立方法を用いて構築される。図１３では、アイテム３９は「従来技術」のＤＩＢを表す。図１４では、アイテム３９はＤＩＢ内に含まれる埋込みループバック回路を示す。図１５では、アイテム３９は、インターポーザ／ドーターカードに別途含まれるために埋込みループバック回路を含まない。

試験回路のＤＣ／低周波部を関連試験機器に接続するＤＩＢ内の電気接続ルーティング。図１、２、５〜１０では、これらは上述のアイテム［１３］、［１４］、［１５］、［１６］を示す−要素４０。

高周波路ならびに図１〜５の結合コンデンサ［５］および［６］とのインタフェース用の高性能インタフェースビア−要素４１。これらのビアは、回路性能を阻害する導電性金属スタブを除去するために深さ制御バックドリルを必要とする。このバックドリルの質はジッター性能に直接影響を及ぼす。このアイテムは従来技術に特有であり、比較のために示す。

従来技術のループバック回路（図１〜５）の位置−要素４２。自動ウェハプローブ試験および自動パッケージ試験に必要な複雑な機械インタフェースでは、物理的にループバック回路の位置を、被試験装置からいくらかの距離だけ分離させなければならない。標準的な距離は３”〜５”であり、中程度複雑な装置にとっては２”が取りうる中で最適な位置である。このアイテムは従来技術に特有であり、比較のために示す。

被試験装置インタフェースによって生成されるビアフィールドからの脱出を可能にする高周波路用の高性能インタフェースビア−要素４３。これらのビアは、回路性能を邪魔する導電性金属スタブを除去するため、深さが制御されるバックドリルを必要とする。このバックドリルの質はジッター性能に直接影響を及ぼす。このアイテムは従来技術に特有であり、比較のために示す。

埋込みループバック回路素子を含むインターポーザまたはドーターカード−要素４４。インターポーザは、３つの上記埋込みループバック方法または関連の回路図のいずれを利用してもよい。インターポーザアプローチによると、埋込みループバックを現在使用していないＤＩＢ（図１３に示すＤＩＢを含む）に埋込みループバックを後付けすることができる。このため、既存のＤＩＢ／従来技術に対して改良された路が低コストで提供される。また、試験のキャラクタリゼーションの利点ももたらし、エンドユーザは装置をミッションモード試験評価に接続したいと思うかもしれない。

ＤＩＢへのインターポーザのインタフェース機構−要素４５。インタフェース機構は、はんだ方法、焼結ペースト方法、導電性エラストマー、または金属バネ接触プローブを使用することができるが、それらに限定されない。

（図１６）被試験装置（ＤＵＴ）Ｔｘ端子をＴｘタップコンポーネント（すなわち、図１の抵抗器［７］、［９］）に接続するパッドおよびマイクロビア。パッドおよびビアは、図１でノード［１］および［２］として概略的に示す−要素４６。

（図１６）被試験装置（ＤＵＴ）Ｒｘ端子をＲｘタップコンポーネント（たとえば、図１の抵抗器［８］、［１０］）に接続し、そしてこの場合、結合コンデンサ［５］および［６］に接続するパッドおよびマイクロビア−要素４７。パッドおよびビアは、図１でノード［３］および［４］として概略的に示す−要素４７。

（図１６）Ｔｘマイクロビア［１］、［２］から結合コンデンサ［５］、［６］への相互接続トレース。このレイアウトでは、結合コンデンサは相互接続トレースの一端に配置される。これは本開示の要件ではなく、コンデンサはこの相互接続トレース素子のどの場所に配置してもよい−要素４８。

（図１６）ＴｘマイクロビアとＲｘマイクロビアとの間の直線距離−要素４９。これは理論的に最短のループバックトレース長を表す。実際上の考慮事項−主に他の被試験装置との相互接続点および関連ビア−によって、直線距離を利用できないことが非常に多い。しかし、電気接続をルーティングする要件は、直線距離を１．４１倍増加させるだけである。

（図１６）ＲｘのＤＣおよび低周波測定のためのタップコンポーネントへのマイクロビア接続−要素５０。これらは図１でノード［１５］、［１６］として概略的に示す。

（図１６）ＴｘのＤＣおよび低周波測定のためのタップコンポーネントへのマイクロビア接続−要素５１。これらは図１でノード［１３］、［１４］として概略的に示す。

図６および７を参照すると、第１の構造は、プリント回路基板の単独の埋込み層にすべてのコンポーネントを配置する。この実施態様は、０．６５ｍｍ以上のピングリッドアレイ用である。図６の左上は、被試験装置からの送信信号用のインタフェースパッド［１／２］を示す。被試験装置は高速インタフェース方法を通じてこのパッドに接続され、その方法は重要だが、本開示にとって重要ではない。ビア（マイクロビア）［２６］は、抵抗器として示されるようなタップコンポーネント［７／８］にパッドを接続する。それはインダクタ［１７／１９］であってもよい。インダクタを使用するには、空洞を生成するＵ状キャップを必要とする。タップコンポーネント［７／８］はマイクロビア［２９］にルーティングされ、次いで、トレース［２５］およびビア［３１］を通じてトレースまたは回路に接続される。これにより、送信側のタップが完成する。

トレース２１は主ループバック路であり、ビア［２６］とコンポーネント［７／８］の端子を主結合コンデンサ［５／６］に接続する。次に、コンデンサ［５／６］をビア［２７］と受信インタフェースパッド［３／４］に接続することによってループバック路が完成する。図６および７は、受信パッド［３／４］およびビア［２７］の下に配置される主結合コンデンサを示す。主結合コンデンサは送信パッド［１／２］およびビア［２６］の下に配置することができる、あるいは主ループバックトレース［２１］の中間に置くことができる。

受信側のタップは、ビア（マイクロビア）［２７］の直下に接続される抵抗器として示されるタップコンポーネント［９／１０］を示す。それはインダクタ［１８／２０］であってもよい。インダクタを使用するには、空洞を生成するＵ状キャップを必要とする。タップコンポーネント［９／１０］はマイクロビア［２８］にルーティングされ、次いで、トレース［２４］およびビア［３０］を通じてトレースまたは回路に接続される。これにより、受信側のタップが完成する。

タップコンポーネントは、ビア［２６］、［２７］に配置させる必要はない。タップコンポーネントは、主結合コンデンサの端子に隣接させることがより望ましい。しかし、これは、１ｍｍ以上のピングリッドアレーピッチを有する装置でしか可能ではない。

図８に示す埋込みシリアルループバック構造の第２の実施態様は２つのコンポーネント層を使用し、主ループバック路の下の層にタップコンポーネントを配置する。これにより、厚い埋込み構造が生成されるが、Ｘ−Ｙ実装面積は低減される。図８では、小さなＸ−Ｙ実装面積のため、精細ピッチグリッドアレイ（０．５ｍｍ以下）での埋込みループバックが可能である。

埋込みシリアルループバック構造（図９を参照）の第３の実施態様は２つのコンポーネント層を使用し、主ループバック路の下の層にタップコンポーネントを置く。この場合、タップコンポーネント（たとえば、抵抗器）は垂直配向のために回転される。これにより、厚い埋込み構造が生成されるが、Ｘ−Ｙ実装面積は低減される。また、垂直コンポーネントは、図６〜８のマイクロビア［２９／２８］および接続トレース［２５／２４］と関連する寄生接続を低減させる。図９では、精細ピッチグリッドアレイ（０．５ｍｍ以下）の埋込みループバックが可能である。

図面中のすべての数字はビア［３１／３０］とビア［２６／２７］の配列を示す。これは、構造が大きなプリント回路基板に完全に組み込まれるとき（図１０）には、構造の必須要件ではない。ループバック構造がドーターカードとして独立して使用される、あるいは既存のプリント回路基板に後付けされるときには、構造の重要な部分である。

図６は、埋込みループバック回路の本発明の第１の実施形態の断面図（１／２）であり、すべてのコンポーネントは同一平面上にあり、タップ抵抗器［７−１０］とタップインダクタ［１７−２０］は入れ変えることができ、タップインダクタは空心洞を必要とする（図１を１例として使用する）。５つの受動トポロジーのいずれも、概略断面図（１／２）において使用することができる。この方法によると、すべてのコンポーネント同一平面上にある。タップ抵抗器［７−１０］およびタップインダクタ［１７−２０］は入れ替えることができる（たとえば、図５）。タップインダクタは空心洞を要する。このトポロジーの主要な特徴は、電気的長さが試験時の集積回路のピン割当てにのみ依存することである。ほとんどの場合、ループバック路は、従来技術において記載される基準である４．４ｍｍより短くなる。

図７は、コンポーネントが埋込みループバック回路の同一平面上にある図６の実施形態の変形の断面図（１／２）である（図１は１例として使用する）。すべてのコンポーネントは同一平面上にあり、タップ抵抗器［７−１０］とタップインダクタ［１７−２０］（たとえば、図５）は入れ替えることができ、タップインダクタは空心洞を必要とし、トレース２１はコンポーネント端子の中心に位置するように図示される。図６と同様、この実施態様は、４．４ｍｍ基準未満となる。

図８は、埋込みコンポーネントが２層を使用して精細ピッチを可能にする第３の実施形態を示す断面図（１／２）である。タップ抵抗器［７−１０］およびタップインダクタ［１７−２０］は入れ替えることができ（たとえば、図５）、タップインダクタは空心洞を必要とする。第２の方法は、第１の方法を超える特別な性能上の利点を備えていない。しかし、集積回路のより精細なピッチの実施態様を可能にする。第１の方法と同様、ループバックの電気的長さは集積回路のピン割当てに依存する。大半のケースでは、２８ＧＢＰＳの４．４ｍｍ基準より短くなる。

図９は、複数層、たとえば、精細ピッチの実施態様を可能にする層を採用する埋込みループバック回路の本発明の第４の実施形態を示す図であり、タップコンポーネントは垂直に配向されており、タップ抵抗器［７−１０］およびタップインダクタ［１７−２０］は入れ替えることができ、タップインダクタは空心洞を必要とする。方法３はマイクロビアの要件を低減することによって、方法１および２を超える性能を有する。これにより、集積回路のより精細なピッチの実施態様が可能になる。第１の方法と同様、ループバックの電気的長さは集積回路のピン割当てに依存する。大半のケースでは、２８ＧＢＰＳの４．４ｍｍ基準より短くなる。

図１０は、厚いプリント回路基板で図９の実施形態よりもさらに精細なピッチを提供する埋込みループバック回路の本発明の第４の実施形態の図である。

図１１：同図は、従来技術の可能な最善の実施態様を用いた４０Ｇｂｐｓでのデータ目開口を示す（データ目はシリアルデータリンクの品質および劣化を判定するためである。これは、各クロック期間を分割し重複するオシロスコープのキャプチャである）。従来技術の実施態様の最大「目高」［Ａ］は初期振幅の２６％である。最大「目幅」は期間の７６％（または０．７６ＵＩ）である。図１１は図１に示す回路図を使用する。また、これは集積回路のＴｘ出力およびＲｘ入力と関連する一般的なセットの非理想的な寄生パラメータを仮定している。

図１２：同図は、本開示の方法１の実施態様を用いた４０Ｇｂｐｓでのデータ目開口を示す。従来技術の実施態様の最大「目高」［Ａ］は初期振幅の７１％である。最大「目幅」は期間の９１％（または０．９１ＵＩ）である。図１１と比較したとき、目開口は２．７３の複数倍向上し、目幅は１．２の複数倍向上する。図１２は図１に示す回路図を使用する。また、これは集積回路のＴｘ出力およびＲｘ入力と関連する同じ一般的なセットの非理想的な寄生パラメータを仮定している。

図１３：同図は、シリアルデータループバック試験のために図１〜５の回路図を実行する「従来技術」の方法を示す。電気信号は被試験装置（ＤＵＴ）［３７］のＴｘピンから発生し、ＤＵＴインタフェース［３８］（はんだ、ソケットまたはプローブヘッド）、左側のビア／バックドリル構造［４３］、ＰＣボードトレース、左側ビア／バックドリル構造［４１］を通って試験回路［４２］まで進む。［４２］の中央コンポーネントは必須の結合コンデンサを表し、左側および右側コンポーネントはタップ素子（抵抗器またはインダクタ）を提供してシリアルリンクの低周波試験を可能にする。［４０］はタップコンポーネントを試験機器に接続するＰＣボードトレースを表す。高速信号は、右側ビア／バックドリル構造［４１］、ＰＣボードトレース、左側ビア／バックドリル構造［４３］、ＤＵＴインタフェース［３８］（はんだ、ソケットまたはプローブヘッド）を通ってＤＵＴ［３７］のＲｘピンに戻る。

図１４：同図は、図１〜５の回路図を実行する一体化埋込みループバック回路を示す。ピッチ要件に応じて、これは図６〜９に示すような３つの実行方法のうちの１つを使用することができる。電気信号は被試験装置（ＤＵＴ）［３７］のＴｘピンから発生し、ＤＵＴインタフェース［３８］（はんだ、ソケットまたはプローブヘッド）と左側マイクロビアを通って、ＤＵＴ時に試験回路まで直接進む。Ｔｘ信号路を結合コンデンサの左側端子に接続する超短ＰＣボードトレースが試験回路内に存在する。結合コンデンサの右側端子は第２のマイクロビアに接続され、電気インタフェース［３８］を通って信号をＤＵＴのＲｘピンまで戻す。［４０］は、タップコンポーネントを試験機器に接続するＰＣボードトレースを表す。タップコンポーネント端子は、普通の（しかしブラインドの）ビアに接続されるマイクロビアを使用して、低周波試験機器インタフェースに接続される。高周波路には、従来技術において使用される８ビア／バックドリル構造に対抗して、極めて長の短い４マイクロビアしか存在しない。ループバック短トレースをＴｘピンとＲｘピンとの間の直接直線接続とすることができるとき、２つのＤＵＴピン間は可能な限り最短の接続である。通常は可能ではないが、短接続は理論的直線距離と非常に近い場合が多い。

図１５：同図は、図１〜５の回路図を実行する脱着式埋込みループバック回路を示す。ピッチ要件に応じて、図６〜９に示すような３つの実行方法のうちの１つを使用することができる。脱着式方法は、埋込みループバック回路に後付けするという利点を提供する。電気信号は被試験装置（ＤＵＴ）［３７］のＴｘピンから発生し、ＤＵＴインタフェース［３８］（はんだ、ソケットまたはプローブヘッド）および左側マイクロビアを通ってＤＵＴ時に試験回路まで直接移動する。Ｔｘ信号路を結合コンデンサの左側端子に接続する超短ＰＣボードトレースが試験回路内に存在する。結合コンデンサの右側端子は第２のマイクロビアに接続され、電気インタフェース［３８］を通って信号をＤＵＴのＲｘピンまで戻す。これらはすべて、「インターポーズ」、「ドーターカード」、または「パーソナリティボード」と一般的に称される脱着式プリント回路基板［４４］に位置する。［４５］はインターポーザと装置インタフェースボード（ＤＩＢ）との間の電気インタフェースを表す。［４０］はタップコンポーネントを試験機器に接続するＰＣボードトレースを表す。タップコンポーネント端子は、低周波試験機器接続［４０］のため、ブラインドビアに接続され、インタフェース［４５］を介してインターポーザ［４４］からＤＩＢ［３９］の通常ビアへとルーティングされるマイクロビアを使用する。高速の利点、すなわち、ビア構造とプリント回路基板トレース長の低減は、図１４と図１５とでは同じである。

図１６：同図は、図１の回路図と図６および７の大ピッチのための方法（１）とを用いた埋込みコンポーネントループバック回路の上面図である。同図は、２つの埋込みループバック回路全体を示す。左側回路のみに符号を付して、右側回路をより明瞭に視覚化する（このレイアウトは実際の実施態様から得る）。Ｔｘ差分信号は被試験装置（ＤＵＴ）からマイクロビア［４６］（図６／７のマイクロビア２６）まで伝播する。信号は高速トレース［４８］を通って結合コンデンサ［５］、［６］まで進む。次に、信号は図１の概略的ノード［４］、［６］（図６／７のマイクロビア２６）に対応するマイクロビア［４７］を通って、ＡＣ結合後にＤＵＴに戻る。Ｔｘタップコンポーネント［７］、［９］は、マイクロビア［５１］（図６／７のマイクロビア［２９］）および図１の概略的ノード［１３］、［１４］を通じてＤＣ／低周波試験機器に接続される。Ｒｘタップコンポーネント［８］、［１０］は、マイクロビア［５０］（図６／７のマイクロビア［２８］）および図１の概略的ノード［１５］、［１６］を通じてＤＣ／低周波試験機器に接続される。ＴｘおよびＲｘ低周波試験のために試験機器に接続されるエスケープ構造の残りは、物理上、この構造の下に位置する。点線［４９］は、ＴｘポートとＲｘポートとの間の直線距離を示す。この点線は、所与の集積回路デバイスのＴｘとＲｘとの間の理論的最短距離限度を表す。グリッド上の未接続の符号を付されていないパッドは、ビアを必要とするその他の信号を表す。それらは直線路と干渉し、物理的高速路を周りにルーティングする必要がある。このため、信号路距離が、１．４１２１（２の平方根）と直線距離との積の新たな上限まで増加する。

特定の実施形態を図示および説明したが、本発明はそれに限定されず、添付の請求項の範囲内で別の形で具体化することができると明確に理解される。

Claims (23)

1. 被試験装置にインタフェースで接続するプリント回路基板の表面の真下にコンポーネントを置く構造であって、
   送信コンポーネント（Ｔｘ）および受信コンポーネント（Ｒｘ）を含むコンポーネントを接続するマイクロビアおよびトレースが、被試験装置（ＤＵＴ）への接続のためにループバック回路に形成され、前記接続が、前記コンポーネント間の直線に近い可能な限り最短の電気的長さで結合コンデンサによって達成され、その距離が前記短い直線と２の平方根との積の長さであるため、前記受信コンポーネントが前記ＤＵＴの下に位置する、構造。
2. 前記受信機は、その下に位置し、前記マイクロビアおよび概略的ノードを通じて前記ＤＵＴに接続されるタップコンポーネントを有し、ＴｘおよびＲｘ低周波試験のための前記ＤＵＴに接続されるエスケープ構造の残りは、物理上、前記ＴｘおよびＲｘポート間に前記直線距離を有して前記構造下に位置し、前記直線距離は、所与の集積回路デバイスでのＴｘおよびＲｘ間の最短距離限度を表し、１．４１２１（２の平方根）と前記直線距離との積である新たな上限まで信号経路距離を増大させる、請求項１に記載の構造。
3. 市販コンポーネントが、集積回路内のシリアルデータ路を試験する目的で、高性能ループバック路を形成するように（埋込み）プリント回路基板の内部に置かれる、請求項１に記載の構造。
4. すべてのループバックコンポーネントが同一平面上にある、請求項１に記載の構造。
5. すべてのループバックコンポーネントが複数の平面層を使用する、請求項１に記載の構造。
6. ループバックコンポーネントが、ループバックコンポーネントの水平および垂直配向の両方を使用する、請求項１に記載の構造。
7. 前記主ループバック路に容量結合を備えた抵抗性または誘導性タップコンポーネントを使用する、請求項１に記載の構造。
8. 前記主ループバック路に容量結合を備えたハイブリッドｐｉ減衰フィルタを使用する、請求項１に記載の構造。
9. 前記主ループバック路に容量結合のみを使用する、請求項１に記載の構造。
10. すべてのインダクタに空心洞を使用する、請求項１に記載の構造。
11. 任意のサイズ、公差、または温度係数の２つの端子、表面搭載抵抗器、インダクタ、またはコンデンサを使用する、請求項１に記載の構造。
12. 前記可能な最短の外部ループバック路に容量結合を提供する、請求項１に記載の構造。
13. 独立型プリント回路基板／インターポーザ／ドーターカードとすることができる、請求項１に記載の構造。
14. ずっと厚く大きなプリント回路基板に完全に組み込むことができる、請求項１に記載の構造。
15. 任意の相互接続技術を用いて、既存のプリント回路基板に後付けすることができる、請求項１または１１に記載の構造。
16. 前記被試験装置の下にすべての回路を置くことによって、前記プリント回路基板上のＸ−Ｙを占有しない、請求項１に記載の構造。
17. 被試験装置にインタフェースで接続するプリント回路基板の表面の真下にコンポーネントを置く方法であって、
    送信コンポーネント（Ｔｘ）および受信コンポーネント（Ｒｘ）を含むコンポーネントを被試験装置（ＤＵＴ）と接続するために、ループバック回路に形成されるマイクロビアおよびトレースを使用するステップを備え、
    前記接続ステップは、前記コンポーネントと前記ＤＵＴとの間の直線に近い可能な限り最短の電気的長さで結合コンデンサによって達成され、その距離が前記短い直線と２の平方根との積の長さであるため、前記受信コンポーネントが前記ＤＵＴの下に位置する、方法。
18. 大ピッチのために単層が埋め込まれる、請求項１７による方法。
19. 前記ピッチが０．６５ｍｍ以上である、請求項１８による方法。
20. 精細ピッチのために複数層が埋め込まれる、請求項１７による方法。
21. 前記ピッチが０．５ｍｍまたは０．４ｍｍである、請求項１９による方法。
22. 最精細ピッチのために垂直および水平の多軸が埋め込まれる、請求項１７による方法。
23. 前記ピッチが高性能のために０．４ｍｍ、０．３５ｍｍおよび０．３ｍｍである、請求項２２による方法。