KR20220155054A - 테스트 보드 및 이를 포함하는 테스트 장치 - Google Patents

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Abstract

본 발명의 기술적 사상은 복수의 제1 피검사 장치(Device Under Test, DUT)가 실장된 제1 보드; 상기 제1 보드 상에 배치된 복수의 제1 기판 간 커넥터; 및 상기 복수의 제1 기판 간 커넥터를 통해 상기 제1 보드 상에 적층되고, 각각 제2 DUT가 실장된 복수의 제2 보드;를 포함하는 반도체 장치 테스트용 테스트 보드를 제공한다.

Description

테스트 보드 및 이를 포함하는 테스트 장치 {TEST BOARD AND TEST APPARATUS INCLUDING THE SAME}
본 발명의 기술적 사상은 테스트 보드 및 이를 포함하는 테스트 장치에 관한 것이다.
테스트 보드는 테스트 신호를 생성 및 인가하는 테스트 설비로부터 테스트 신호를 수신하고, 테스트 보드에 실장된 피검사 장치(Device Under Test, DUT)에 테스트 신호를 전달한다. 테스트 보드 상에는 수십 내지 수백 개의 DUT들이 실장된다. 테스트 공정 시, 테스트 보드 상에 실장된 수십 내지 수백 개의 DUT들에 동시에 테스트 신호가 인가되며, 테스트 보드 상에 실장된 수십 내지 수백 개의 DUT들에 대한 테스트가 동시에 진행된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 복수의 DUT들에 대한 테스트 공정의 생산성을 향상시킬 수 있는 테스트 보드를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 테스트 보드를 포함하는 테스트 장치를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 복수의 제1 피검사 장치(Device Under Test, DUT)가 실장된 제1 보드; 상기 제1 보드 상에 배치된 복수의 제1 기판 간 커넥터; 및 상기 복수의 제1 기판 간 커넥터를 통해 상기 제1 보드 상에 적층되고, 각각 제2 DUT가 실장된 복수의 제2 보드;를 포함하는 반도체 장치 테스트용 테스트 보드를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 테스트 챔버; 상기 테스트 챔버 내에 탑재되고, 반도체 장치들이 피검사 장치(Device Under Test, DUT)로서 실장된 테스트 보드; 및 상기 테스트 보드로 테스트 신호를 인가하도록 구성된 테스터;를 포함하고, 상기 테스트 보드는, 복수의 제1 DUT가 실장된 제1 보드; 상기 제1 보드 상에 적층되고, 제2 DUT가 실장된 제2 보드; 및 상기 제1 보드와 상기 제2 보드 사이를 전기적으로 연결하는 제1 기판 간 커넥터;를 포함하는 테스트 장치를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 테스트 챔버; 상기 테스트 챔버 내에 탑재되고, 반도체 장치들이 피검사 장치(Device Under Test, DUT)로서 실장된 테스트 보드; 및 상기 테스트 보드로 테스트 신호를 인가하도록 구성된 테스터;를 포함하고, 상기 테스트 보드는, 제1 테스트 기판, 상기 제1 테스트 기판 상에 연결되고 각각 제1 DUT가 탑재된 복수의 제1 소켓, 및 상기 제1 테스트 기판에 연결된 외부 커넥터를 포함하는 제1 보드; 상기 제1 보드 상에 적층된 복수의 제2 보드로서, 각각 제2 테스트 기판, 상기 제2 테스트 기판에 연결되고 제2 DUT가 탑재된 제2 소켓, 및 상기 제2 테스트 기판 상에 실장된 디커플링 커패시터를 포함하는 복수의 제2 보드; 및 상기 제1 보드와 상기 복수의 제2 보드 사이를 전기적으로 연결하도록 구성된 복수의 기판 간 커넥터로서, 각각 상기 제1 테스트 기판에 결합된 하부 커넥터 및 상기 제2 테스트 기판에 결합된 상부 커넥터를 포함하는 복수의 기판 간 커넥터;를 포함하고, 상기 제1 테스트 기판은, 제1 도전층, 상기 하부 커넥터에 연결된 제1 접속 패드, 상기 제1 도전층과 상기 제1 접속 패드 사이를 연결하는 제1 도전성 비아, 상기 복수의 제1 소켓 중 어느 하나의 소켓 핀에 연결된 제2 접속 패드, 및 상기 제1 도전층과 상기 제2 접속 패드 사이를 연결하는 제2 도전성 비아를 포함하고, 상기 제2 테스트 기판은, 제2 도전층, 상기 상부 커넥터에 연결된 제3 접속 패드, 상기 제2 도전층과 상기 제3 접속 패드 사이를 연결하는 제3 도전성 비아, 상기 제2 소켓의 소켓 핀에 연결된 제4 접속 패드, 및 상기 제2 도전층과 상기 제4 접속 패드 사이를 연결하는 제4 도전성 비아를 포함하는 테스트 장치를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 테스트 보드는 복수의 제1 DUT가 실장된 제1 보드 위에 복수의 제2 DUT가 실장된 복수의 제2 보드가 적층된 구조를 가지므로, 1회의 테스트를 통해 복수의 제1 DUT와 복수의 제2 DUT를 동시에 테스트할 수 있다. 테스트 보드에 3차원 배열로 배치된 DUT들에 대한 테스트를 동시에 수행할 수 있으므로, 테스트 공정의 생산성 및 테스트 공정을 포함하는 반도체 장치 제조 공정의 생산성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 예시적인 실시예들에 따른 테스트 보드를 나타내는 단면도들이다
도 2는 도 1a의 테스트 보드의 일부를 나타내는 단면도이다.
도 3은 도 1a의 테스트 보드를 포함하는 테스트 장치를 나타내는 블록도이다.
도 4는 도 1a의 테스트 보드의 제2 테스트 기판 상에 실장된 디커플링 커패시터에 대한 등가 회로를 나타내는 도면이다.
도 5a 및 도 5b는 각각 도 1a의 테스트 보드의 제1 기판 간 커넥터를 나타내는 평면도들이다.
도 6은 본 발명의 예시적인 실시예들에 따른 테스트 보드를 나타내는 평면도이다.
도 7은 도 6의 테스트 보드를 나타내는 단면도이다.
도 8은 도 6의 테스트 보드를 포함하는 테스트 장치를 나타내는 블록도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 테스트 보드를 나타내는 단면도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 테스트 보드를 나타내는 단면도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 테스트 보드를 나타내는 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 테스트 장치 나타내는 사시도이다.
도 13은 본 발명의 예시적인 실시예들에 따른 테스트 장치를 이용한 반도체 장치의 테스트 방법, 및 상기 테스트 방법을 포함하는 반도체 장치의 제조 방법을 나타내는 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 및 도 1b는 본 발명의 예시적인 실시예들에 따른 테스트 보드(10)를 나타내는 단면도들로서, 도 1a는 테스트 보드(10)의 제1 보드(100)와 제2 보드(200)가 결합된 상태를 나타내는 단면도이고, 도 1b는 테스트 보드(10)의 제1 보드(100)와 제2 보드(200)가 분리된 상태를 나타내는 단면도이다.
도 2는 도 1a의 테스트 보드(10)의 일부를 나타내는 단면도이다.
도 1a, 도 1b, 및 도 2를 참조하면, 테스트 보드(10)는 테스트 신호를 생성 및 인가하도록 구성된 테스터(도 3의 1100 참조)에 전기적으로 연결될 수 있으며, 상기 테스터(1100)와 피검사 장치(Device Under Test, DUT) 사이에서 전기적 신호를 전달하도록 구성될 수 있다.
본 실시예들에서, 테스트 보드(10) 상에 실장되는 상기 DUT는 반도체 제조 공정을 통해 제조된 반도체 장치를 포함할 수 있다. 상기 DUT는 데이터 입출력 단자를 갖는 다양한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 상기 DUT는 메모리 셀 어레이를 포함하는 메모리 소자를 포함하는 메모리 반도체 장치를 포함할 수 있다. 예를 들어, 메모리 소자는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory)일 수 있다. 또는, 메모리 소자는 플래시 메모리, MRAM(Magnetic RAM), FRAM(Ferroelectric RAM), PRAM(Phase change RAM), RRAM(Resistive RAM) 등과 같은 비휘발성 메모리일 수 있다. 예시적인 실시예들에서, 상기 DUT는 마이크로프로세서, 컨트롤러, 논리 회로 등과 같은 비메모리 반도체 장치를 포함할 수 있다. 예시적인 실시예들에서, 상기 DUT는 로직 회로와 메모리 회로가 집적된 시스템 LSI(large scale integration)와 같은 시스템 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 상기 DUT는 반도체 소자가 형성된 반도체 웨이퍼가 다이싱 공정을 통해 분할된 반도체 다이 또는 상기 반도체 다이에 대한 패키징 공정을 통해 제조된 반도체 패키지일 수 있다. 또는, 상기 DUT는 반도체 제조 공정을 통해 형성된 반도체 소자를 포함하는 웨이퍼 단계의 반도체 장치일 수도 있다.
테스트 보드(10)는 제1 DUT(11)가 실장된 제1 보드(100), 제2 DUT(21)가 실장된 제2 보드(200), 및 제1 보드(100)와 제2 보드(200) 사이를 전기적으로 연결하는 제1 기판 간 커넥터(410)를 포함할 수 있다.
제1 보드(100)는 제1 테스트 기판(110), 제1 소켓(120), 및 외부 커넥터(160)를 포함할 수 있다.
제1 테스트 기판(110)은 대략 평판 형태를 가질 수 있다. 제1 테스트 기판(110)의 일면 상에는 적어도 하나의 제1 DUT(11)가 배치될 수 있다. 도 1a 및 도 1b에서, 제1 테스트 기판(110) 상에 하나의 제1 DUT(11)가 실장된 것으로 예시되었으나, 제1 테스트 기판(110) 상에는 2개 이상의 제1 DUT(11)가 실장될 수 있다. 예를 들어, 제1 테스트 기판(110) 상에는 수십 내지 수백 개의 제1 DUT(11)가 실장될 수 있다.
제1 테스트 기판(110)은 인쇄회로기판(printed circuit board, PCB)을 포함할 수 있다. 좀 더 구체적으로, 제1 테스트 기판(110)은 절연 물질로 형성된 기판 베이스(113)와, 도전성 물질로 형성되며 기판 베이스(113) 내에 마련된 제1 배선 패턴(111)을 포함할 수 있다. 예를 들어, 상기 기판 베이스(113)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 상기 제1 배선 패턴(111)은 구리, 니켈, 스테인리스 스틸, 또는 베릴륨 구리 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 배선 패턴(111)은 기판 베이스(113)의 상면 및 하면 중 어느 하나의 표면 상에만 형성될 수 있다. 예시적인 실시예들에서, 제1 배선 패턴(111)은 수직 방향으로 다른 레벨에 있는 복수의 도전층이 도전성 비아에 의해 연결되는 다층 구조를 가질 수도 있다.
외부 커넥터(160)는 제1 테스트 기판(110)의 일측에 배치될 수 있다. 외부 커넥터(160)는 제1 테스트 기판(110)의 일 가장자리에 결합될 수 있다. 외부 커넥터(160)는 외부의 테스트 챔버(도 12의 1200)에 포함된 소켓에 삽입되는 부분으로서, 외부의 테스터(1100)에서 제공된 신호는 외부 커넥터(160)를 통해 테스트 보드(10)로 전송되며, 테스트 보드(10)에서 발생된 출력 신호는 외부 커넥터(160)를 통해 외부의 테스터(1100)로 전송될 수 있다. 외부 커넥터(160)는 외부의 테스터(1100)와 제1 테스트 기판(110) 사이를 전기적으로 연결하도록 구성될 수 있다. 외부 커넥터(160)는 도전성 물질로 형성된 복수의 핀(161)을 포함할 수 있다.
제1 소켓(120)은 제1 테스트 기판(110) 상에 탑재될 수 있다. 제1 소켓(120)은 제1 DUT(11)를 수용하며, 제1 DUT(11)를 지지할 수 있다. 제1 DUT(11)는 제1 소켓(120)에 분리 가능하게 탑재될 수 있다. 제1 소켓(120)은 제1 DUT(11)와 제1 테스트 기판(110) 사이를 전기적으로 연결할 수 있다. 제1 소켓(120)은 제1 DUT(11)의 제1 연결 핀(11P)과 제1 테스트 기판(110)의 제1 배선 패턴(111) 사이를 전기적으로 연결하도록 구성된 제1 소켓 핀(121)을 포함할 수 있다.
제1 소켓(120)은 제1 DUT(11)를 수용하기에 적합한 구조를 가질 수 있다. 예를 들어, 제1 소켓(120)의 구조는 제1 DUT(11)에 해당하는 반도체 장치의 구조에 따라 결정될 수 있다. 예를 들어, 반도체 장치는 Ball grid array(BGA), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Ceramic Dual In-Line Package(CERDIP), Plastic MetricQuad Flatpack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), 또는 Thin Quad Flatpack(TQFP) 중 어느 하나의 구조를 가질 수 있으며, 제1 소켓(120)은 이러한 반도체 장치를 탑재하기에 적합한 구조를 가질 수 있다. 또는, 제1 소켓(120)은 다양한 구조의 반도체 장치들을 탑재할 수 있는 유니버셜 소켓을 포함할 수도 있다.
제2 보드(200)는 제1 기판 간 커넥터(410)를 통해 제1 보드(100) 상에 실장될 수 있다. 제2 보드(200) 상에는 적어도 하나의 제2 DUT(21)가 실장될 수 있다. 도 1a 및 도 1b에서, 제2 보드(200) 상에 하나의 제2 DUT(21)가 실장된 것으로 예시되었으나, 제2 보드(200) 상에는 2개 이상의 제2 DUT(21)가 실장될 수도 있다. 예시적인 실시예들에서, 제2 보드(200) 상에 실장된 제2 DUT(21)의 개수는, 제2 보드(200)와 중첩된 제1 보드(100)의 영역 내에 실장된 제1 DUT(11)의 개수와 같을 수 있다.
제2 보드(200)는 제2 테스트 기판(210) 및 제2 소켓(220)을 포함할 수 있다.
제2 테스트 기판(210)은 대략 평판 형태를 가질 수 있다. 제2 테스트 기판(210)의 일면 상에는 적어도 하나의 제2 DUT(21)가 배치될 수 있다. 제2 테스트 기판(210)은 제1 기판 간 커넥터(410)를 통해 제1 테스트 기판(110)에 전기적으로 연결될 수 있다. 제2 테스트 기판(210)은 제1 테스트 기판(110) 상에 배치된 제1 소켓(120) 및 제1 DUT(11)를 덮도록 제1 테스트 기판(110) 상에 적층될 수 있다.
제2 테스트 기판(210)은 PCB를 포함할 수 있다. 좀 더 구체적으로, 제2 테스트 기판(210)은 절연 물질로 형성된 기판 베이스(213)와, 도전성 물질로 형성되며 기판 베이스(213) 내에 마련된 제2 배선 패턴(211)을 포함할 수 있다. 예시적인 실시예들에서, 제2 배선 패턴(211)은 수직 방향으로 다른 레벨에 있는 복수의 도전층이 도전성 비아에 의해 연결되는 다층 구조를 가질 수도 있다.
제2 소켓(220)은 제2 테스트 기판(210) 상에 탑재될 수 있다. 제2 소켓(220)은 제2 DUT(21)를 수용하며, 제2 DUT(21)를 지지할 수 있다. 제2 DUT(21)는 제2 소켓(220)에 분리 가능하게 탑재될 수 있다. 제2 소켓(220)은 제2 DUT(21)와 제2 테스트 기판(210) 사이를 전기적으로 연결할 수 있다. 제2 소켓(220)은 제2 DUT(21)의 제2 연결 핀(21P)과 제2 테스트 기판(210)의 제2 배선 패턴(211) 사이를 전기적으로 연결하도록 구성된 제2 소켓 핀(221)을 포함할 수 있다. 제2 소켓(220)은 제2 DUT(21)에 해당하는 반도체 장치를 탑재하기에 적합한 구조를 가질 수 있다. 상기 제2 DUT에 해당하는 반도체 장치는 상기 제1 DUT에 해당하는 반도체 장치와 실질적으로 동일 또는 유사한 구조를 가질 수 있으며, 제2 소켓(220)의 구조는 제1 소켓(120)의 구조와 실질적으로 동일 또는 유사할 수 있다.
제1 기판 간 커넥터(410)는 제1 테스트 기판(110)과 제2 테스트 기판(210) 사이에 배치될 수 있다. 제1 기판 간 커넥터(410)는 제1 테스트 기판(110)에 연결된 하단부와 제2 테스트 기판(210)에 연결된 상단부를 가질 수 있다. 제1 기판 간 커넥터(410)는 제2 보드(200)를 제1 보드(100)에 전기적으로 연결하며, 제2 보드(200)가 제1 보드(100) 상에 안정적으로 적층될 수 있도록 제2 보드(200)를 지지할 수 있다. 제2 보드(200)는 2개 이상의 제1 기판 간 커넥터(410)에 지지되어 제1 보드(100) 상에 적층될 수 있다.
제1 기판 간 커넥터(410)는 제1 테스트 기판(110)에 결합된 하부 커넥터(410L)와, 제2 테스트 기판(210)에 결합된 상부 커넥터(410U)를 포함할 수 있다. 하부 커넥터(410L)와 상부 커넥터(410U)는 서로 분리 가능하게 결합될 수 있다. 상기 하부 커넥터(410L)와 상부 커넥터(410U)의 분리 시, 제2 보드(200)는 제1 보드(100)로부터 분리될 수 있다. 상기 하부 커넥터(410L)와 상부 커넥터(410U)의 체결 시, 제2 보드(200)는 제1 보드(100)에 체결될 수 있다.
예시적인 실시예들에서, 상부 커넥터(410U)는 하부 커넥터(410L)의 적어도 일부가 삽입될 수 있는 홈을 포함할 수 있다. 이 경우, 하부 커넥터(410L)의 적어도 일부가 상부 커넥터(410U)의 홈에 삽입되어, 하부 커넥터(410L)와 상부 커넥터(410U) 간의 결합이 이루어질 수 있다.
다른 예시적인 실시예들에서, 하부 커넥터(410L)는 상부 커넥터(410U)의 적어도 일부가 삽입될 수 있는 홈을 포함할 수도 있다. 이 경우, 상부 커넥터(410U)의 적어도 일부가 하부 커넥터(410L)의 홈에 삽입되어, 하부 커넥터(410L)와 상부 커넥터(410U) 간의 결합이 이루어질 수 있다.
제1 기판 간 커넥터(410)는 제1 테스트 기판(110)의 제1 배선 패턴(111)과 제2 테스트 기판(210)의 제2 배선 패턴(211) 사이를 전기적으로 연결하는 도전 라인을 포함할 수 있다. 예를 들어, 하부 커넥터(410L)는 제1 테스트 기판(110)의 제1 배선 패턴(111)에 연결된 하부 도전 라인을 포함하고, 상부 커넥터(410U)는 제2 테스트 기판(210)의 제2 배선 패턴(211)에 연결된 상부 도전 라인을 포함할 수 있다. 하부 커넥터(410L)의 상기 하부 도전 라인 및 상부 커넥터(410U)의 상기 상부 도전 라인은 하부 커넥터(410L)와 상부 커넥터(410U)가 서로 결합되었을 때 서로 전기적으로 연결될 수 있다.
도 3은 도 1a의 테스트 보드(10)를 포함하는 테스트 장치(1000)를 나타내는 블록도이다.
도 1a, 도 1b, 도 2 및 도 3을 참조하면, 테스트 보드(10)에 실장된 제1 DUT(11) 및 제2 DUT(21)에 대한 테스트를 수행하기 위하여, 테스터(1100)로부터 제공된 테스트 신호가 테스트 보드(10)를 통해 제1 DUT(11) 및 제2 DUT(21)에 제공될 수 있다. 상기 테스트 신호는 어드레스(address) 신호, 데이터(data) 신호, 커맨드(command) 신호 등을 포함할 수 있다. 또한, 테스트(1100)로부터 제공된 전원 신호 및 접지 신호는 테스트 보드(10)를 통해 제1 DUT(11) 및 제2 DUT(21)에 제공될 수 있다.
제1 DUT(11) 및 제2 DUT(21)에 대한 테스트는, 예를 들어 번인(burn in) 테스트, 직류(DC) 테스트, 교류(AC) 테스트, 기능 테스트 등을 포함할 수 있다. 상세히 설명하면, 상기 번인 테스트는 제1 DUT(11) 및 제2 DUT(21)에 전기적 신호를 인가하고 작동시킬 때, 제1 DUT(11) 및 제2 DUT(21)가 열 스트레스 등에 얼마나 견딜 수 있는지를 확인하는 테스트이다. 상기 DC 테스트는 제1 DUT(11) 및 제2 DUT(21)에 전압 또는 전류가 변하지 않는 아날로그 신호로 입력한 후, 전압 인가에 대한 전류를 측정하거나 전류 인가에 대한 전압을 측정할 수 있다. 상기 AC 테스트는 제1 DUT(11) 및 제2 DUT(21)에 주로 전압이 변하는 아날로그 신호로 입력한 후, 기준 신호에 대하여 측정 신호가 변화는 시점을 측정할 수 있다. 상기 기능 테스트는 제1 DUT(11) 및 제2 DUT(21)에 변하는 디지털 신호를 입력한 후, 논리 오류 여부를 판단할 수 있다.
테스터(1100)에서 제공된 테스트 신호는, 테스트 보드(10)를 통해 제1 DUT(11) 및 제2 DUT(21)에 실질적으로 동일한 시기에 제공될 수 있다. 테스트 보드(10)는 외부 커넥터(160)를 통해 입력된 테스트 신호를 제1 DUT(11) 및 제2 DUT(21) 각각으로 전송하기 위한 신호 전송 경로와, 제1 DUT(11) 및 제2 DUT(21)에서 출력된 신호를 외부 커넥터(160)로 전송하기 위한 신호 전송 경로를 포함할 수 있다.
예시적인 실시예들에서, 제1 테스트 기판(110)의 제1 배선 패턴(111)은 제1 도전층(111T), 제1 기판 간 커넥터(410)에 연결된 제1 접속 패드(111P1), 제1 소켓(120)의 제1 소켓 핀(121)에 연결된 제2 접속 패드(111P2), 제1 도전층(111T)과 제1 접속 패드(111P1) 사이를 연결하는 제1 도전성 비아(111V1), 및 제1 도전층(111T)과 제2 접속 패드(111P2) 사이를 연결하는 제2 도전성 비아(111V2)를 포함할 수 있다. 예시적인 실시예들에서, 제2 테스트 기판(210)의 제2 배선 패턴(211)은 제2 도전층(211T), 제1 기판 간 커넥터(410)에 연결된 제3 접속 패드(211P1), 제2 소켓(220)의 제2 소켓 핀(221)에 연결된 제4 접속 패드(211P2), 제2 도전층(211T)과 제3 접속 패드(211P1) 사이를 연결하는 제3 도전성 비아(211V1), 및 제2 도전층(211T)과 제4 접속 패드(211P2) 사이를 연결하는 제4 도전성 비아(211V2)를 포함할 수 있다. 이 경우, 외부 커넥터(160)를 통해 제공된 테스트 신호는 제1 테스트 기판(110)의 제1 배선 패턴(111)을 통해 제1 DUT(11)로 전송될 수 있고, 또한 제1 테스트 기판(110)의 제1 배선 패턴(111), 제1 기판 간 커넥터(410), 및 제2 테스트 기판(210)의 제2 배선 패턴(211)을 통해 제2 DUT(21)로 전송될 수 있다.
예시적인 실시예들에서, 제1 DUT(11)의 제1 연결 핀(11P) 및 제2 DUT(21)의 제2 연결 핀(21P)은 동일 속성의 핀으로서, 테스트가 진행되는 동안 테스트 보드(10)를 통해 동일한 종류의 테스트 신호를 인가받도록 구성될 수 있다. 예를 들어, 제1 DUT(11)의 제1 연결 핀(11P) 및 제2 DUT(21)의 제2 연결 핀(21P)은, 어드레스 신호, 데이터 신호 및 커맨드 신호 등을 인가받도록 구성된 동일 속성의 핀일 수 있다. 예를 들어, 제1 DUT(11)의 제1 연결 핀(11P) 및 제2 DUT(21)의 제2 연결 핀(21P)은 전원 신호 및 접지 신호 중 어느 하나에 해당하는 신호를 인가받도록 구성된 동일 속성의 핀일 수 있다.
제1 DUT(11)의 제1 연결 핀(11P) 및 제2 DUT(21)의 제2 연결 핀(21P)은 테스트 보드(10) 내에 마련된 신호 전송 경로를 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 DUT(11)의 제1 연결 핀(11P) 및 제2 DUT(21)의 제2 연결 핀(21P)은 제1 소켓(120)의 제1 소켓 핀(121), 제1 배선 패턴(111), 제1 기판 간 커넥터(410), 제2 배선 패턴(211), 및 제2 소켓(220)의 제2 소켓 핀(221)을 통해 서로 전기적으로 연결될 수 있다. 이 경우, 외부 커넥터(160)를 통해 입력된 테스트 신호는 제1 도전층(111T), 제2 도전성 비아(111V2), 제2 접속 패드(111P2), 및 제1 소켓 핀(121)을 경유하는 신호 전송 경로를 통해 제1 DUT(11)의 제1 연결 핀(11P)에 전송될 수 있고, 또한 제1 도전층(111T), 제1 도전성 비아(111V1), 제1 접속 패드(111P1), 제1 기판 간 커넥터(410), 제2 배선 패턴(211), 및 제2 소켓 핀(221)을 경유하는 신호 전송 경로를 통해 제2 DUT(21)의 제2 연결 핀(21P)에 전송될 수 있다.
도 4는 도 1a의 테스트 보드(10)의 제2 테스트 기판(210) 상에 실장된 디커플링 커패시터(250)에 대한 등가 회로를 나타내는 도면이다.
도 1a 및 도 4를 참조하면, 테스트 보드(10)의 제2 테스트 기판(210)은 디커플링 커패시터(250)를 포함할 수 있다. 도 1a에 도시된 바와 같이, 디커플링 커패시터(250)는 제2 DUT(21)가 실장된 제2 테스트 기판(210)의 상면에 반대된 제2 테스트 기판(210)의 하면 상에 실장될 수 있다. 다른 예시적인 실시예들에서, 디커플링 커패시터(250)는 제2 테스트 기판(210)의 상면 상에 실장될 수도 있다. 디커플링 커패시터(250)는 제2 테스트 기판(210)에 마련된 도전성 비아를 통해, 제2 테스트 기판(210) 내에 마련된 도전층에 연결될 수 있다. 디커플링 커패시터(250)는 제2 DUT(21)로 전원 전압(VCC)을 전송하도록 구성된 제2 테스트 기판(210)의 도전층과 제2 DUT(21)로 접지 전압(GND)을 전송하도록 구성된 제2 테스트 기판(210)의 다른 도전층 사이에 배치될 수 있다. 디커플링 커패시터(250)는 제2 DUT(21)로 공급되는 전원 전압의 노이즈 성분을 제거할 수 있다.
도 5a 및 도 5b는 각각 도 1a의 테스트 보드(10)의 제1 기판 간 커넥터(410)를 나타내는 평면도들이다.
도 1a, 도 2, 및 도 5a를 참조하면, 제1 기판 간 커넥터(410)는 기둥 형태를 가질 수 있다. 예를 들어, 제1 기판 간 커넥터(410)는 평면적 관점에서 사각형과 같은 다각형 형태를 가질 수도 있고, 또는 원형 형태를 가질 수도 있다.
도 1a, 도 2, 및 도 5b를 참조하면, 제1 기판 간 커넥터(410)는 평면적 관점에서 절곡된 형태를 가질 수 있다. 예를 들어, 제1 기판 간 커넥터(410)는 제1 테스트 기판(110)의 제1 가장자리를 따라 연장된 제1 부분과, 제1 테스트 기판(110)의 제1 가장자리에 이웃한 제2 가장자리를 따라 연장된 제2 부분을 포함할 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 테스트 보드(10a)를 나타내는 평면도이다. 도 7은 도 6의 테스트 보드(10a)를 나타내는 단면도이다. 도 8은 도 6의 테스트 보드(10a)를 포함하는 테스트 장치(1000a)를 나타내는 블록도이다.
도 6 내지 도 8을 참조하면, 테스트 보드(10a)는 제1 보드(100a), 제1 보드(100a) 상에 적층된 복수의 제2 보드(200), 및 복수의 제1 기판 간 커넥터(410)를 포함할 수 있다.
제1 보드(100a)는 제1 테스트 기판(110)과, 제1 테스트 기판(110) 상에 탑재된 복수의 제1 소켓(120)을 포함할 수 있다. 복수의 제1 소켓(120)은 제1 테스트 기판(110) 상에 2차원 어레이 형태의 배열로 탑재될 수 있다. 즉, 복수의 제1 소켓(120)은 제1 테스트 기판(110) 상에 2개 이상의 행(row) 및 2개 이상의 열(column)로 배열될 수 있다. 복수의 제1 소켓(120)은 각각 하나의 제1 DUT(11)를 탑재할 수 있다. 제1 보드(100a)에 실장된 복수의 제1 DUT(11)의 배열은 복수의 제1 소켓(120)의 배열과 동일할 수 있다. 즉, 복수의 제1 DUT(11)는 제1 테스트 기판(110)의 일면 상에 2차원 어레이 형태로 배열될 수 있다.
제1 보드(100a) 상에는 복수의 제2 보드(200)가 적층될 수 있다. 복수의 제2 보드(200)는 각각, 제1 기판 간 커넥터(410)를 통해 제1 보드(100a) 상에 적층될 수 있다. 복수의 제2 보드(200)는 제1 테스트 기판(110)의 상면에 평행한 수평 방향(X방향 및/또는 Y방향)으로 상호 이격될 수 있다.
복수의 제2 보드(200)는 각각, 복수의 제1 DUT(11) 중 어느 하나를 덮도록 제1 보드(100a) 상에 적층될 수 있다. 제1 테스트 기판(110)의 상면에 수직한 수직 방향(Z방향)에 있어서, 복수의 제2 보드(200) 각각에 포함된 제2 소켓(220)의 위치는 복수의 제1 소켓(120) 중 어느 하나의 위치와 수직 방향(Z방향)으로 중첩될 수 있고, 제2 소켓(220)에 실장된 제2 DUT(21)의 위치는 복수의 제1 DUT(11) 중 어느 하나의 위치와 수직 방향(Z방향)으로 중첩될 수 있다.
예시적인 실시예들에서, 복수의 제2 보드(200)의 개수 및 복수의 제2 보드(200)에 실장된 복수의 제2 DUT(21)의 개수는, 제1 보드(100a) 상에 실장된 제1 DUT(11)의 개수와 같을 수 있다. 바꿔 말해서, 복수의 제2 보드(200)의 개수 및 복수의 제2 보드(200)에 실장된 복수의 제2 DUT(21)의 개수는, 제1 보드(100a)에 포함된 제1 소켓(120)의 개수와 같을 수 있다.
예시적인 실시예들에서, 테스트 보드(10a)는 평면적 관점에서 복수의 검사 블록으로 구획될 수 있다. 예를 들어, 테스트 보드(10a)는 2개, 4개, 또는 8개의 검사 블록들로 구획될 수 있다. 각 검사 블록은 적어도 하나의 제1 DUT(11) 및 적어도 하나의 제2 DUT(21)를 포함할 수 있다. 이 경우, 동일한 검사 블록에 포함된 DUT들은 동일한 종류의 테스트 신호, 예를 들어 어드레스 신호, 데이터 신호 및 커맨드 신호 중 어느 하나를 동시에 인가받도록 구성될 수 있다. 그리고, 서로 다른 검사 블록에 포함된 DUT들은 서로 다른 신호 전송 경로를 통해 테스트 신호를 전송받도록 구성될 수 있다.
예를 들어, 각 검사 블록은 수직 방향(Z방향)으로 이웃한 하나의 제1 DUT(11)와 하나의 제2 DUT(21)를 포함할 수 있다. 이 경우, 동일한 검사 블록에 포함된 하나의 제1 DUT(11)와 하나의 제2 DUT(21)는 신호 전송 경로를 통해 전기적으로 연결되며, 상기 신호 전송 경로를 통해 병렬 연결될 수 있다.
예를 들어, 각 검사 블록은 2개 이상의 제1 DUT(11)와, 상기 2개 이상의 제1 DUT(11)가 실장되어 있는 제1 테스트 기판(110)의 일부 영역과 수직 방향(Z방향)으로 중첩되어 위치된 제2 보드들(200)의 제2 DUT들(21)을 포함할 수 있다. 이 경우, 동일한 검사 블록에 포함된 2개 이상의 제1 DUT들(11) 및 2개 이상의 제2 DUT들(21)은 신호 전송 경로를 통해 전기적으로 연결되며, 상기 신호 전송 경로를 통해 병렬 연결될 수 있다.
일반적인 테스트의 경우, 테스트 챔버(도 12의 1200 참조)의 인터페이스 소켓에 보드를 장착하여 테스트가 수행된다. 이 때, 1회의 테스트를 통해 테스트 가능한 DUT의 개수는 보드의 실장면의 면적 내에 실장 가능한 DUT의 개수에 의해 결정될 수 있다.
본 발명의 예시적인 실시예들에 의하면, 테스트 보드(10a)는 복수의 제1 DUT(11)가 실장된 제1 보드(100a) 위에 복수의 제2 DUT(21)가 실장된 복수의 제2 보드(200)가 적층된 구조를 가지므로, 1회의 테스트를 통해 복수의 제1 DUT(11)와 복수의 제2 DUT(21)를 동시에 테스트할 수 있다. 테스트 보드(10a)에 3차원 배열로 배치된 DUT들에 대한 테스트를 동시에 수행할 수 있으므로, 테스트 공정의 생산성 및 테스트 공정을 포함하는 반도체 장치 제조 공정의 생산성을 향상시킬 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 테스트 보드(10b)를 나타내는 단면도이다. 이하에서, 도 6 내지 도 8을 참조하여 설명된 테스트 보드(10a)와의 차이점을 중심으로, 도 9에 도시된 테스트 보드(10b)에 대해 설명한다.
도 9를 참조하면, 테스트 보드(10b)는 제1 보드(100a), 제1 보드(100a) 상에 적층된 복수의 제2 보드(200a), 및 복수의 제1 기판 간 커넥터(410)를 포함할 수 있다. 복수의 제2 보드(200a)는 각각, 2개 이상의 제2 DUT(21)가 실장되는 실장 영역들을 포함할 수 있다.
복수의 제2 보드(200a)는 각각, 제2 테스트 기판(210), 제2 테스트 기판(210) 상에 탑재된 복수의 제2 소켓(220), 및 디커플링 커패시터(250)를 포함할 수 있다. 제2 테스트 기판(210) 상에는 2개의 제2 소켓(220)이 탑재될 수도 있고, 또는 3개 이상의 제2 소켓(220)이 탑재될 수도 있다. 예시적인 실시예들에서, 복수의 제2 소켓(220)은 제2 테스트 기판(210) 상에 2개 이상의 행(row) 및 2개 이상의 열(column)로 배열될 수 있다.
복수의 제2 소켓(220) 각각에는 하나의 제2 DUT(21)가 탑재되므로, 하나의 제2 보드(200a)에 실장 가능한 제2 DUT(21)의 개수는 하나의 제2 보드(200a)에 포함된 제2 소켓(220)의 개수와 동일하며, 제2 보드(200a)에 실장된 복수의 제2 DUT(21)의 배열은 복수의 제2 소켓(220)의 배열에 대응될 수 있다.
예시적인 실시예들에서, 하나의 제2 보드(200a)에 실장된 제2 DUT(21)의 개수는, 하나의 제2 보드(200a)에 중첩된(또는 덮인) 제1 보드(100a)의 일부 영역 내에 있는 제1 DUT(11)의 개수와 같을 수 있다. 바꿔 말해서, 하나의 제2 보드(200a) 상에 실장된 제2 소켓(220)의 개수는, 하나의 제2 보드(200a)에 중첩된(또는 덮인) 제1 보드(100a)의 일부 영역 내에 있는 제1 소켓(120)의 개수와 같을 수 있다.
예시적인 실시예들에서, 테스트 보드(10b)는 평면적 관점에서 복수의 검사 블록으로 구획될 수 있고, 각 검사 블록은 적어도 하나의 제2 보드(200a) 및 적어도 하나의 제2 보드(200a)에 덮인 제1 보드(100a)의 일부분을 포함할 수 있다. 예를 들어, 각 검사 블록이 하나의 제2 보드(200a)를 포함하는 경우, 테스트 보드(10b)는 복수의 제2 보드(200a)의 개수에 대응된 수로 구획된 검사 블록들을 포함할 수 있다.
예를 들어, 각 검사 블록이 하나의 제2 보드(200a)를 포함하는 경우, 각 검사 블록은 하나의 제2 보드(200a)에 실장된 복수의 제2 DUT(21)와, 하나의 제2 보드(200a)에 덮인 제1 보드(100a)의 일부 영역 내에 있는 복수의 제1 DUT(11)를 포함할 수 있다. 이 때, 각 검사 블록 내에 있는 복수의 제1 DUT(11) 및 복수의 제2 DUT(21)는 신호 전송 경로를 통해 병렬 연결될 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 테스트 보드(10c)를 나타내는 단면도이다. 이하에서, 도 6 내지 도 8을 참조하여 설명된 테스트 보드(10a)와의 차이점을 중심으로, 도 10에 도시된 테스트 보드(10c)에 대해 설명한다.
도 10을 참조하면, 테스트 보드(10c)는 제1 보드(100a), 제1 보드(100a) 아래에 적층된 복수의 제2 보드(200), 및 복수의 제1 기판 간 커넥터(410)를 포함할 수 있다. 복수의 제2 보드(200)는 각각, 제2 테스트 기판(210), 제2 테스트 기판(210) 상에 탑재된 제2 소켓(220), 및 디커플링 커패시터(250)를 포함할 수 있다.
제1 테스트 기판(110)이 서로 반대된 상면 및 하면을 가질 때, 제1 DUT(11)가 탑재된 제1 소켓(120)은 제1 테스트 기판(110)의 상면 상에 배치되고, 복수의 제2 테스트 기판(210)은 복수의 제1 기판 간 커넥터(410)를 통해 제1 테스트 기판(110)의 하면 상에 적층될 수 있다. 복수의 제2 테스트 기판(210)은 제1 테스트 기판(110)의 하면 상에서 수평 방향(X방향 및/또는 Y방향)으로 상호 이격될 수 있다.
복수의 제2 보드(200)는 복수의 제1 소켓(120)과 수직 방향(Z방향)으로 중첩되도록 위치될 수 있다. 복수의 제2 보드(200)에 포함된 복수의 제2 소켓(220)의 위치들은 복수의 제1 소켓(120)의 위치들과 수직 방향(Z방향)으로 중첩될 수 있다. 이 경우, 복수의 제2 보드(200)의 배열은 복수의 제1 소켓(120)의 배열과 실질적으로 동일할 수 있다. 예를 들어, 복수의 제2 보드(200)는 제1 테스트 기판(110)의 하면 상에 2차원 어레이 형태로 배열될 수 있다.
도 10에 도시된 바와 같이, 복수의 제2 보드(200)는 각각, 제2 테스트 기판(210), 및 제2 테스트 기판(210) 상에 탑재된 하나의 제2 소켓(220)을 포함할 수 있다. 이 경우, 복수의 제2 보드(200) 각각에는 하나의 제2 DUT(21)가 실장될 수 있다.
또는, 다른 예시적인 실시예들에서, 복수의 제2 보드(200)는 각각, 제2 테스트 기판(210), 및 제2 테스트 기판(210) 상에 탑재된 2개 이상의 제2 소켓(220)을 포함할 수도 있다. 이 경우, 복수의 제2 보드(200) 각각에는 2개 이상의 제2 DUT(21)가 실장될 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 테스트 보드(10d)를 나타내는 단면도이다.
도 11에 도시된 테스트 보드(10d)는 복수의 제3 보드(300)를 더 포함한다는 점을 제외하고는, 도 6 내지 도 8을 참조하여 설명된 테스트 보드(10a)와 실질적으로 동일 또는 유사할 수 있다. 이하에서, 도 6 내지 도 8을 참조하여 설명된 테스트 보드(10a)와의 차이점을 중심으로, 도 11에 도시된 테스트 보드(10d)에 대해 설명한다.
도 11을 참조하면, 테스트 보드(10d)는 제1 보드(100a), 제1 보드(100a) 상에 적층된 복수의 제2 보드(200), 복수의 제1 기판 간 커넥터(410), 제2 보드(200) 상에 적층된 복수의 제3 보드(300), 및 복수의 제2 기판 간 커넥터(420)를 포함할 수 있다. 복수의 제3 보드(300)는 복수의 제2 기판 간 커넥터(420)를 통해 복수의 제2 보드(200) 상에 적층될 수 있다. 복수의 제3 보드(300) 각각에는, 적어도 하나의 제3 DUT(31)가 실장될 수 있다.
복수의 제3 보드(300)는 각각, 제3 테스트 기판(310), 제3 DUT(31)가 탑재된 제3 소켓(320), 및 제3 테스트 기판(310) 상에 실장된 디커플링 커패시터(350)를 포함할 수 있다.
제3 테스트 기판(310)은 대략 평판 형태를 가질 수 있다. 제3 테스트 기판(310) 상에는 적어도 하나의 제3 DUT(31)가 배치될 수 있다. 제3 테스트 기판(310)은 제2 기판 간 커넥터(420)를 통해 제2 테스트 기판(210)에 전기적으로 연결될 수 있다. 제3 테스트 기판(310)은 제2 테스트 기판(210) 상에 배치된 제2 소켓(220)을 덮도록 제2 테스트 기판(210) 상에 적층될 수 있다.
제3 테스트 기판(310)은 PCB를 포함할 수 있다. 좀 더 구체적으로, 제3 테스트 기판(310)은 절연 물질로 형성된 기판 베이스와, 도전성 물질로 형성되며 기판 베이스 내에 마련된 제3 배선 패턴을 포함할 수 있다.
제3 소켓(320)은 제3 테스트 기판(310) 상에 탑재될 수 있다. 제3 소켓(320)은 제3 DUT(31)를 수용하며, 제3 DUT(31)를 지지할 수 있다. 제3 DUT(31)는 제3 소켓(320)에 분리 가능하게 탑재될 수 있다. 제3 소켓(320)은 제3 DUT(31)와 제3 테스트 기판(310) 사이를 전기적으로 연결할 수 있다. 제3 소켓(320)은 제3 DUT(31)의 제3 연결 핀(31P)과 제3 테스트 기판(310)의 배선 패턴 사이를 전기적으로 연결하도록 구성된 제3 소켓 핀(321)을 포함할 수 있다. 제3 소켓(320)은 제3 DUT(31)에 해당하는 반도체 장치를 탑재하기에 적합한 구조를 가질 수 있다. 상기 제3 DUT에 해당하는 반도체 장치는 상기 제1 DUT에 해당하는 반도체 장치와 실질적으로 동일 또는 유사한 구조를 가질 수 있으며, 제3 소켓(320)의 구조는 제1 소켓(120)의 구조와 실질적으로 동일 또는 유사할 수 있다.
복수의 제2 기판 간 커넥터(420)는 각각, 제1 기판 간 커넥터(410)와 유사하게, 서로 분리 가능하게 결합된 하부 커넥터와 상부 커넥터를 포함할 수 있다. 제2 기판 간 커넥터(420)의 하부 커넥터는 제2 테스트 기판(210)에 결합되고, 제2 기판 간 커넥터의 상부 커넥터는 제3 테스트 기판(310)에 결합될 수 있다. 제2 기판 간 커넥터(420)의 하부 커넥터와 상부 커넥터의 분리 시, 제3 보드(300)는 제2 보드(200)로부터 분리될 수 있다. 제2 기판 간 커넥터(420)의 하부 커넥터와 상부 커넥터의 체결 시, 제3 보드(300)는 제2 보드(200)에 체결될 수 있다.
테스트 보드(10d)에 실장된 제1 DUT(11), 제2 DUT(21), 및 제3 DUT(31)에 대한 테스트를 수행하기 위하여, 외부의 테스터(1100)로부터 제공된 테스트 신호가 테스트 보드(10d)를 통해 제1 DUT(11), 제2 DUT(21), 및 제3 DUT(31)에 실질적으로 동일한 시기에 제공될 수 있다.
예시적인 실시예들에서, 제1 DUT(11)의 제1 연결 핀(11P), 제2 DUT(21)의 제2 연결 핀(21P), 및 제3 DUT(31)의 제3 연결 핀(31P)은 동일한 속성을 가지는 핀으로서, 테스트가 진행되는 동안 테스트 보드(10d)를 통해 동일한 종류의 테스트 신호를 인가받도록 구성될 수 있다. 예를 들어, 제1 DUT(11)의 제1 연결 핀(11P), 제2 DUT(21)의 제2 연결 핀(21P), 및 제3 DUT(31)의 제3 연결 핀(31P)은 어드레스 신호, 데이터 신호 및 커맨드 신호 중 어느 하나에 해당하는 신호를 인가받도록 구성된 동일 속성의 핀일 수 있다. 예를 들어, 제1 DUT(11)의 제1 연결 핀(11P), 제2 DUT(21)의 제2 연결 핀(21P), 및 제3 DUT(31)의 제3 연결 핀(31P)은 전원 신호 및 접지 신호 중 어느 하나에 해당하는 신호를 인가받도록 구성된 동일 속성의 핀일 수 있다.
제1 DUT(11)의 제1 연결 핀(11P), 제2 DUT(21)의 제2 연결 핀(21P), 및 제3 DUT(31)의 제3 연결 핀(31P)은 테스트 보드(10d) 내에 마련된 신호 전송 경로를 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 DUT(11)의 제1 연결 핀(11P) 및 제2 DUT(21)의 제2 연결 핀(21P)은 제1 소켓(120)의 제1 소켓 핀(121), 제1 테스트 기판(110)의 제1 배선 패턴(도 2의 111), 제1 기판 간 커넥터(410), 제2 테스트 기판(210)의 제2 배선 패턴(도 2의 211), 및 제2 소켓(220)의 제2 소켓 핀(221)을 경유하는 신호 전송 경로를 통해 전기적으로 연결될 수 있다. 예를 들어, 제1 DUT(11)의 제1 연결 핀(11P) 및 제3 DUT(31)의 제3 연결 핀(31P)은 제1 소켓(120)의 제1 소켓 핀(121), 제1 테스트 기판(110)의 제1 배선 패턴(111), 제1 기판 간 커넥터(410), 제2 테스트 기판(210)의 제2 배선 패턴(211), 제2 기판 간 커넥터(420), 제3 테스트 기판(310)의 배선 패턴 및 제3 소켓(320)의 제3 소켓(320)을 경유하는 신호 전송 경로를 통해 전기적으로 연결될 수 있다. 예를 들어, 제2 DUT(21)의 제2 연결 핀(21P) 및 제3 DUT(31)의 제3 연결 핀(31P)은 제2 소켓(220)의 제2 소켓 핀(221), 제2 테스트 기판(210)의 제2 배선 패턴(211), 제2 기판 간 커넥터(420), 제3 테스트 기판(310)의 배선 패턴 및 제3 소켓(320)의 제3 소켓(320)을 경유하는 신호 전송 경로를 통해 전기적으로 연결될 수 있다.
한편, 도 11에서는 테스트 보드(10d)가 제1 보드(100a) 위로 제2 보드(200) 및 제3 보드(300)가 순차적으로 적층되어 전체적으로 3층 적층 구조를 가지는 것으로 예시되었다. 다른 예시적인 실시예들에서, 테스트 보드(10d)는 복수의 제3 보드(300) 각각 위로 DUT가 실장된 보드가 1개 또는 2개 이상 더 적층되어, 전체적으로 4층 이상의 층수로 적층된 적층 구조를 가질 수도 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 테스트 장치(1000b)를 나타내는 사시도이다.
도 12를 참조하면, 테스트 장치(1000b)는 테스터(1100), 테스트 챔버(1200), 및 테스트 챔버(1200) 내에 장착된 테스트 보드(10a)를 포함할 수 있다.
테스터(1100)는 테스트 프로그램을 저장하고, 테스트 명령을 수행하며, 테스트 결과를 판단할 수 있다. 테스터(1100)는 테스트 보드(10a)로 인가되는 테스트 신호를 생성할 수 있다.
테스터(1100)는 자동 테스트 장치(automatic test equipment, ATE)를 포함할 수 있다. 상기 자동 테스트 장치는 내부에 설치된 하드웨어 구성 요소를 제어하기 위한 프로세서와 내부의 하드웨어 구성 요소들을 포함할 수 있다. 여기서, 내부 하드웨어 구성 요소는 프로그래머블 전원(programmable power supply), 직류 파라미터 측정 유닛(DC parameter measurement unit), 알고리즘 패턴 발생기(algorithmic pattern generator), 타이밍 발생기(timing generator), 파형 정형기(wave sharp formatter), 드라이브 채널, 입출력 채널 및 전원 채널 등을 포함할 수 있다. 자동 테스트 장치는 프로세서에서 작동되는 테스트 프로그램에 의해 하드웨어적 구성요소들이 서로 신호를 주고 받으며 테스트 보드(10a)에 실장된 DUT들에 대한 전기적 성능을 테스트할 수 있다.
테스트 챔버(1200)에는 복수의 테스트 보드(10a)가 장착되는 내부 공간을 제공할 수 있으며, 테스터(1100)에 연결될 수 있다. 복수의 테스트 보드(10a) 각각의 외부 커넥터(160)는 테스트 챔버(1200)의 인터페이스 소켓에 연결될 수 있다. 복수의 테스트 보드(10a)가 테스트 챔버(1200)에 장착된 상태에서, 테스터(1100)에서 제공된 테스트 신호가 테스트 보드(10a)를 통해 DUT들에 인가되어, DUT들에 대한 테스트를 수행할 수 있다.
예시적인 실시예들에서, 테스트 장치(1000b)는 번인 테스트를 수행할 수 있다. 예를 들어, DUT에 대한 번인 테스트는 테스트 챔버(1200)에 설정된 온도에 따라, 상온 조건, 저온 조건, 고온 조건 등에서 수행될 수 있다. 또한, DUT에 대한 번인 테스트는 테스트 챔버(1200)에 설정된 습도에 따라, 건조한 조건, 다습한 조건 등에서 수행될 수 있다. 즉, 테스터(1100)의 명령에 따라, 테스트 챔버(1200)는 온도 및/또는 습도 환경을 다양하게 조절할 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 테스트 장치를 이용한 반도체 장치의 테스트 방법, 및 상기 테스트 방법을 포함하는 반도체 장치의 제조 방법을 나타내는 흐름도이다.
이하에서, 도 6 내지 도 8, 도 12 및 도 13을 참조하여, 본 발명의 예시적인 실시예들에 따른 반도체 장치의 테스트 방법을 포함하는 반도체 장치의 제조 방법(S10)을 설명한다.
도 13을 참조하면, 반도체 장치의 제조 방법(S10)은 후술하는 제1 내지 제7 단계(S110 내지 S170)를 포함할 수 있다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 단계는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 단계가 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
먼저, 반도체 장치를 제조하는 제1 단계(S110)가 수행된다. 반도체 장치를 제조하는 과정을 구체적으로 살펴보면, 우선 반도체 웨이퍼를 준비하여 반도체 소자를 제조한다. 상기 반도체 소자는 예를 들어, 시스템 LSI, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다.
상기 제1 단계(S110)는 상기 반도체 웨이퍼에 도전 영역 및 활성 영역을 한정하는 소자 분리 구조를 형성하는 것을 포함할 수 있다. 소자 분리 구조에 의하여 한정되는 활성 영역을 가지는 상기 반도체 웨이퍼에 다양한 종류의 개별 소자를 포함하는 반도체 소자를 형성한다. 상기 개별 소자는 다양한 미세 전자 소자, 예를 들어, CMOS 트랜지스터와 같은 MOSFET, CIS와 같은 이미지 센서, 시스템 LSI, MEMS, 능동 소자, 수동 소자 등을 포함할 수 있다.
상기 개별 소자는 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 개별 소자 중 적어도 2개, 상기 개별 소자와 상기 도전 영역을 전기적으로 연결하는 도전성 배선, 및/또는 도전성 플러그를 포함할 수 있다. 상기 개별 소자 각각은 절연막에 의하여 이웃하는 다른 개별 소자와 전기적으로 분리될 수 있다. 상기 반도체 소자는 상기 개별 소자를 구동시키기 위한 다양한 회로 요소를 포함할 수 있다. 또한, 상기 반도체 소자는 상기 개별 소자 및 상기 회로 요소를 전기적으로 연결하는 금속 배선, 금속 비아, 및/또는 금속간 절연막을 포함할 수 있다.
상기 반도체 웨이퍼에 복수의 반도체 소자를 형성한 후, 개별 반도체 소자를 분리 및 패키징하여 반도체 장치를 형성한다. 반도체 장치는 테스트 보드(10a)의 제1 테스트 기판(110) 및/또는 제2 테스트 기판(210)에 연결되는 연결 핀을 가질 수 있다.
반도체 장치는 복수의 반도체 소자, 즉, 복수의 반도체 다이를 포함하는 반도체 패키지일 수 있다. 일부 실시예들에서, 반도체 장치는 복수의 동종인 반도체 다이를 포함할 수 있다. 또는, 반도체 장치는 복수의 이종인 반도체 다이를 포함할 수도 있다.
일부 실시예들에서, 반도체 장치는 반도체 패키지를 포함할 수 있다. 예를 들어, 반도체 장치는 PoP(Package on Package), Chip scale package(CSP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP)와 같은 반도체 패키지일 수 있다.
복수의 반도체 장치에 대하여, 테스트를 수행하는 제2 단계(S120)가 수행된다. 복수의 반도체 장치에 대한 테스트는 예를 들어, 번인 테스트, DC 테스트, AC 테스트, 또는 기능 테스트를 포함할 수 있다.
복수의 반도체 장치에 대한 테스트를 진행하기 위하여, 복수의 반도체 장치를 테스트 보드(10a)에 실장한다. 구체적으로, 복수의 반도체 장치의 일부는 제1 보드(100a) 상에 탑재되며, 복수의 반도체 장치의 다른 일부는 제2 보드(200) 상에 탑재될 수 있다. S120 단계에서, 테스터(1100)로부터 제공된 테스트 신호는 외부 커넥터(160)를 통해 테스트 보드(10a)에 제공되며, 테스트 보드(10a) 내에 마련된 신호 전송 경로를 통해 제1 보드(100a) 상에 실장된 제1 DUT들(11) 및 제2 보드(200) 상에 실장된 제2 DUT들(21)에 제공될 수 있다. 제1 DUT들(11) 및 제2 DUT들(21)에 대한 테스트는 동시에 진행되며, 제1 DUT들(11) 및 제2 DUT들(21)에 대한 테스트 결과는 테스터(1100)로 송신될 수 있다.
테스트 결과가 통과인지를 확인하는 제3 단계(S130)가 수행된다. 상기 테스트를 통과(S130, Y)한 반도체 장치는 출하되어 시장에 공급되는 제4 단계(S140)로 종료된다. 즉, 테스트를 통과(S130, Y)한 반도체 장치는 테스트 보드(10a)로부터 분리된 후, 시장에 공급될 수 있다. 반면, 테스트를 실패(S130, N)한 반도체 장치는 판단 과정을 거치는 제5 단계(S150)로 넘어간다. 테스트를 실패(S130, N)한 반도체 장치는 재테스트의 수행 여부 또는 수리 여부를 판단받게 된다.
이러한 판단은 테스트 결과를 분석하여 이루어질 수 있다. 예를 들어, 테스트 보드(10a)의 불량이 의심되거나, 테스트 결과가 명확하지 않은 경우, 재테스트를 수행할 수 있다. 상기 재테스트를 수행하는 경우, 필요에 따라 테스트 보드(10a) 내의 부품을 교체할 수 있다.
또는, 테스트 결과가 수리 가능한 것으로 판단되면, 반도체 장치에 대한 수리를 실시하는 제6 단계(S160)를 거쳐, 재테스트를 수행할 수 있다. 반면, 수리 불가능한 것으로 판단된 반도체 장치 또는 재테스트에서도 테스트를 실패한 반도체 장치는 폐기되는 제7 단계(S170)로 종료된다.
본 발명의 예시적인 실시예들에 의하면, 테스트 보드(10a)에 3차원 배열로 배치된 DUT들에 대한 테스트를 동시에 수행할 수 있으므로, 테스트 공정의 생산성 및 테스트 공정을 포함하는 반도체 장치 제조 공정의 생산성을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 테스트 보드 100: 제1 보드
110: 제1 테스트 기판 120: 제1 소켓
160: 외부 커넥터 200: 제2 보드
210: 제2 테스트 기판 220: 제2 소켓
410: 제1 기판 간 커넥터 1000: 테스트 장치
1100: 테스터 1200: 테스트 챔버

Claims (20)

  1. 복수의 제1 피검사 장치(Device Under Test, DUT)가 실장된 제1 보드;
    상기 제1 보드 상에 배치된 복수의 제1 기판 간 커넥터; 및
    상기 복수의 제1 기판 간 커넥터를 통해 상기 제1 보드 상에 적층되고, 각각 제2 DUT가 실장된 복수의 제2 보드;
    를 포함하는 반도체 장치 테스트용 테스트 보드.
  2. 제 1 항에 있어서,
    상기 복수의 제2 보드의 개수는 상기 제1 보드 상에 실장된 상기 복수의 제1 DUT의 개수와 동일한 테스트 보드.
  3. 제 1 항에 있어서,
    상기 제1 보드는 상기 복수의 제1 DUT를 수용하는 복수의 제1 소켓 및 상기 복수의 제1 소켓에 연결된 제1 테스트 기판을 포함하고,
    상기 복수의 제2 보드는 각각, 상기 제2 DUT를 수용하는 제2 소켓 및 상기 제2 소켓에 연결된 제2 테스트 기판을 포함하는 테스트 보드.
  4. 제 3 항에 있어서,
    상기 복수의 제2 보드는 각각, 상기 제2 테스트 기판 상에 실장된 디커플링 커패시터를 더 포함하는 테스트 보드.
  5. 제 1 항에 있어서,
    상기 제1 보드는 상기 복수의 제1 DUT 중 어느 하나와 상기 복수의 제1 기판 간 커넥터 중 어느 하나 사이를 전기적으로 연결하는 제1 배선 패턴을 포함하고,
    상기 복수의 제2 보드 중 어느 하나는 상기 제2 DUT와 상기 복수의 제1 기판 간 커넥터 중 어느 하나를 전기적으로 연결하는 제2 배선 패턴을 포함하는 테스트 보드.
  6. 제 1 항에 있어서,
    상기 복수의 제1 기판 간 커넥터는 각각,
    상기 제1 보드에 결합된 제1 하부 커넥터; 및
    상기 복수의 제2 보드 중 어느 하나에 결합되고, 상기 제1 하부 커넥터에 분리 가능하게 결합된 제1 상부 커넥터;
    를 포함하는 테스트 보드.
  7. 제 1 항에 있어서,
    상기 복수의 제2 보드는 각각 복수의 제2 DUT가 실장되는 복수의 실장 영역을 포함하는 테스트 보드.
  8. 제 1 항에 있어서,
    상기 제1 보드는 상기 복수의 제1 DUT가 실장된 상면 및 상기 상면에 반대된 하면을 포함하는 제1 테스트 기판을 포함하고,
    상기 복수의 제2 보드는 상기 복수의 제1 기판 간 커넥터를 통해 상기 제1 테스트 기판의 상기 하면 상에 적층된 테스트 보드.
  9. 제 1 항에 있어서,
    상기 제1 보드는 상기 복수의 제1 DUT가 실장된 상면 및 상기 상면에 반대된 하면을 포함하는 제1 테스트 기판을 포함하고,
    상기 복수의 제2 보드는 상기 복수의 제1 기판 간 커넥터를 통해 상기 제1 테스트 기판의 상기 상면 상에 적층된 테스트 보드.
  10. 제 9 항에 있어서,
    상기 복수의 제2 보드 상에 배치된 복수의 제2 기판 간 커넥터; 및
    상기 복수의 제2 기판 간 커넥터를 통해 상기 복수의 제2 보드 상에 적층된 복수의 제3 보드;
    를 더 포함하고,
    상기 복수의 제3 보드는 각각,
    제3 테스트 기판;
    상기 제3 테스트 기판에 연결되고, 제3 DUT를 수용하는 제3 소켓; 및
    상기 제3 테스트 기판 상에 실장된 디커플링 커패시터;
    를 포함하는 테스트 보드.
  11. 제 1 항에 있어서,
    상기 복수의 제1 기판 간 커넥터는 각각, 평면적 관점에서 절곡된 형태를 가지는 테스트 보드.
  12. 테스트 챔버;
    상기 테스트 챔버 내에 탑재되고, 반도체 장치들이 피검사 장치(Device Under Test, DUT)로서 실장된 테스트 보드; 및
    상기 테스트 보드로 테스트 신호를 인가하도록 구성된 테스터;
    를 포함하고,
    상기 테스트 보드는,
    복수의 제1 DUT가 실장된 제1 보드;
    상기 제1 보드 상에 적층되고, 제2 DUT가 실장된 제2 보드; 및
    상기 제1 보드와 상기 제2 보드 사이를 전기적으로 연결하는 제1 기판 간 커넥터;
    를 포함하는 테스트 장치.
  13. 제 12 항에 있어서,
    상기 제1 보드는,
    제1 배선 패턴을 포함하는 제1 테스트 기판;
    상기 복수의 제1 DUT를 수용하고, 상기 복수의 제1 DUT와 상기 제1 테스트 기판의 상기 제1 배선 패턴 사이를 전기적으로 연결하도록 구성된 복수의 제1 소켓; 및
    상기 제1 보드의 일 가장자리에 배치되어, 상기 테스터와 상기 제1 테스트 기판 사이를 전기적으로 연결하는 외부 커넥터;
    을 포함하고,
    상기 제2 보드는,
    제2 배선 패턴을 포함하는 제2 테스트 기판; 및
    상기 제2 DUT를 수용하고, 상기 제2 DUT와 상기 제2 테스트 기판의 상기 제2 배선 패턴 사이를 전기적으로 연결하도록 구성된 제2 소켓;
    을 포함하는 테스트 장치.
  14. 제 13 항에 있어서,
    상기 복수의 제1 DUT 중 적어도 하나의 DUT는 상기 제1 테스트 기판의 상기 제1 배선 패턴, 상기 제1 기판 간 커넥터, 및 상기 제2 테스트 기판의 상기 제2 배선 패턴을 통해, 상기 제2 소켓에 수용된 상기 제2 DUT에 전기적으로 연결된 테스트 장치.
  15. 제 14 항에 있어서,
    상기 복수의 제1 DUT 중 상기 적어도 하나의 DUT 및 상기 제2 DUT는 상기 제1 테스트 기판의 상기 제1 배선 패턴, 상기 제1 기판 간 커넥터, 및 상기 제2 테스트 기판의 상기 제2 배선 패턴을 통해, 어드레스(address) 신호, 데이터(data) 신호 및 커맨드(command) 신호 중 어느 하나에 해당하는 테스트 신호를 동시에 인가받도록 구성된 테스트 장치.
  16. 제 12 항에 있어서,
    상기 제1 보드는,
    제1 배선 패턴을 포함하는 제1 테스트 기판; 및
    상기 복수의 제1 DUT를 수용하고, 상기 복수의 제1 DUT와 상기 제1 테스트 기판의 상기 제1 배선 패턴 사이를 전기적으로 연결하도록 구성된 복수의 제1 소켓;
    을 포함하고,
    상기 제2 보드는,
    제2 배선 패턴을 포함하는 제2 테스트 기판; 및
    상기 제2 테스트 기판 상에 연결되고, 각각 상기 제2 DUT를 수용하는 복수의 제2 소켓;
    을 포함하는 테스트 장치.
  17. 제 16 항에 있어서,
    상기 제2 보드에 덮인 상기 제1 보드의 일부 영역 내에 있는 제1 소켓의 개수는, 상기 제2 보드에 포함된 상기 복수의 제2 소켓의 개수와 동일한 테스트 장치.
  18. 제 12 항에 있어서,
    상기 테스트 보드는,
    상기 제2 보드 상에 적층되고, 제3 DUT가 실장된 제3 보드; 및
    상기 제2 보드와 상기 제3 보드 사이를 전기적으로 연결하는 제2 기판 간 커넥터;
    를 더 포함하는 테스트 장치.
  19. 제 18 항에 있어서,
    상기 제3 보드는,
    상기 제3 DUT를 수용하는 제3 소켓;
    상기 제3 소켓에 연결된 제3 테스트 기판; 및
    상기 제3 테스트 기판 상에 실장된 디커플링 커패시터;
    를 포함하는 테스트 장치.
  20. 테스트 챔버;
    상기 테스트 챔버 내에 탑재되고, 반도체 장치들이 피검사 장치(Device Under Test, DUT)로서 실장된 테스트 보드; 및
    상기 테스트 보드로 테스트 신호를 인가하도록 구성된 테스터;
    를 포함하고,
    상기 테스트 보드는,
    제1 테스트 기판, 상기 제1 테스트 기판 상에 연결되고 각각 제1 DUT가 탑재된 복수의 제1 소켓, 및 상기 제1 테스트 기판에 연결된 외부 커넥터를 포함하는 제1 보드;
    상기 제1 보드 상에 적층된 복수의 제2 보드로서, 각각 제2 테스트 기판, 상기 제2 테스트 기판에 연결되고 제2 DUT가 탑재된 제2 소켓, 및 상기 제2 테스트 기판 상에 실장된 디커플링 커패시터를 포함하는 복수의 제2 보드; 및
    상기 제1 보드와 상기 복수의 제2 보드 사이를 전기적으로 연결하도록 구성된 복수의 기판 간 커넥터로서, 각각 상기 제1 테스트 기판에 결합된 하부 커넥터 및 상기 제2 테스트 기판에 결합된 상부 커넥터를 포함하는 복수의 기판 간 커넥터;
    를 포함하고,
    상기 제1 테스트 기판은, 제1 도전층, 상기 하부 커넥터에 연결된 제1 접속 패드, 상기 제1 도전층과 상기 제1 접속 패드 사이를 연결하는 제1 도전성 비아, 상기 복수의 제1 소켓 중 어느 하나의 소켓 핀에 연결된 제2 접속 패드, 및 상기 제1 도전층과 상기 제2 접속 패드 사이를 연결하는 제2 도전성 비아를 포함하고,
    상기 제2 테스트 기판은, 제2 도전층, 상기 상부 커넥터에 연결된 제3 접속 패드, 상기 제2 도전층과 상기 제3 접속 패드 사이를 연결하는 제3 도전성 비아, 상기 제2 소켓의 소켓 핀에 연결된 제4 접속 패드, 및 상기 제2 도전층과 상기 제4 접속 패드 사이를 연결하는 제4 도전성 비아를 포함하는 테스트 장치.
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