KR20200136697A

KR20200136697A - 반도체 장치에 대한 테스트 보드 및 테스트 시스템

Info

Publication number: KR20200136697A
Application number: KR1020190062588A
Authority: KR
Inventors: 윤주성; 권순일; 최지현
Original assignee: 삼성전자주식회사
Priority date: 2019-05-28
Filing date: 2019-05-28
Publication date: 2020-12-08
Also published as: US20200379035A1; US11536766B2

Abstract

본 발명의 기술적 사상에 따른 테스트 보드는, 보드 기판, 보드 기판의 일측에 배치되는 커넥터, 보드 기판에 연결되며 반도체 장치가 피시험장치(Device Under Test, DUT)로서 장착되는 복수의 DUT 보드, 및 복수의 DUT 보드에 연결되는 복수의 DC-DC 컨버터를 포함하고, 복수의 DC-DC 컨버터는 테스트 설비로부터 커넥터를 통해 공급되는 입력 전압을, 대응하는 복수의 DUT 보드의 반도체 장치에 서로 실질적으로 동일한 동작 전압으로 제공한다.

Description

반도체 장치에 대한 테스트 보드 및 테스트 시스템{Test board and test system for semiconductor package}

본 발명의 기술적 사상은 반도체 장치에 대한 테스트 보드 및 테스트 시스템에 관한 것으로서, 더욱 상세하게는, 복수의 반도체 장치가 피시험장치(Device Under Test, DUT)로서 장착되는 테스트 보드 및 테스트 시스템에 관한 것이다.

전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 제품은 더욱 소형화, 고기능화, 및 대용량화되고 있다. 이에 따라, 전자 제품에 포함되는 반도체 장치에 대한 테스트 또한 복잡해지고 있다. 예를 들어, 테스트 환경에서 수십 또는 수백 개의 반도체 장치가 피시험장치(DUT)로서 동시에 테스트될 수 있다. 이를 위해, 여러 가지 테스트 환경을 충족시킬 수 있는 테스트 보드 및 테스트 시스템이 요구되는 실정이다.

본 발명의 기술적 사상이 해결하고자 하는 과제는, 복수의 반도체 장치를 피시험장치(DUT)로서 동시에 효율적으로 테스트할 수 있는, 반도체 장치에 대한 테스트 보드 및 테스트 시스템을 제공하는 것이다.

본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 기술적 사상에 따른 테스트 보드는, 보드 기판; 상기 보드 기판의 일측에 배치되는 커넥터; 상기 보드 기판에 연결되며, 반도체 장치가 피시험장치(Device Under Test, DUT)로서 장착되는 복수의 DUT 보드; 및 상기 복수의 DUT 보드에 연결되는 복수의 DC-DC 컨버터;를 포함하고, 상기 복수의 DC-DC 컨버터는, 테스트 설비로부터 상기 커넥터를 통해 공급되는 입력 전압을, 대응하는 상기 복수의 DUT 보드의 반도체 장치에 서로 실질적으로 동일한 동작 전압으로 제공한다.

본 발명의 기술적 사상에 따른 테스트 보드는, 일측에 커넥터가 배치되고, 상기 커넥터와 연결되는 전송 선로가 배치되는 기판 베이스를 구비하는 보드 기판; 상기 기판 베이스의 상면 상에 상기 전송 선로를 따라 배치되며, 반도체 장치가 피시험장치로서 장착되는 복수의 DUT 보드; 테스트 설비로부터 상기 전송 선로로 공급되는 입력 전압을 상기 반도체 장치의 동작 전압으로 변경하여, 상기 복수의 DUT 보드의 반도체 장치에 제공하는 복수의 DC-DC 컨버터; 및 상기 기판 베이스의 상면 상에 배치되며, 상기 복수의 DC-DC 컨버터를 제어하는 테스트 제어부;를 포함한다.

본 발명의 기술적 사상에 따른 테스트 시스템은, 테스트 챔버를 포함하는 테스트 설비; 및 상기 테스트 챔버에 배치되며, 상기 테스트 설비로부터 입력 전압을 공급받는 복수의 테스트 보드;를 포함하고, 상기 복수의 테스트 보드 각각은, 보드 기판; 상기 보드 기판의 일측에 배치되는 커넥터; 상기 보드 기판에 연결되며, 반도체 장치가 피시험장치로서 장착되는 복수의 DUT 보드; 및 상기 복수의 DUT 보드에 연결되는 복수의 DC-DC 컨버터;를 포함하고, 상기 복수의 DC-DC 컨버터는, 상기 테스트 설비로부터 상기 커넥터를 통해 공급되는 상기 입력 전압을, 대응하는 상기 복수의 DUT 보드의 반도체 장치에 서로 실질적으로 동일한 동작 전압으로 제공하고, 상기 복수의 DUT 보드의 반도체 장치로 제공되는 테스트 입력을 생성하고, 상기 반도체 장치로부터의 테스트 출력에 기반하여, 상기 반도체 장치의 불량 여부를 판단한다.

본 발명의 기술적 사상에 따르면, DC-DC 컨버터를 이용하여 테스트 시스템에서 공급되는 테스트 전력을 피시험장치(DUT)에 손실 없이 사용할 수 있고, DUT 보드들의 DUT 중 일부에 과전류가 흐르는 경우라도 나머지 DUT 보드들의 DUT에는 서로 실질적으로 동일한 동작 전압을 일정하게 제공할 수 있어, 테스트 효율을 높일 수 있다.

도 1a 내지 도 1c는 본 발명의 기술적 사상의 실시예에 따른 테스트 보드를 나타내는 도면들이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시예에 따른 테스트 보드를 나타내는 도면들이다.
도 3a 내지 도 3c는 본 발명의 기술적 사상의 실시예에 따른 테스트 보드를 나타내는 도면들이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 테스트 시스템을 나타내는 사시도이다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 테스트 시스템의 요부를 나타내는 구성도이다.
도 6a 및 도 6b는 테스트 시스템으로부터 피시험장치(DUT)에 제공되는 전력을 나타내는 개략적인 그래프들이다.
도 7은 피시험장치(DUT)인 반도체 장치가 배치되는 반도체 웨이퍼를 나타내는 도면이다.
도 8은 피시험장치(DUT)인 반도체 장치가 메모리 소자로 구현되는 모습을 나타내는 블록도이다.
도 9는 피시험장치(DUT)인 반도체 장치가 반도체 패키지로 구현되는 모습을 나타내는 도면이다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 테스트 시스템의 테스트 방법을 나타내는 흐름도이다.

이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.

도 1a 내지 도 1c는 본 발명의 기술적 사상의 실시예에 따른 테스트 보드를 나타내는 도면들이다.

구체적으로, 도 1a는 테스트 보드(10)의 요부를 나타내는 구성도이고, 도 1b는 테스트 보드(10)를 나타내는 단면도이고, 도 1c는 테스트 보드(10)에 배치된 복수의 DUT 보드(201)에 대한 그룹 설정을 나타내는 구성도이다.

도 1a를 참조하면, 테스트 보드(10)는 보드 기판(100), 상기 보드 기판(100)의 일측에 배치되는 커넥터(101), 상기 보드 기판(100)에 배치되는 테스트 메모리(120) 및 테스트 제어부(130), 상기 보드 기판(100)에 연결되며 반도체 장치(300)가 피시험장치(Device Under Test, DUT)로 장착되는 복수의 DUT 보드(201), 그리고 상기 복수의 DUT 보드(201)에 연결되는 복수의 DC-DC 컨버터(211)를 포함한다.

테스트 보드(10)는 테스트 호스트 영역(110) 및 DUT 보드 장착 영역(140)을 포함할 수 있다. 또한, 테스트 보드(10)는 보드 기판(100)을 포함하고, 상기 보드 기판(100)은 DUT이 장착되는 복수의 DUT 보드(201)를 포함할 수 있다.

커넥터(101)는 보드 기판(100)의 일측에 배치될 수 있고, 포트(103) 및 만입 구조(105)를 포함할 수 있다. 상기 커넥터(101)는 테스트 시스템(1000, 도 4 참조)에 테스트 보드(10)를 물리적으로 연결하기 위한 수단이다. 상기 포트(103)는 복수의 핀을 포함할 수 있고, 테스트 시스템(1000, 도 4 참조)과 연결되는 인터페이스에 기초하여 핀의 개수, 크기, 및 배치가 결정될 수 있다. 상기 복수의 핀은 테스트 시스템(1000, 도 4 참조)에 포함된 소켓에 전기적으로 접속될 수 있다. 상기 만입 구조(105)는 테스트 보드(10)를 테스트 시스템(1000, 도 4 참조)에 안정적으로 장착하고 고정하기 위하여, 상기 커넥터(101)에 적어도 하나가 포함될 수 있다.

테스트 호스트 영역(110)에는 테스트 로직이 배치될 수 있다. 상기 테스트 로직은 FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), AP(Application Processor) 등과 같은 반도체 칩으로 구현될 수 있으며, DUT인 반도체 장치(300)와 병렬(또는 직렬) 통신 방식에 따라 각종 정보를 송수신할 수 있다. 예를 들어, 상기 테스트 로직은, 자일링스(Xilinx), 알테라(Altera) 래티스 세미컨덕터(Lattice Semiconductor), 마이크로세미(Microsemi), 아크로닉스(Achronix), 퀵로직(QuickLogic), 이투비(e2v), 아트멜(Atmel) 등과 같은 FPGA를 이용하여 구성될 수 있으나, 이에 한정되는 것은 아니다.

또한, 상기 테스트 로직은 보드 기판(100)에 배치되거나, 또는 상기 테스트 로직은 보드 기판(100)의 외부에 위치하도록 배치될 수 있다.

일부 실시예들에서, 테스트 호스트 영역(110)에서 복수의 전송 선로(150)를 통해 테스트 입력 신호 및/또는 테스트 전력(이하, 테스트 입력으로 통칭함)을 DUT 보드 장착 영역(140)으로 제공할 수 있으며, DUT 보드 장착 영역(140) 내의 복수의 DUT 보드(201)는 테스트 호스트 영역(110)으로부터 테스트 입력을 병렬로 수신할 수 있다.

상기 테스트 로직은 데이터를 프로세싱할 수 있거나, 또는 명령을 해석하여 실행할 수 있다. 상기 테스트 로직에서 실행되는 테스트 프로그램은 알고리즘 패턴 발생기에 의해 생성된 신호를 테스트 대상인 반도체 장치(300)에 입력하고, 상기 반도체 장치(300)로부터 인가된 신호를 판독하는 것과, 판독된 출력 신호를 예상 패턴과 비교하는 것을 수반하는 테스트를 수행할 수 있다.

한편, 상기 테스트 로직은, 출력 신호가 상기 예상 패턴과 일치하지 않으면, 테스트 대상인 반도체 장치(300)를 결함이 있는 것으로 식별할 수 있다. 예를 들어, 반도체 장치(300)가 메모리 소자인 경우, 테스트 프로그램은, 상기 알고리즘 패턴 발생기에 의해 생성된 데이터를 반도체 장치(300)에 기록하고, 반도체 장치(300)로부터 기록된 데이터를 판독하여, 예상 패턴과 판독 패턴을 서로 비교할 수 있다.

테스트 메모리(120)는 테스트 패턴의 명령어를 저장하거나, 반도체 장치(300)로부터 판독한 데이터 및 상기 테스트 로직에 의하여 수행된 테스트 결과를 저장할 수 있다. 상기 테스트 메모리(120)는 버퍼 및 스토리지로 구성될 수 있다. 예를 들어, 상기 버퍼는 휘발성 메모리로 이루어질 수 있고, 상기 스토리지는 비휘발성 메모리로 이루어질 수 있다. 일부 실시예들에서, 상기 버퍼는 DRAM으로 이루어질 수 있고, 상기 스토리지는 플래시 메모리, SSD(Solid State Drive), 또는 HDD(Hard Disk Drive)로 이루어질 수 있다. 일부 실시예들에서, 상기 버퍼는 신호를 임시로 저장하거나, 반도체 장치(300)로부터 판독한 데이터 및 송신할 테스트 결과를 저장할 수 있다. 상기 스토리지는 테스트 패턴의 명령어를 저장하거나, 테스트 결과를 저장할 수 있다.

테스트 제어부(130)는, 하나 이상의 비트 정보들을 갖는 비트 스트림 및 테스트 전력을 전송 선로(150)를 이용하여, DUT 보드 장착 영역(140) 내의 복수의 DUT 보드(201)로 제공할 수 있다. 특히, 테스트 제어부(130)는, 복수의 DUT 보드(201)로 공급되는 전력이 소정의 수치로 일정하게 유지될 수 있도록, DC-DC 컨버터(211)를 제어할 수 있다. 또한, 상기 테스트 제어부(130)는 전력이 복수의 DUT 보드(201)로 제공되는 타이밍을 제어할 수 있다. 예를 들어, 상기 테스트 제어부(130)는 테스트 환경에서, 전력이 복수의 DUT 보드(201)로 실질적으로 동시에 제공되도록 할 수 있다.

전송 선로(150)는 테스트 호스트 영역(110)으로부터 DUT 보드 장착 영역(140)으로 테스트 입력을 병렬로 제공될 수 있다. 즉, 전송 선로(150)는 테스트 호스트 영역(110)으로부터 복수의 DUT 보드(201) 내의 반도체 장치(300)로 테스트 입력을 병렬로 제공할 수 있다.

전송 선로(150_1 내지 150_M)의 개수는 DUT 보드(201_1 내지 201_N)의 개수와 동일할 수 있다. 또는, 전송 선로(150_1 내지 150_M)의 개수는 DUT 보드(201_1 내지 201_N)의 개수보다 많거나 적을 수 있다. 예를 들어, DUT 보드(201_1 내지 201_N) 각각으로 하나의 테스트 입력이 제공되는 경우에는 전송 선로(150_1 내지 150_M)의 개수는 DUT 보드(201_1 내지 201_N)의 개수와 동일할 수 있다. 그러나 DUT 보드(201_1 내지 201_N)가 복수의 그룹으로 분류되고, 각각의 그룹마다 동일한 테스트 입력이 제공되는 경우에는 전송 선로(150_1 내지 150_M)의 개수는 DUT 보드(201_1 내지 201_N)의 개수보다 적을 수 있다. 또는, DUT 보드(201_1 내지 201_N) 각각이 독립한 인터페이스를 통해 통신하는 복수의 채널을 포함하고, 각각의 채널마다 별도의 테스트 입력이 제공되는 경우에는, 전송 선로(150_1 내지 150_M)의 개수는 DUT 보드(201_1 내지 201_N)의 개수보다 많을 수 있다.

복수의 DUT 보드(201)는 기판 베이스 및 DUT 소켓을 포함할 수 있다. 테스트하고자 하는 DUT, 즉, 반도체 장치(300)의 형태와 종류에 따라, 이를 수용하기 위한 다양한 형태와 종류의 DUT 소켓을 가질 수 있다. 예를 들어, 복수의 DUT 보드(201)는 Ball grid array(BGA), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Ceramic Dual In-Line Package(CERDIP), Plastic MetricQuad Flatpack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), 또는 Thin Quad Flatpack(TQFP)에 대응하는 형태를 가지는 DUT 소켓을 포함하거나, 다양한 형태에 대응할 수 있는 유니버설 DUT 소켓을 포함할 수 있다. 물론, 복수의 DUT 보드(201)에 포함되는 DUT 소켓이, 이에 한정되는 것은 아니다.

DC-DC 컨버터(211)는 복수의 DUT 보드(201) 각각에 포함되도록 배치될 수 있다. 상기 DC-DC 컨버터(211)는 전송 선로(150)를 따라 수신되는 입력 전압(V1, 도 1c 참조)을 변환하여, 반도체 장치(300)에 동작 전압(V2, 도 1c 참조)으로 제공할 수 있다. 예를 들어, 제1 DUT 보드(201_1)를 참조하면, 상기 DC-DC 컨버터(211)는 제1 전송 선로(150_1)로 입력 전압(V1, 도 1c 참조)을 수신하고 이를 변환하며, 동작 전압(V2, 도 1c 참조)을 제1 DUT 보드(201_1)에 배치된 반도체 장치(300)로 제공할 수 있다.

다시 말해, 상기 DC-DC 컨버터(211)는 테스트 제어부(130)로부터 공급되는 전력에 기초하여, 입력 전압(V1, 도 1c 참조)으로부터 동작 전압(V2, 도 1c 참조)으로 변환하여 반도체 장치(300)로 제공한다. 이와 같은 동작에 의하여, 상기 DC-DC 컨버터(211)에서 변환되는 동작 전압(V2, 도 1c 참조)은 타겟 레벨을 추종하게 된다. 일부 실시예들에서, 입력 전압(V1, 도 1c 참조)보다 낮은 타겟 레벨의 동작 전압(V2, 도 1c 참조)을 생성시키기 위하여, 강압용 DC-DC 컨버터(211)가 사용될 수 있다.

반도체 장치(300)의 불량 여부를 판별하는 테스트 공정은 반도체 제조 공정의 다양한 단계에서 수행될 수 있으며, 예를 들어, 웨이퍼 단계의 테스트 및 웨이퍼 단계 이후의 테스트를 포함할 수 있다. 상기 웨이퍼 단계의 테스트는 웨이퍼 단계의 개별 반도체 다이(die)에 대한 테스트에 해당할 수 있다. 또한, 상기 웨이퍼 단계 이후의 테스트는 패키징이 수행되기 전의 반도체 다이에 대한 테스트, 또는 반도체 다이의 패키징이 수행된 반도체 패키지에 대한 테스트일 수 있다.

특히, 번인(burn-in) 테스트는 반도체 장치(300)에 전기적 신호를 인가하고 작동시킬 때, 반도체 장치(300)가 열 스트레스 등에 얼마나 견딜 수 있는 지를 확인하는 테스트 공정이다. 구체적으로, 상기 번인 테스트는, 시간 열화성 결함을 검출하기 위해서, 반도체 장치(300)에 포함되는 집적 회로에 일정한 동작 전압을 인가하고 반복적인 내부 동작을 수행하여 결함이 있는 부분의 열화를 가속화함으로써, 불량 반도체 장치(300)를 미리 검출할 수 있는 테스트 공정이다.

한편, 반도체 장치(300)는 다양한 기능을 수행하는 장치일 수 있으며, 일부 실시예들에서, 반도체 장치(300)는 메모리 셀 어레이를 포함하는 메모리 소자일 수 있다. 예를 들어, 메모리 소자는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory)일 수 있다. 또는, 메모리 소자는 플래시 메모리, MRAM(Magnetic RAM), FRAM(Ferroelectric RAM), PRAM(Phase change RAM), RRAM(Resistive RAM) 등과 같은 비휘발성 메모리일 수 있다.

복수의 DUT 보드(201) 각각의 DC-DC 컨버터(211)는 프로그램 가능한 동작 전압(V2, 도 1c 참조)에 따라 입력 전압(V1, 도 1c 참조)을 변환시킬 수 있다. 일부 실시예들에서, DUT 보드들(201_1 내지 201_N) 각각은 소정의 수치를 가지는 동작 전압(V2, 도 1c 참조)을 공급받기 위한 구성 요소로서 DC-DC 컨버터(211)를 포함할 수 있다. 테스트 제어부(130)에서 DC-DC 컨버터(211)를 제어하여, 상기 설정된 동작 전압(V2, 도 1c 참조)이 복수의 DUT 보드(201)의 반도체 장치(300) 각각으로 제공될 수 있다.

도 1b를 참조하면, 테스트 보드(10)는 보드 기판(100) 및 복수의 DUT 보드(201)를 포함할 수 있다.

보드 기판(100) 및 복수의 DUT 보드(201) 각각은 인쇄회로기판(printed circuit board, PCB)일 수 있다. 설명의 편의를 위하여, 보드 기판(100)을 예로 들어 설명한다.

상기 보드 기판(100)은 기판 베이스(100B), 상기 기판 베이스(100B)의 내부에 포함된 내부 배선(100L), 및 상기 기판 베이스(100B)의 상면에 형성된 전극 패드(100P)를 구비할 수 있다. 테스트 메모리(120), 테스트 제어부(130), 및 복수의 DUT 보드(201)는 상기 전극 패드(100P)를 통하여 내부 배선(100L)과 전기적으로 연결될 수 있다.

상세히 설명하면, 상기 기판 베이스(100B)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 상기 기판 베이스(100B)는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 전극 패드(100P)는 구리, 니켈, 스테인리스 스틸, 또는 베릴륨 구리(beryllium copper)로 이루어질 수 있다. 상기 내부 배선(100L)은 상기 기판 베이스(100B)의 한쪽 면에만 형성되거나 양쪽 면에 형성될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박(copper foil)의 층수를 3층 이상으로 형성할 수 있고, 형성된 동박의 층수에 따라 3개 이상의 내부 배선(100L)을 형성함으로써, 다층 구조의 인쇄회로기판이 구현될 수도 있다. 또한, 상기 내부 배선(100L)은 보드 기판(100)에서 복수의 전송 선로(150, 도 1a 참조)로서 역할을 수행할 수 있다.

테스트 메모리(120) 및 테스트 제어부(130)는 보드 기판(100)의 동일한 면 상에 부착될 수 있다. 또는, 테스트 메모리(120) 및 테스트 제어부(130)는 보드 기판(100)의 상이한 면 상에 부착될 수 있다.

복수의 DUT 보드(201)는 보드 기판(100)에 탈부착 부재(230)를 이용하여 연결될 수 있다. 이에 따라, 복수의 DUT 보드(201) 중 일부에 결함이 발생하는 경우, 결함이 발생한 DUT 보드(201)만을 교체할 수 있다.

일부 실시예들에서, 복수의 DUT 보드(201)는 테스트 메모리(120) 및 테스트 제어부(130)와 보드 기판(100)의 동일한 면 상에 부착될 수 있다. 또는, 복수의 DUT 보드(201)는 테스트 메모리(120) 및 테스트 제어부(130)와 보드 기판(100)의 상이한 면 상에 부착될 수 있다.

또한, 복수의 DUT 보드(201) 각각은, 상기 반도체 장치(300)가 장착되는 상면 및 상기 보드 기판(100)과 마주보는 하면을 가질 수 있다. 상기 복수의 DC-DC 컨버터(211)는, 상기 복수의 DUT 보드(201) 각각의 상면에 배치될 수 있다. 즉, 상기 복수의 DUT 보드(201) 각각은 DC-DC 컨버터(211)를 구비할 수 있고, 상기 반도체 장치(300) 및 상기 DC-DC 컨버터(211)는 DUT 보드(201)의 동일한 면 상에 부착될 수 있다.

도 1c를 참조하면, 테스트 보드(10)에는, 반도체 장치(300)가 각각 배치되는 복수의 DUT 보드(201)가 장착되고, 복수의 DUT 보드(201)는 제1 및 제2 그룹(Group_1, Group_2)으로 분류될 수 있다.

도면에는 제1 및 제2 그룹(Group_1, Group_2)만을 도시하였으나, 그룹의 개수가 이에 한정되는 것은 아니다. 또한, 제1 및 제2 그룹(Group_1, Group_2)이 서로 동일한 개수의 DUT 보드들(201)을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 그룹(Group_1, Group_2)은 서로 다른 개수의 DUT 보드들(201)을 포함하여도 무방할 것이다. 또한, 테스트가 수행되는 반도체 장치(300)는 반도체 다이 또는 반도체 패키지일 수 있다.

테스트 제어부(130)에서 전송 선로(150)를 통하여 제공되는 테스트 입력이 반도체 장치(300)의 타겟 회로로 전달된다. 테스트 제어부(130)는 하나 이상의 정보를 갖는 테스트 입력을 복수의 DUT 보드(201)의 반도체 장치(300)로 제공할 수 있으며, 상기 테스트 입력이 복수의 DUT 보드(201)의 반도체 장치(300)로 제공되는 타이밍은 실질적으로 동일할 수 있다. 즉, 테스트 제어부(130)는 테스트 환경에서 테스트 입력을 복수의 DUT 보드(201)의 반도체 장치(300)로 실질적으로 동시에 제공할 수 있다.

복수의 DUT 보드(201) 각각은 DC-DC 컨버터(211)를 포함할 수 있다. 일부 실시예들에서, 제1 그룹(Group_1)에 포함되는 복수의 DUT 보드(201)의 DC-DC 컨버터(211)는 전송 선로(150)를 통하여 제공되는 입력 전압(V1)에 관계없이, 동작 전압(V2)을 반도체 장치(300)로 제공할 수 있다. 이와 마찬가지로, 제2 그룹(Group_2)에 포함되는 복수의 DUT 보드(201)의 DC-DC 컨버터(211)는 전송 선로(150)를 통하여 제공되는 입력 전압(V1)에 관계없이, 동작 전압(V2)을 반도체 장치(300)로 제공할 수 있다.

한편, 테스트 로직은 반도체 장치(300)로 제공된 테스트 입력의 패턴과, 반도체 장치(300)로부터 제공된 테스트 출력의 패턴의 동일성 여부를 판단하여, 반도체 장치(300)의 불량을 판별할 수 있다.

일부 실시예들에서, 상기 보드 기판(100)에 복수의 전송 선로(150)가 배치되고, 상기 복수의 DUT 보드(201) 중 동일한 그룹에 속하는 DUT 보드들(201)은 한 개의 전송 선로(150)에 병렬 연결되도록 구성될 수 있다.

본 발명의 기술적 사상에 따른 테스트 보드(10)는, 테스트 환경에서 많은 전력을 소모하는 복수의 DUT 보드(201)의 반도체 장치(300)에 동시에 서로 실질적으로 동일한 동작 전압(V2)을 제공할 수 있고, 이에 따라, 테스트 시스템(1000, 도 4 참조)에서 공급되는 전력을 손실 없이 사용할 수 있다. 그 결과, 번인 테스트와 같은 극한의 테스트 환경에서도, 테스트에 따른 반도체 장치들(300)의 특성 저하를 방지할 수 있다. 또한, 복수의 DUT 보드(201)의 반도체 장치(300)에 각각 서로 실질적으로 동일한 동작 전압이 제공될 수 있으므로, 테스트 환경에서 테스트 속도가 저하되는 것을 방지할 수 있다.

본 발명의 기술적 사상에 따른 테스트 보드(10)에서, 상기 복수의 DC-DC 컨버터(211)는, 상기 한 개의 전송 선로(150)에 연결되는 상기 DUT 보드들(201)의 반도체 장치(300) 중 일부에 과전류가 흐르는 경우라도, 상기 DUT 보드들(201)의 반도체 장치(300) 중 다른 나머지에는 서로 실질적으로 동일한 동작 전압(V2)을 일정하게 제공할 수 있다. 왜냐하면, 일반적으로 사용되는 패시브(passive) 소자(예를 들어, 저항 소자)와 달리, 상기 DC-DC 컨버터(211)는 액티브(active) 소자에 해당하므로, DUT 보드들(201)의 반도체 장치(300)에 개별적으로 동작 전압(V2)을 제공하는 것이 가능하기 때문이다.

도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시예에 따른 테스트 보드를 나타내는 도면들이다.

구체적으로, 도 2a는 테스트 보드(20)의 요부를 나타내는 구성도이고, 도 2b는 테스트 보드(20)를 나타내는 단면도이고, 도 2c는 테스트 보드(20)에 배치된 복수의 DUT 보드(202)에 대한 그룹 설정을 나타내는 구성도이다.

이하에서 설명하는 테스트 보드(20)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 테스트 보드(10)와 차이점을 중심으로 설명하도록 한다.

도 2a 내지 도 2c를 같이 참조하면, 테스트 보드(20)는 보드 기판(100), 상기 보드 기판(100)의 일측에 배치되는 커넥터(101), 상기 보드 기판(100)에 배치되는 테스트 메모리(120) 및 테스트 제어부(130), 상기 보드 기판(100)에 연결되며 반도체 장치(300)가 피시험장치(DUT)로서 장착되는 복수의 DUT 보드(202), 그리고 상기 복수의 DUT 보드(202)에 연결되는 복수의 DC-DC 컨버터(212)를 포함한다.

복수의 DUT 보드(202)는 보드 기판(100)에 탈부착 부재(230)를 이용하여 연결될 수 있다. 일부 실시예들에서, 복수의 DUT 보드(202)는 테스트 메모리(120) 및 테스트 제어부(130)와 보드 기판(100)의 동일한 면 상에 부착될 수 있다. 또는, 복수의 DUT 보드(202)는 테스트 메모리(120) 및 테스트 제어부(130)와 보드 기판(100)의 상이한 면 상에 부착될 수 있다.

또한, 복수의 DUT 보드(202) 각각은, 상기 반도체 장치(300)가 장착되는 상면 및 상기 보드 기판(100)과 마주보는 하면을 가지고, 상기 복수의 DC-DC 컨버터(212)는, 상기 복수의 DUT 보드(202) 각각의 하면에 배치될 수 있다. 즉, 상기 복수의 DUT 보드(202) 각각은 DC-DC 컨버터(212)를 구비할 수 있고, 상기 반도체 장치(300) 및 상기 DC-DC 컨버터(212)는 DUT 보드(202)의 상이한 면 상에 부착될 수 있다.

한편, 탈부착 부재(230)는 일정한 높이를 가지므로, 상기 복수의 DUT 보드(202)는 상기 탈부착 부재(230) 상에 고인돌 형태로 배치될 수 있다. 이에 따라, 상기 보드 기판(100)의 상면과 상기 복수의 DUT 보드(202)의 하면 사이에는 빈 공간이 형성될 수 있고, 상기 빈 공간에 DC-DC 컨버터(212)가 배치될 수 있다.

이 경우, DUT 보드(202)의 상면에서 DC-DC 컨버터(212)가 차지했던 평면적만큼의 여유 공간이 발생하게 된다. 따라서, 반도체 장치(300)를 실장할 수 있는 평면적이 확대될 수 있고, 이에 따라, 상대적으로 크기가 큰 반도체 장치(300)를 DUT 보드(202)의 상면에 실장할 수 있다.

도 3a 내지 도 3c는 본 발명의 기술적 사상의 실시예에 따른 테스트 보드를 나타내는 도면들이다.

구체적으로, 도 3a는 테스트 보드(30)의 요부를 나타내는 구성도이고, 도 3b는 테스트 보드(30)를 나타내는 단면도이고, 도 3c는 테스트 보드(30)에 배치된 복수의 DUT 보드(203)에 대한 그룹 설정을 나타내는 구성도이다.

이하에서 설명하는 테스트 보드(30)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 테스트 보드(10)와 차이점을 중심으로 설명하도록 한다.

도 3a 내지 도 3c를 같이 참조하면, 테스트 보드(30)는 보드 기판(100), 상기 보드 기판(100)의 일측에 배치되는 커넥터(101), 상기 보드 기판(100)에 배치되는 테스트 메모리(120) 및 테스트 제어부(130), 복수의 DC-DC 컨버터(213), 그리고 상기 보드 기판(100)에 연결되며 반도체 장치(300)가 피시험장치(DUT)로서 장착되는 복수의 DUT 보드(203)를 포함한다.

복수의 DUT 보드(203)는 보드 기판(100)에 탈부착 부재(230)를 이용하여 연결될 수 있다. 일부 실시예들에서, 복수의 DUT 보드(203)는 테스트 메모리(120) 및 테스트 제어부(130)와 보드 기판(100)의 동일한 면 상에 부착될 수 있다. 또는, 복수의 DUT 보드(203)는 테스트 메모리(120) 및 테스트 제어부(130)와 보드 기판(100)의 상이한 면 상에 부착될 수 있다.

보드 기판(100)의 상면 상에 상기 복수의 DUT 보드(203)가 배치되고, 상기 보드 기판(100)의 상면 상에 상기 복수의 DUT 보드(203)와 이격하여 복수의 DC-DC 컨버터(213)가 배치될 수 있다. 즉, 상기 복수의 DC-DC 컨버터(213)는 복수의 DUT 보드(203)가 아닌, 상기 보드 기판(100)의 상면 상에 배치될 수 있다.

또한, 한 개의 DC-DC 컨버터(213)는 적어도 두 개의 DUT 보드들(203)의 반도체 장치(300)에 서로 실질적으로 동일한 동작 전압을 제공하도록 구성될 수 있다. 즉, 복수의 DUT 보드(203) 각각에 DC-DC 컨버터(213)가 배치되는 것이 아닌, 복수의 DUT 보드(203)보다 적은 개수의 DC-DC 컨버터(213)가 배치될 수 있다.

다시 말해, 복수의 DUT 보드(203)는 하나 이상의 그룹으로 분류되고, 각각의 그룹은 복수의 DUT 보드(203)의 개수보다 적은 DC-DC 컨버터들(213)을 포함할 수 있다. 한 개의 DC-DC 컨버터(213)는 동작 전압(V2)을, 대응하는 적어도 두 개의 DUT 보드들(203)의 반도체 장치(300)에 서로 실질적으로 동일하게 공급할 수 있는 위치에 배치될 수 있다.

다른 실시예들에서, 그룹 단위로 DC-DC 컨버터(213)의 동작 전압이 다르게 설정될 수 있다. 그룹 단위로 DC-DC 컨버터(213)의 동작 전압이 다르게 설정됨에 따라, 동일한 그룹에 속하는 반도체 장치들(300)의 타겟 회로로는 서로 실질적으로 동일한 동작 전압이 동시에 제공될 수 있다. 예를 들어, 제1 그룹(Group_1)에 속하는 반도체 장치들(300)의 DC-DC 컨버터들(213)은 테스트 입력을 서로 실질적으로 동일한 동작 전압으로 변환할 수 있다. 반면, 제2 그룹(Group_2)에 속하는 반도체 장치들(300)의 DC-DC 컨버터들(213)은 테스트 입력을 제1 그룹(Group_1)과 서로 상이한 동작 전압으로 변환할 수 있다.

이 경우, DC-DC 컨버터(212)의 개수를 상대적으로 적게 하여, 내부 배선(100L)의 복잡성 및 생산 단가를 동시에 낮출 수 있다. 또한, DUT 보드(203)의 상면에서 DC-DC 컨버터(213)가 차지했던 평면적만큼의 여유 공간이 발생하게 된다. 따라서, 반도체 장치(300)를 실장할 수 있는 평면적이 확대될 수 있고, 이에 따라, 상대적으로 크기가 큰 반도체 장치(300)를 DUT 보드(203)의 상면에 실장할 수 있다.

도 4는 본 발명의 기술적 사상의 실시예에 따른 테스트 시스템을 나타내는 사시도이다.

도 4를 참조하면, 테스트 시스템(1000)은 테스트 서버(TS) 및 테스트 챔버(TC)를 포함하는 테스트 설비로 구성될 수 있다.

테스트 서버(TS)는 테스트 시스템(1000)의 테스트 프로그램을 저장하고, 테스트 명령을 수행하며, 테스트 결과를 판단할 수 있는 테스트 설비의 메인 파트를 총체적으로 지칭할 수 있다.

테스트 챔버(TC)에는 복수의 테스트 보드(10)가 장착될 수 있다. 일부 실시 예에서, 복수의 테스트 보드(10) 각각은 테스트 챔버(TC)에 장착된 상태에서, 테스트 서버(TS)의 전력 공급부로부터 커넥터(101)를 통하여 테스트 전력을 공급받을 수 있다.

복수의 테스트 보드(10) 각각에, 반도체 장치(300)가 배치된 복수의 DUT 보드(201)가 접속할 수 있다. DUT인 반도체 장치(300)는 복수의 테스트 보드(10) 각각에 복수의 DUT 보드(201)를 통하여 전기적으로 연결될 수 있다. 반도체 장치(300)는 DUT 소켓에 수용되어 DUT 보드(201)에 접속할 수 있다. 한편, 복수의 DUT 보드(201)는 상기 DUT 소켓에 반도체 장치(300)를 수용하기 전에 테스트 보드(10)에 먼저 배치될 수 있다.

테스트 시스템(1000)에서, 반도체 장치(300)가 접속된 복수의 테스트 보드(10)는 테스트 챔버(TC)에 배치되어 테스트 서버(TS)와의 통신으로 신호를 교환하며, 반도체 장치(300)에 대한 테스트를 수행할 수 있다.

반도체 장치(300)에 대한 테스트는 예를 들어, 번인 테스트, DC 테스트, AC 테스트, 기능 테스트 등을 포함할 수 있다. 상세히 설명하면, 상기 번인 테스트는 반도체 장치(300)에 전기적 신호를 인가하고 작동시킬 때, 반도체 장치(300)가 열 스트레스 등에 얼마나 견딜 수 있는지를 확인하는 테스트이다. 상기 DC 테스트는 변하지 않는 아날로그 신호로 전압 또는 전류를 입력한 후, 전압 인가에 대한 전류를 측정하거나 전류 인가에 대한 전압을 측정할 수 있다. 상기 AC 테스트는 변하는 아날로그 신호로 주로 전압을 입력한 후, 기준 신호에 대하여 측정 신호가 변화는 시점을 측정할 수 있다. 상기 기능 테스트는 변하는 디지털 신호를 입력한 후, 논리 오류 여부를 판단할 수 있다.

반도체 장치(300)에 대한 테스트는 테스트 챔버(TC)에 설정된 온도에 따라, 상온 조건, 저온 조건, 고온 조건 등에서 수행될 수 있다. 또한, 반도체 장치(300)에 대한 테스트는 테스트 챔버(TC)에 설정된 습도에 따라, 건조한 조건, 다습한 조건 등에서 수행될 수 있다. 즉, 테스트 서버(TS)의 명령에 따라, 테스트 챔버(TC)는 온도 및/또는 습도 환경을 다양하게 제공할 수 있다.

테스트가 완료된 후, 복수의 DUT 보드(201)에 접속된 반도체 장치(300)를 분리할 수 있다. 일부 실시예들에서, 테스트 서버(TS)는 테스트를 통과한 반도체 장치(300) 및 테스트를 통과하지 못한(다시 말해, 테스트에 실패한) 반도체 장치(300)를 구분하여 DUT 보드(201)로부터 분리할 수 있다. 일부 실시예들에서, 테스트 서버(TS)는 테스트에 실패한 반도체 장치(300) 중, 수리 가능한 반도체 장치(300), 재테스트(re-test)를 수행할 반도체 장치(300), 및 폐기할 반도체 장치(300)를 구분하여 DUT 보드(201)로부터 분리할 수 있다. 다른 실시예들에서, 재테스트를 수행할 반도체 장치(300)는 DUT 보드(201)로부터 분리되지 않고 재테스트가 수행될 수 있다. 또는, 재테스트를 수행할 반도체 장치(300)는 테스트가 수행된 DUT 보드(201)로부터 분리된 후, 다른 DUT 보드(201)에 접속하여 재테스트가 수행될 수 있다.

본 발명의 기술적 사상에 따른 테스트 시스템(1000)은, 테스트 환경에서 많은 전력을 소모하는 복수의 DUT 보드(201)의 반도체 장치(300)에 동시에 서로 실질적으로 동일한 동작 전압을 제공할 수 있고, 이에 따라, 테스트 시스템(1000)에서 공급되는 전력을 손실 없이 사용할 수 있다. 그 결과, 번인 테스트와 같은 극한의 테스트 환경에서도, 테스트에 따른 반도체 장치들(300)의 특성 저하를 방지할 수 있다. 또한, 복수의 DUT 보드(201)의 반도체 장치(300)에 각각 서로 실질적으로 동일한 동작 전압이 제공될 수 있으므로, 테스트 환경에서 테스트 속도가 저하되는 것을 방지할 수 있다.

도 5는 본 발명의 기술적 사상의 실시예에 따른 테스트 시스템의 요부를 나타내는 구성도이다.

도 5를 참조하면, 테스트 서버(TS)로부터 공급되는 테스트 전력은 테스트 호스트 영역(110) 및 DC-DC 컨버터(211)를 거쳐, 복수의 DUT 보드(201)의 반도체 장치(300)로 공급될 수 있다.

테스트 서버(TS)는 전력 생성부 및 전력 송신부를 포함할 수 있다. 상기 전력 생성부에서 생성된 테스트 전력은 전력 송신부를 통하여, 테스트 호스트 영역(110)으로 공급할 수 있다. 테스트 호스트 영역(110)으로 공급된 전력의 입력 전압(V1)은 DC-DC 컨버터(211)에서 동작 전압(V2)으로 변환되고, 상기 동작 전압(V2)은 반도체 장치들(300)로 서로 실질적으로 동일하게 공급될 수 있다.

이와 같은 동작에 의하여, 상기 DC-DC 컨버터(211)에서 변환되는 동작 전압(V2)은 타겟 레벨을 추종하게 된다. 일부 실시예들에서, 입력 전압(V1)보다 낮은 타겟 레벨의 동작 전압(V2)을 생성시키기 위하여, 강압용 DC-DC 컨버터(211)가 사용될 수 있다.

도 6a 및 도 6b는 테스트 시스템으로부터 피시험장치(DUT)에 제공되는 전력을 나타내는 개략적인 그래프들이다.

여기서, 가로축은 전류 값을 나타내고, 세로축은 전압 값을 나타내는 임의의 단위이다. 이해의 편의를 위해, 도 4의 테스트 시스템(1000)을 함께 참조하여 설명한다.

도 6a 및 도 6b를 같이 참조하면, 본 발명의 테스트 보드(10)를 이용하여 반도체 장치(300)에 전력이 분배되는 원리를 설명하기 위한 그래프들로서, 도 6a의 그래프는 DC-DC 컨버터가 장착되지 않은 일반적인 테스트 보드에서의 전력을 나타내고, 도 6b의 그래프는 DC-DC 컨버터(211)가 장착된 본 발명의 기술적 사상에 따른 테스트 보드(10)에서의 전력을 나타낸다.

일반적인 테스트 시스템에서는, 테스트 설비와 테스트 보드가 커넥터를 이용하여 연결되고, 커넥터에 배치되는 핀 수의 제약으로 인하여 신호 및 전력을 하나의 핀이 공유하는 형태로 되어 있다. 최근 들어, 모바일 기기의 비약적인 발전으로 반도체 장치의 동작 전압은 지속적으로 줄어들고, 대용량의 요구에 따라 복수의 반도체 칩이 적층된 반도체 패키지의 사용으로 인해 동작 전류는 지속적으로 늘어나는 추세이다. 따라서, 테스트 설비에서는 테스트 보드로 충분한 전력(A1×V1)을 공급할 수 있음에도, 커넥터를 통하여 테스트 보드로 전송할 수 있는 전력의 한계로 인해, 반도체 장치에서 사용되는 전력(A1×V2)은 제한될 수 있다. 이로 인해, 테스트 시스템에서 처리할 수 있는 반도체 장치의 개수가 줄어들고, 새로운 테스트 시스템을 도입해야 되므로 경제성이 떨어진다.

이에 반해, 본 발명의 기술적 사상에 따른 테스트 시스템(1000)에서는, 테스트 보드(10)에 DC-DC 컨버터(211)를 이용하여 반도체 장치(300)에 전력을 공급하는 방식을 이용한다. 즉, 테스트 설비에서는 최대 전력(A1×V1)을 전송하고, 상기 전력이 바로 반도체 장치(300)로 공급되는 것이 아니라, DC-DC 컨버터(211)를 통해 동작 전압(V2)으로 변환한 후 반도체 장치들(300) 각각에 공급되도록 제어된다. 또한, DC-DC 컨버터(211)의 단가는 저렴하므로, 새로운 테스트 시스템을 도입하는 비용 및 시간에 비하여 매우 경제적이다.

또한, 일반적인 테스트 시스템에서는, 반도체 장치에서 내부 회로의 결함으로 배선 간의 단락(short)이 발생하는 경우, 과전류로 인하여 이웃하는 다른 반도체 장치에 제공되는 동작 전압이 흔들릴 수 있다.

이에 반해, 본 발명의 기술적 사상에 따른 테스트 시스템(1000)에서는, DC-DC 컨버터(211)를 액티브 소자로 이용하여, 반도체 장치(300)의 일부에서 내부 회로의 결함으로 배선 간의 단락이 발생하는 경우라도, 이웃하는 다른 반도체 장치(300)에는 지속적으로 서로 실질적으로 동일한 동작 전압(V2)을 공급할 수 있다.

도 7은 피시험장치(DUT)인 반도체 장치가 배치되는 반도체 웨이퍼를 나타내는 도면이다.

도 7을 참조하면, 반도체 웨이퍼(WF) 상에 반도체 제조 공정에 의해 제조된 복수의 반도체 다이(400)가 어레이 형태로 배치될 수 있으며, 웨이퍼 단계에서의 테스트에서 복수의 반도체 다이(400) 각각은 DUT을 구성할 수 있다.

반도체 웨이퍼(WF)는 실리콘 웨이퍼(Si wafer)일 수 있다. 상기 반도체 웨이퍼(WF)는 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 반도체 화합물을 포함할 수 있다. 한편, 상기 반도체 웨이퍼(WF)는 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 상기 반도체 웨이퍼(WF)는 BOX 층(buried oxide layer)을 포함할 수 있다. 상기 반도체 웨이퍼(WF)는 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 및/또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 반도체 웨이퍼(WF)는 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.

테스트가 수행되는 반도체 장치(300, 도 1a 참조)는 반도체 다이(400)일 수 있다. 상기 복수의 반도체 다이(400)는 휘발성 메모리 소자 또는 비휘발성 메모리 소자로 구성될 수 있다. 상기 휘발성 메모리 소자는 예를 들어, DRAM, SRAM, DDR DRAM(Double Data Rate DRAM) 등과 같이 다양하게 구현될 수 있다. 또한, 상기 비휘발성 메모리 소자는 예를 들어, 플래시 메모리, PRAM(Phase-change RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등과 같이 다양하게 구현될 수 있다. 상기 복수의 반도체 다이(400) 각각에는 내부 회로 및 외부 장치를 전기적으로 연결할 수 있는 콘택 패드가 형성될 수 있다.

도 8은 피시험장치(DUT)인 반도체 장치가 메모리 소자로 구현되는 모습을 나타내는 블록도이다.

도 8을 참조하면, 메모리 소자(500)는 데이터를 저장 및 독출하는 메모리 동작을 위해 메모리 셀 어레이(511), 로우 디코더(512), 및 칼럼 디코더(513)를 포함할 수 있으며, 메모리 소자(500) 내부의 전반적인 동작을 제어하는 제어 로직(520)과 입출력 데이터를 일시적으로 저장하는 데이터 버퍼(530)를 포함할 수 있다.

제어 로직(520)은 메모리 컨트롤러로부터 각종 신호에 따라 메모리 동작을 제어할 수 있다. 예를 들어, 제어 로직(520)은 메모리 컨트롤러로부터 어드레스를 수신하고, 메모리 셀 어레이(511)의 워드 라인들을 선택하기 위한 로우 어드레스를 로우 디코더(512)로 제공하고, 메모리 셀 어레이(511)의 비트 라인들을 선택하기 위한 칼럼 어드레스를 칼럼 디코더(513)로 제공할 수 있다. 또한, 제어 로직(520)은 메모리 컨트롤러로부터 커맨드를 디코딩하여 메모리 소자(500) 내부의 동작을 제어하는 커맨드 디코더(521)를 포함할 수 있다.

한편, 테스트가 수행되는 반도체 장치(300, 도 1a 참조)는 메모리 소자(500)일 수 있다. 본 발명의 기술적 사상에 따른 실시예들에서, 메모리 소자(500)에 대한 테스트 환경에서 테스트 로직으로부터의 커맨드/어드레스에 상응하는 정보가 테스트 입력으로서 메모리 소자(500)로 제공될 수 있으며, 데이터에 상응하는 정보가 테스트 입력으로서 메모리 소자(500)로 제공될 수 있다. 메모리 소자(500)의 테스트 환경에서, 입력 전압은 DC-DC 컨버터(211, 도 1a 참조)를 통해 메모리 소자(500) 내부의 타겟 회로에 동작 전압으로 제공될 수 있다.

또한, 메모리 소자(500)의 테스트 환경에서, 메모리 소자(500)는 테스트 입력을 이용한 신호 처리를 수행하고, 그 결과로서 테스트 출력을 발생하여 이를 외부의 테스트 로직으로 제공할 수 있다.

도 9는 피시험장치(DUT)인 반도체 장치가 반도체 패키지로 구현되는 모습을 나타내는 도면이다.

도 9를 참조하면, 반도체 패키지(600)는 다수의 반도체 다이들을 포함할 수 있으며, 로직 다이(610) 및 메모리 셀 어레이(621)를 포함하는 하나 이상의 코어 다이(620)를 포함할 수 있다.

반도체 패키지(600)는 서로 독립된 인터페이스를 갖는 복수의 채널(CH1 내지 CH8)을 포함함으로써, 증가된 대역폭을 가질 수 있다. 반도체 패키지(600)에 구비되는 코어 다이들(620)의 개수 및 채널들(CH1 내지 CH8)의 개수는 다양하게 변경될 수 있다.

로직 다이(610)는 TSV 영역(611), 물리 영역(612), 및 다이렉트 억세스 영역(613)을 포함할 수 있다. 또한, 로직 다이(610)는 반도체 패키지(600) 내의 전반적인 동작을 제어하는 컨트롤 로직을 더 포함할 수 있으며, 예를 들어, 외부의 컨트롤러로부터 커맨드에 응답하여 내부 제어 동작을 수행할 수 있다.

한편, TSV 영역(611)은 코어 다이들(620)과의 통신을 위한 TSV가 형성되는 영역에 해당한다. 또한, 물리 영역(612)은 외부의 컨트롤러와의 통신을 위해 복수의 입출력 회로를 포함할 수 있으며, 다이렉트 억세스 영역(613)은 반도체 패키지(600)에 대한 테스트에서 반도체 패키지(600)의 외면에 배치되는 도전 수단을 통해, 테스트 서버(TS, 도 4 참조)와 통신할 수 있다. 테스트 서버(TS, 도 4 참조)로부터 제공되는 각종 신호들은 다이렉트 억세스 영역(613) 및 TSV 영역(611)을 통해 코어 다이들(620)로 제공될 수 있다. 테스트 서버(TS, 도 4 참조)로부터 공급되는 전력은 DC-DC 컨버터(211, 도 1a 참조)를 통해 동작 전압으로 변환되어 다이렉트 억세스 영역(613)에 제공되고, 상기 동작 전압이 TSV 영역(611)을 통해 코어 다이들(620)로 제공될 수 있다.

본 발명의 기술적 사상에 따른 실시예에서, 반도체 패키지(600)는 DUT 보드(201, 도 1a 참조) 상에 장착되어 테스트 입력을 수신할 수 있으며, 복수의 반도체 패키지(600)가 복수의 DUT 보드(201, 도 1a 참조) 상에 장착될 수 있다. 또한, 전압 회로(614)는, DC-DC 컨버터(211, 도 1a 참조)로부터 동작 전압을 수신하여, 상기 동작 전압을 복수의 채널(CH1 내지 CH8)에 서로 실질적으로 동일하게 제공할 수 있다.

도 10은 본 발명의 기술적 사상의 실시예에 따른 테스트 시스템의 테스트 방법을 나타내는 흐름도이다.

도 10을 참조하면, 테스트 시스템의 테스트 방법(S10)은 아래와 같은 제1 내지 제7 단계(S110 내지 S170)를 포함할 수 있다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 단계는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 단계가 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.

먼저, 반도체 장치를 제조하는 제1 단계(S110)가 수행된다. 반도체 장치를 제조하는 과정을 구체적으로 살펴보면, 우선 반도체 웨이퍼를 준비하여 반도체 소자를 제조한다. 상기 반도체 소자는 예를 들어, 시스템 LSI, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다.

이후, 상기 반도체 웨이퍼에 도전 영역 및 활성 영역을 한정하는 소자 분리 구조를 형성한다. 소자 분리 구조에 의하여 한정되는 활성 영역을 가지는 상기 반도체 웨이퍼에 다양한 종류의 개별 소자를 포함하는 반도체 소자를 형성한다. 상기 개별 소자는 다양한 미세 전자 소자, 예를 들어, CMOS 트랜지스터와 같은 MOSFET, CIS와 같은 이미지 센서, 시스템 LSI, MEMS, 능동 소자, 수동 소자 등을 포함할 수 있다.

상기 개별 소자는 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 개별 소자 중 적어도 2개, 상기 개별 소자와 상기 도전 영역을 전기적으로 연결하는 도전성 배선, 및/또는 도전성 플러그를 포함할 수 있다. 상기 개별 소자 각각은 절연막에 의하여 이웃하는 다른 개별 소자와 전기적으로 분리될 수 있다. 상기 반도체 소자는 상기 개별 소자를 구동시키기 위한 다양한 회로 요소를 포함할 수 있다. 또한, 상기 반도체 소자는 상기 개별 소자 및 상기 회로 요소를 전기적으로 연결하는 금속 배선, 금속 비아, 및/또는 금속간 절연막을 포함할 수 있다.

상기 반도체 웨이퍼에 복수의 반도체 소자를 형성한 후, 개별 반도체 소자를 분리 및 패키징하여 반도체 장치를 형성한다. 반도체 장치는 DUT 보드와 접속할 수 있는 콘택 패드를 가질 수 있다.

반도체 장치는 복수의 반도체 소자, 즉, 복수의 반도체 다이를 포함하는 반도체 패키지일 수 있다. 일부 실시예들에서, 반도체 장치는 복수의 동종인 반도체 다이를 포함할 수 있다. 또는, 반도체 장치는 복수의 이종인 반도체 다이를 포함할 수 있다.

일부 실시예들에서, 반도체 장치는 PoP(Package on Package), Chip scale package(CSP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP)와 같은 반도체 패키지일 수 있다.

반도체 장치에 대하여, 테스트를 수행하는 제2 단계(S120)가 수행된다. 반도체 장치에 대한 테스트는 예를 들어, 번인 테스트, DC 테스트, AC 테스트, 또는 기능 테스트를 포함할 수 있다. 반도체 장치에 대한 테스트를 진행하기 위하여 반도체 장치를 DUT 보드의 테스트 소켓에 접속한다. DUT 보드는 보드 기판을 통하여 테스트 서버로부터 동작 전압, 제어 신호, 및/또는 테스트 패턴의 명령어를 수신하여, 반도체 장치에 대한 테스트를 수행할 수 있다. 복수의 테스트 보드 각각에 복수의 DUT 보드를 접속한 후, 복수의 반도체 장치에 대한 테스트를 동시에 수행할 수 있다. 복수의 테스트 보드에 접속된 복수의 반도체 장치 각각에 대한 테스트 결과는 테스트 서버로 송신될 수 있다. 복수의 DUT 보드의 반도체 장치 각각은 DC-DC 컨버터로부터 동작 전압을 제공받을 수 있다.

테스트 결과가 통과인지를 확인하는 제3 단계(S300)가 수행된다. 상기 테스트를 통과(Y)한 반도체 장치는 출하되어 시장에 공급되는 제4 단계(S140)로 종료된다. 테스트를 통과(Y)한 반도체 장치는 DUT 보드로부터 분리된 후, 시장에 공급될 수 있다. 반면, 테스트를 실패(N)한 반도체 장치는 판단 과정을 거치는 제5 단계(S150)로 넘어간다. 테스트를 실패(N)한 반도체 장치는 재테스트의 수행 여부 또는 수리 여부를 판단받게 된다.

이러한 판단은 테스트 결과를 분석하여 이루어질 수 있다. 예를 들어, 테스트 보드 및/또는 DUT 보드의 불량이 의심되거나, 테스트 결과가 명확하지 않은 경우, 재테스트를 수행할 수 있다. 상기 재테스트를 수행하는 경우, 필요에 따라 테스트 보드 및/또는 DUT 보드를 교체할 수 있다.

또는, 테스트 결과가 수리 가능한 것으로 판단되면, 반도체 장치에 대한 수리를 실시하는 제6 단계(S160)를 거쳐, 재테스트를 수행할 수 있다. 반면, 수리 불가능한 것으로 판단된 반도체 장치 또는 재테스트에서도 테스트를 실패한 반도체 장치는 폐기되는 제7 단계(S170)로 종료된다.

본 발명의 기술적 사상에 따른 테스트 시스템의 테스트 방법(S10)은, 테스트 환경에서 많은 전력을 소모하는 복수의 DUT 보드의 반도체 장치에 동시에 서로 실질적으로 동일한 동작 전압을 제공할 수 있고, 이에 따라, 테스트 시스템에서 공급되는 전력을 손실 없이 사용할 수 있다. 그 결과, 번인 테스트와 같은 극한의 테스트 환경에서도, 테스트에 따른 반도체 장치들의 특성 저하를 방지할 수 있다.

본 발명의 기술적 사상에 따른 테스트 시스템의 테스트 방법(S10)에서, 상기 복수의 DC-DC 컨버터는, 상기 한 개의 전송 선로에 연결되는 상기 DUT 보드들의 반도체 장치 중 일부에 과전류가 흐르는 경우라도, 상기 DUT 보드들의 반도체 장치 중 다른 나머지에는 서로 실질적으로 동일한 동작 전압을 일정하게 제공할 수 있다.

이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10, 20, 30: 테스트 보드
100: 보드 기판 101: 커넥터
110: 테스트 호스트 영역 120: 테스트 메모리
130: 테스트 제어부 140: DUT 보드 장착 영역
201, 202, 203: DUT 보드 211, 212, 213: DC-DC 컨버터
300: 반도체 장치
1000: 테스트 시스템

Claims

보드 기판;
상기 보드 기판의 일측에 배치되는 커넥터;
상기 보드 기판에 연결되며, 반도체 장치가 피시험장치(Device Under Test, DUT)로서 장착되는 복수의 DUT 보드; 및
상기 복수의 DUT 보드에 연결되는 복수의 DC-DC 컨버터;를 포함하고,
상기 복수의 DC-DC 컨버터는, 테스트 설비로부터 상기 커넥터를 통해 공급되는 입력 전압을, 대응하는 상기 복수의 DUT 보드의 반도체 장치에 서로 실질적으로 동일한 동작 전압으로 제공하는 테스트 보드.
제1항에 있어서,
상기 복수의 DC-DC 컨버터는 강압용 컨버터이고, 상기 테스트 설비로부터 공급되는 상기 입력 전압보다 낮은 상기 동작 전압으로 변환하여, 대응하는 상기 복수의 DUT 보드의 반도체 장치에 제공하는 것을 특징으로 하는 테스트 보드.
제1항에 있어서,
상기 보드 기판에 배치되는 테스트 제어부;를 더 포함하고,
상기 테스트 제어부는, 상기 동작 전압이 서로 실질적으로 동일하도록 상기 복수의 DC-DC 컨버터를 제어하는 것을 특징으로 하는 테스트 보드.
제1항에 있어서,
상기 보드 기판에 복수의 전송 선로가 배치되고,
상기 복수의 DUT 보드 중 같은 그룹에 속하는 DUT 보드들은 한 개의 전송 선로에 병렬 연결되는 것을 특징으로 하는 테스트 보드.
제4항에 있어서,
상기 복수의 DC-DC 컨버터는,
상기 같은 그룹에 속하는 DUT 보드들의 반도체 장치들 중 일부에 과전류가 흐르는 경우라도, 상기 같은 그룹에 속하는 DUT 보드들의 반도체 장치들 중 나머지에 서로 실질적으로 동일한 동작 전압을 일정하게 제공하는 것을 특징으로 하는 테스트 보드.
제1항에 있어서,
상기 복수의 DUT 보드 각각은, 상기 반도체 장치가 장착되는 상면 및 상기 보드 기판과 마주보는 하면을 가지고,
상기 복수의 DC-DC 컨버터는, 상기 복수의 DUT 보드 각각의 상면에 배치되는 것을 특징으로 하는 테스트 보드.
제1항에 있어서,
상기 복수의 DUT 보드 각각은, 상기 반도체 장치가 장착되는 상면 및 상기 보드 기판과 마주보는 하면을 가지고,
상기 복수의 DC-DC 컨버터는, 상기 복수의 DUT 보드 각각의 하면에 배치되는 것을 특징으로 하는 테스트 보드.
제1항에 있어서,
상기 보드 기판의 상면 상에 상기 복수의 DUT 보드가 배치되고,
상기 보드 기판의 상면 상에, 상기 복수의 DUT 보드와 이격하여, 상기 복수의 DC-DC 컨버터가 배치되는 것을 특징으로 하는 테스트 보드.
제8항에 있어서,
한 개의 DC-DC 컨버터는 적어도 두 개의 DUT 보드들의 반도체 장치에 서로 실질적으로 동일한 동작 전압을 제공하는 것을 특징으로 하는 테스트 보드.
제1항에 있어서,
상기 보드 기판에, 상기 복수의 DUT 보드를 탈부착하는 복수의 탈부착 부재;를 더 포함하는 것을 특징으로 하는 테스트 보드.
일측에 커넥터가 배치되고, 상기 커넥터와 연결되는 전송 선로가 배치되는 기판 베이스를 구비하는 보드 기판;
상기 기판 베이스의 상면 상에 상기 전송 선로를 따라 배치되며, 반도체 장치가 피시험장치로서 장착되는 복수의 DUT 보드;
테스트 설비로부터 상기 전송 선로로 공급되는 입력 전압을 상기 반도체 장치의 동작 전압으로 변경하여, 상기 복수의 DUT 보드의 반도체 장치에 제공하는 복수의 DC-DC 컨버터; 및
상기 기판 베이스의 상면 상에 배치되며, 상기 복수의 DC-DC 컨버터를 제어하는 테스트 제어부;를 포함하는 테스트 보드.
제11항에 있어서,
상기 테스트 제어부는,
서로 실질적으로 동일한 동작 전압이 상기 복수의 DUT 보드의 반도체 장치 각각에 제공되도록, 상기 복수의 DC-DC 컨버터를 제어하는 것을 특징으로 하는 테스트 보드.
제11항에 있어서,
상기 테스트 제어부는,
상기 복수의 DUT 보드의 반도체 장치 중 일부에 과전류가 흐르는 경우라도, 상기 복수의 DUT 보드의 반도체 장치 중 나머지에 서로 실질적으로 동일한 동작 전압이 일정하게 제공되도록, 상기 복수의 DC-DC 컨버터를 제어하는 것을 특징으로 하는 테스트 보드.
제11항에 있어서,
상기 복수의 DC-DC 컨버터의 개수와 상기 복수의 DUT 보드의 개수는 동일하고,
상기 복수의 DC-DC 컨버터는, 상기 복수의 DUT 보드 각각의 상면 또는 하면에 배치되는 것을 특징으로 하는 테스트 보드.
제11항에 있어서,
상기 복수의 DC-DC 컨버터는, 상기 보드 기판의 상기 기판 베이스의 상면에 배치되는 것을 특징으로 하는 테스트 보드.
테스트 챔버를 포함하는 테스트 설비; 및
상기 테스트 챔버에 배치되며, 상기 테스트 설비로부터 입력 전압을 공급받는 복수의 테스트 보드;를 포함하고,
상기 복수의 테스트 보드 각각은,
보드 기판;
상기 보드 기판의 일측에 배치되는 커넥터;
상기 보드 기판에 연결되며, 반도체 장치가 피시험장치로서 장착되는 복수의 DUT 보드; 및
상기 복수의 DUT 보드에 연결되는 복수의 DC-DC 컨버터;를 포함하고,
상기 복수의 DC-DC 컨버터는, 상기 테스트 설비로부터 상기 커넥터를 통해 공급되는 상기 입력 전압을, 대응하는 상기 복수의 DUT 보드의 반도체 장치에 서로 실질적으로 동일한 동작 전압으로 제공하고,
상기 복수의 DUT 보드의 반도체 장치로 제공되는 테스트 입력을 생성하고, 상기 반도체 장치로부터의 테스트 출력에 기반하여,
상기 반도체 장치의 불량 여부를 판단하는 테스트 시스템.
제16항에 있어서,
상기 테스트 설비에 상기 테스트 출력이 제공될 때까지,
상기 테스트 챔버는 번인(burn-in) 테스트를 위한 소정의 온도를 유지하는 것을 특징으로 하는 테스트 시스템.
제17항에 있어서,
상기 복수의 테스트 보드 각각은, 상기 반도체 장치에 대하여 동시에 상기 번인 테스트를 수행하는 것을 특징으로 하는 테스트 시스템.
제16항에 있어서,
상기 복수의 DC-DC 컨버터는 강압용 컨버터이고, 상기 테스트 설비로부터 공급되는 상기 입력 전압보다 낮은 상기 동작 전압으로 변환하여, 대응하는 상기 복수의 DUT 보드의 반도체 장치에 제공하는 것을 특징으로 하는 테스트 시스템.
제19항에 있어서,
상기 복수의 DC-DC 컨버터는,
상기 복수의 DUT 보드의 반도체 장치 중 일부에 과전류가 흐르는 경우에도, 상기 복수의 DUT 보드의 반도체 장치 중 나머지에 서로 실질적으로 동일한 동작 전압을 일정하게 제공하는 것을 특징으로 하는 테스트 시스템.