JP2011211113A

JP2011211113A - 半導体装置の製造方法

Info

Publication number: JP2011211113A
Application number: JP2010079829A
Authority: JP
Inventors: Yuta Yamamori; 裕太山守
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-30
Filing date: 2010-03-30
Publication date: 2011-10-20
Also published as: US20110244605A1; US8614589B2

Abstract

【課題】半導体チップのテスト時間を短縮可能な半導体装置の製造方法を提供する。
【解決手段】半導体ウエハ１０ａ，１０ｂに、パッドとを有し、且つパッドが半導体チップ１１ａ，１１ｂの主面に形成されたパッド１６ａ，１６ｂと半導体チップの主面と相対向する半導体ウエハの主面に形成されてパッドと電気的接続されたパッド１７ａ，１７ｂとを有するテスト回路を内蔵した半導体チップを複数、形成する工程と、複数の半導体ウエハを、隣接する半導体ウエハにおける半導体チップの入力パッドの各々を互いに接触させて検査装置４０のステージ上に載置する工程と、載置された複数の半導体ウエハのうち外側の半導体ウエハにおける半導体チップのパッドに検査装置４０のプローブ針４３を接触し、半導体チップの各々を一括でテストする工程とを備えることを特徴とする半導体装置。
【選択図】図４

Description

本発明は、半導体装置の製造方法に係り、特に半導体チップのテスト方法に関する。

半導体装置の製造工程においては、半導体ウエハ上に多数の半導体チップを形成した後
、各半導体チップの電気的諸特性を検査するテスト工程が有る。従来、このテスト工程で
は、半導体チップを１個ごと、順にテストする方法が用いられてきた。しかしこの方法で
は、半導体チップのテストに時間が掛かり過ぎる。

そのため、近年、半導体ウエハ上の半導体チップに自己診断テスト（ＢＩＳＴ：Ｂｕｉ
ｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓｔ）回路を内蔵することにより、テスト時間を短縮する方
法が知られている（例えば、特許文献１参照。）。

しかしながら、半導体ウエハ上に形成される半導体チップ数の増大や、半導体装置の多
機能化によるテスト項目の増大に伴い、依然として半導体チップのテストに時間が掛かり
、テスト時間を短縮する要求が増している。

特開２００７−３５９２５号公報

本発明は、半導体チップのテスト時間を短縮することが可能な半導体装置の製造方法を
提供する。

本発明の一態様である半導体装置の製造方法は（ａ）半導体ウエハに、半導体チップの
主面に形成された第１パッドと前記半導体チップの主面と相対向する前記半導体ウエハの
主面に形成されて前記第１パッドと電気的に接続された第２パッドとを有する入力パッド
及び、出力パッドに電気的に接続されたテスト回路を内蔵した半導体チップを複数、形成
する工程と、（ｂ）複数の前記半導体ウエハを、一方の前記半導体ウエハにおける前記半
導体チップの各々の前記入力パッドと他方の前記半導体ウエハにおける前記半導体チップ
の各々の前記入力パッドとを互いに接触させて検査装置のステージ上に隣接して載置する
工程と、（ｃ）前記隣接する半導体ウエハのいずれか一方の前記半導体ウエハにおける前
記半導体チップの各々の前記入力パッドに前記検査装置のプローブ針を接触させる工程と
、（ｄ）前記検査装置からの入力信号により前記複数の半導体ウエハにおける前記半導体
チップの各々の前記テスト回路を動作させて前記半導体チップの各々を一括でテストし、
結果データを前記半導体チップ内に保存する工程とを備えることを特徴とする。

本発明によれば、半導体チップのテスト時間を短縮可能な半導体装置の製造方法を提供
できる。

図１（ａ）は、本発明の実施形態における半導体ウエハを示す平面図であり、図１（ｂ）は、本発明の実施形態の半導体チップの概略構成を示す平面図である。図１のＡ−Ａ断面を示す断面図である。本発明の実施形態における半導体チップの構成を示すブロック図である。本発明の実施形態における半導体装置の製造方法に用いる検査装置の構成及び半導体ウエハを示す断面図である。本発明の実施形態における半導体装置の製造方法を示すフローチャート図である。本発明の実施形態の変形例３における半導体チップの構成を示す断面図である。

以下、本発明の実施形態について、図面を参照しながら説明する。なお、説明に際し、
全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図
示の比率に限定されるものではない。

（実施形態）
［半導体装置の製造方法に用いる半導体ウエハ］
まず、本実施形態における半導体装置の製造方法に用いる半導体ウエハの構成について
、図１乃至図３を用いて説明する。なお、説明の便宜上、図２では半導体チップ１１内の
入力パッド１４及び出力パッド１５以外の構成を省略した。

＜半導体チップにおけるパッド＞
図１（ａ）に示すように、半導体ウエハ１０には、半導体チップ１１が複数、形成され
ている。ここで、半導体チップ１１は、半導体ウエハ１０裏面を研削することで形成され
る。図１（ｂ）に示すように、半導体チップ１１の各々には、例えばメモリセルアレイ１
２、テスト回路１３、入力パッド１４、出力パッド１５等が形成されている。ここで、テ
スト回路１３は、入力パッド１４と出力パッド１５と電気的に接続されている。

図２に示すように、入力パッド１４は、半導体チップ１１の主面、例えば表面に設けら
れた第１パッド１６と半導体チップ１１の主面と相対向する半導体ウエハ１０の主面、例
えば半導体ウエハ１０の裏面に設けられた第２パッド１７とを有する。第１パッド１６と
第２パッド１７は、コンタクトプラグ１８を介して電気的に接続されている。また、入力
パッド１４は、テスト回路１３を通じて出力パッド１５と接続されている。ここでは、入
力パッド１４の第２パッド１７は、第１パッド１６の下方、例えば直下に形成されている
。

また、第１パッド１６の形状は、半導体チップ１１表面に対して凸形状に設けられ、第
２パッド１７の形状は、半導体ウエハ１０裏面に対して凹形状、即ち裏面の内側に設けら
れ、半導体ウエハ１０を積層した際、下層の半導体ウエハ１０における半導体チップ１１
の各々の第１パッド１６と上層の半導体ウエハ１０における半導体チップ１１の各々の第
２パッド１７とが係合可能な形状に形成されている。

一方、出力パッド１５は、半導体チップ１１の表面に対して凹形状に形成され、半導体
ウエハ１０裏面側には露出されていない。

なお、例えば本実施形態の半導体チップ１１の第１パッド１６及びコンタクトプラグ１
８の形成方法として、ＴＳＶ（through-silicon via）技術を用いる。また、半導体ウエ
ハ１０裏面の第２パッド１７の形成方法は、所望のパターンを有するフォトレジストをマ
スクとして、ドライエッチング（例えばＲＩＥ）を行い、導電材料を埋め込み形成する。

＜半導体チップの構造＞
次に、半導体チップ１１の構造について、図３を用いて説明する。図３に示すように、
半導体チップ１１は、メモリセルアレイ１２、外部の検査装置４０と入力パッド及び出力
パッドを介して接続されたテスト回路１３を備える。

メモリセルアレイ１２は、通常データを保存可能なユーザ領域３０と、半導体チップ１
１の特性を示す管理データが保存されているＲＯＭＦｕｓｅ領域３１と、結果データが保
存される記憶レジスタ領域３２を備える。

テスト回路１３は、データ出入力バッファ２０、ＢＩＳＴ回路２１、制御回路２２、比
較回路２３を備える。

データ出入力バッファ２０は、半導体チップ１１と検査装置４０との間で情報（コマン
ドＣＭＤ、アドレスＡＤＤ、データＤＡＴ）の入出力を行うものであり、入力パッド及び
出力パッドの各々に内部配線（図示略）により接続されている。

ＢＩＳＴ回路２１は、効率的に半導体チップ１１の例えばメモリセルアレイ１２のテス
トを行うために組み込まれたテスト用の回路である。検査装置４０からデータ出入力バッ
ファ２０を通じて入力された、例えばクロック波形の入力信号に基づいて、テストに必要
な波形パターンであるテスト信号を複数、生成し、制御回路２２に複数のテスト信号を順
次出力する。

制御回路２２は、ＢＩＳＴ回路２１から入力されるテスト信号に基づいて、メモリセル
アレイ１２の電圧発生回路（図示略）、カラムデコーダ（図示略）、ページバッファ（図
示略）などの制御を行い、例えば半導体チップ１１内のメモリセルアレイ１２にテストを
行うための回路である。例えば、制御回路２２はメモリセルアレイ１２のユーザ領域３０
に対して不良メモリセルの個数を算出するテストを行う。

また、制御回路２２は、比較回路２３に出力されたテストの結果データを、ここではメ
モリセルアレイ１２内の記憶レジスタ領域３２に保存する。ここで、結果データは、ＢＩ
ＳＴ回路２１から出力されるテスト信号に基づいて、例えば半導体チップ１１のメモリセ
ルアレイ１２のテストを行った後に、読み出されたテストの結果を示すデータである。

また、制御回路２２は、記憶レジスタ領域３２に保存された結果データ（例えば、不良
メモリセルの個数を示すデータ）と、ＲＯＭＦｕｓｅ領域３１に保存され、結果データが
適合か否かを判定する許容範囲を示す許容範囲データ（例えば、不良メモリセルの許容個
数よりも下回る範囲を許容範囲とするデータ）を、比較回路２３に読み出す。

比較回路２３は、結果データが許容範囲データ内であるか否かを比較し判定する。結果
データが許容範囲データ内であると比較回路２３が判定する場合には、制御回路２２は良
品を示す良品データをＲＯＭＦｕｓｅ領域３１に保存する。一方で、結果データが許容範
囲内でないと比較回路２３が判定する場合には、制御回路２２は不良品を示す不良品デー
タをＲＯＭＦｕｓｅ領域３１に保存する。

［半導体装置の製造方法に用いる検査装置の構成］
次に、本発明の実施形態における半導体装置の製造方法に用いる検査装置の構成につい
て、図４を用いて説明する。以下、説明の便宜上、図４に示す半導体ウエハ１０ａの各半
導体チップを半導体チップ１１ａといい、半導体ウエハ１０ｂの各半導体チップを半導体
チップ１１ｂという。

図４に示すように、検査装置４０は、テスタ４１、プローブカード４２、プローブカー
ド４２に設けられたプローブ針４３、ステージ４４を備える。

プローブカード４２は、ステージ４４上に積層載置された複数の半導体ウエハ１０ａ、
１０ｂの半導体チップ１１ａ，１１ｂの各々に対して電気的諸特性のテストを行うための
ものである。このプローブカード４２には、複数のプローブ針４３が、例えば半導体ウエ
ハ１０ｂの半導体チップ１１ｂの各々に設けられた入力パッドに接触できるよう設けられ
ている。

プローブ針４３が入力パッドに接触し、例えばクロック波形の入力信号を、テスタ４１
から複数の半導体ウエハ１０ａ，１０ｂの全ての半導体チップ１１ａ，１１ｂに入力する
ことで、複数の半導体ウエハ１０ａ，１０ｂにおける半導体チップ１１ａ，１１ｂの各々
について一括でテストを行う。

［半導体装置の製造方法］
次に、本発明の実施形態における半導体装置の製造方法のうち、良品／不良品データと
して、半導体チップの良／不良に関するデータを保存する方法（工程）について、図４及
び図５のフローチャート図を参照して説明する。

＜半導体チップの良／不良に関するデータを保存する工程＞
ＲＯＭＦｕｓｅ領域３１内に良品／不良品データを保存する工程は、例えば半導体記憶
装置の良品・不良品を識別するチップ選別検査で行われる。以下、具体的な工程について
説明する。ここでは、複数種の電気的特性のテストを行う場合について説明する。

なお、初期状態では、記憶レジスタ領域３２に保存されているデータは、良品データと
する。

まず、ステップＳ１で、図４に示すように、半導体ウエハ１０ａの主面（半導体チップ
１１ａの主面と同義であり、第１パッド１６ａが設けられた表面を意味する）を上方に向
けて、ステージ４４上に載置する。続けて、半導体ウエハ１０ｂの主面を上方に向けて、
半導体ウエハ１０ａ上に積層する。このとき、下層の半導体ウエハ１０ａ表面の凸形状の
第１パッド１６ａと上層の半導体ウエハ１０ｂ裏面の第２パッド１７ｂを係合させて接触
させる。

次に、ステップＳ２で、プローブ針４３を、ステージ４４上に積層載置した最上層の半
導体ウエハ（以下、最上層ウエハという；図４の半導体ウエハ１０ｂ）の半導体チップ１
１ｂの各々の第１パッド１６ｂに接触させる。

ステップＳ３で、テスタ４１から第１パッド１６ｂを介して、最上層ウエハ１０ｂの各
半導体チップ１１ｂ内のＢＩＳＴ回路に、例えばクロック波形の入力信号を入力する。ま
た、第１パッド１６ｂに入力されたクロック波形の入力信号は、最上層ウエハ１０ｂのコ
ンタクトプラグ１８ｂ及び第２パッド１７ｂを介して、最上層ウエハ１０ｂ以外の半導体
ウエハ、例えば下層の半導体ウエハ１０ａの各半導体チップ１１ａの第１パッド１６ａに
供給され、その第１パッド１６ａを介して、下層の半導体ウエハ１０ａの各半導体チップ
１１ａのＢＩＳＴ回路に入力される。

そして、上、下層の半導体ウエハ１０ｂ、１０ａにおける各半導体チップ１１ｂ，１１
ａ内のＢＩＳＴ回路が、テストに必要なテスト信号を生成し、各半導体チップ１１ａ，１
１ｂ内の制御回路それぞれにテスト信号を出力する。

以下のステップでは、各半導体チップ１１ａ，１１ｂの動作は共通するため、説明の便
宜上、図２、図３と図５を用いて１の半導体チップの動作を説明する。

ステップＳ４で、テスト信号が入力された制御回路２２は、記憶レジスタ領域３２から
良品／不良品データを読み出す。初期状態では、記憶レジスタ領域３２には、良品データ
が保存されているので、読み出されたデータは良品データ（ステップＳ４、Ｙｅｓ）であ
るので、テスト信号に基づき、ページバッファなどを制御し、例えばメモリセルアレイ１
２のユーザ領域３０にテスト信号を入力する（ステップＳ５）。これにより、テストの動
作を制御する制御信号や、テストに用いる入力信号、テストを行うアドレスを特定するた
めのアドレス信号などがユーザ領域３０に入力され、メモリセルアレイ１２にテストを行
う。

そして、ステップＳ６で、半導体チップ１１に対するテストが終了すると、制御回路２
２は、比較回路２３に結果データを読み出し、メモリセルアレイ１２の記憶レジスタ領域
３２に保存する。例えば２値（１ビット）のデータで、良品又は不良品を識別する。

次に、ステップＳ７で、制御回路２２は、ＲＯＭＦｕｓｅ領域３１内の許容範囲データ
を比較回路２３に読み出し、結果データが許容範囲データ内であるか否かを、比較回路２
３は比較し、判定する。

結果データが許容範囲データ内であると比較回路２３が判定する場合（ステップＳ８、
Ｙｅｓ）には、記憶レジスタ領域３２内の保存データを書き換えず、良品データをそのま
ま保持し、最初のテストを終了する。

一方、結果データが許容範囲データ内でないと比較回路２３が判定する場合（ステップ
Ｓ８、Ｎｏ）には、制御回路２２は、記憶レジスタ領域３２内に保存された良品データを
、不良品データに書き換えて（ステップＳ９）、最初のテストを終了する。

最初のテストに続いて、電気的特性のテストを順次、行う場合には、ステップＳ１０で
、半導体チップ１１に対してＢＩＳＴ回路２１から入力される複数のテストが、全て行わ
れていないと制御回路２２が判断した場合（ステップＳ１０、Ｎｏ）には、ステップＳ５
においてメモリセルアレイ１２に入力したテスト信号とは異なるテスト信号をＢＩＳＴ回
路２１から制御回路２２に入力する（ステップＳ１１）。

ステップＳ４に戻り、テスト信号が入力された制御回路２２は、記憶レジスタ領域３２
から良品／不良品データを読み出す。読み出されたデータが、良品データの場合（ステッ
プＳ４、Ｙｅｓ）には、テスト信号に基づき、メモリセルアレイ１２テスト信号を入力す
る（ステップＳ５）。

一方、読み出されたデータが、不良品データの場合（ステップＳ４、Ｎｏ）には、その
ままテストを終了する。

そして、ステップＳ４以降のステップを、全てのテストが終了する（ステップＳ１０、
Ｙｅｓ）まで、繰り返し、テストを終了する。

＜半導体チップの良／不良に関するデータの読み出し工程＞
次に、本発明の実施形態における半導体装置の製造方法のうち、半導体チップの良／不
良に関するデータの読み出し工程について説明する。

上記、半導体チップの良／不良に関するデータを保存する工程の後に、各半導体チップ
１１の記憶レジスタ領域３２に保存されている良品／不良品データを、例えば上記工程で
用いる検査装置４０とは異なる検査装置で読み出す。この検査装置は、良品／不良品デー
タの読み出しを行うための装置であり、プローブ針を備える。

具体的には、図２及び図３に示す半導体ウエハ１０の各半導体チップ１１の出力パッド
１５にプローブ針を接触させ、制御回路２２を用いて、メモリセルアレイ１２におけるＲ
ＯＭＦｕｓｅ領域３１内の良品／不良品データを出力パッド１５を介して、検査装置に読
み出す。この良品／不良品データを用いて各半導体チップ１１が良品か不良品かを識別す
る。

［実施形態における効果］
以上より、半導体ウエハにおける半導体チップのテスト時間を短縮することが可能な半
導体装置の製造方法を提供できる。以下、具体的に説明する。

本実施形態では、半導体ウエハ１０における半導体チップ１１の各々に内蔵したテスト
回路１３の入力パッド１４が、半導体チップ１１の表面に形成した第１パッド１６と半導
体ウエハ１０裏面に形成した第２パッド１７とを有し、第１パッド１６と第２パッド１７
とがコンタクトプラグ１８を介して電気的接続され、半導体ウエハ１０を積層した際、下
層の半導体ウエハ１０ａの第１パッド１６ａと上層の半導体ウエハ１０ｂの第２パッド１
７ｂとが係合し接触するように構成している。

このため、複数の半導体ウエハ１０ａ，１０ｂを積層することにより各半導体チップ１
１ａ，１１ｂが良品か又は不良品かを一括でテストできる。その結果、本実施形態は、１
枚の半導体ウエハの各半導体チップを一括でテストする場合に比べて、半導体チップ当た
りのテスト時間を著しく短縮することが可能となる。

また、本実施形態では、テスト回路１３の入力パッド１４における第２パッド１７が第
１パッド１６の下方に形成されている。このため、複数の半導体ウエハ１０ａ，１０ｂが
横方向にずれて積層されず、複数の半導体ウエハ１０ａ，１０ｂを載置する検査装置４０
のステージ４４は、半導体ウエハ１０ａ，１０ｂと同程度の大きさでよく、検査装置の大
型化が防止できる。

さらに、本実施形態では、テストが終了した後に、各半導体チップ１１ａ，１１ｂの記
憶レジスタ３２内に良品／不良品データが保存される。このため、各半導体チップ１１ａ
，１１ｂに対してテストを行う工程と、良品／不良品データを読み出す工程を分離できる
。つまり、複数の半導体ウエハ１０ａ，１０ｂの各半導体チップ１１ａ，１１ｂに対して
テストを行っているときに、上記のテストが行われた半導体ウエハ１０ａ，１０ｂに対し
て良品／不良品データを読み出すことができる。

その結果、それぞれの工程を独立して行えるため、１工程でテストを行い、良品／不良
品を判断する方法に比べて、半導体チップ当たりのテスト時間を、更に短縮することが可
能となる。

（変形例１）
なお、本実施形態では、ステップＳ２で、プローブ針４３を最上層ウエハ１０ｂにおけ
る各半導体チップ１１ｂの第１パッド１６ｂと接触させたが、本変形例１として、プロー
ブ針４３をステージ４４上に積層して載置される半導体ウエハ１０のうち最下層にある半
導体ウエハ（以下、最下層ウエハという；図４の半導体ウエハ１０ａ）に設けられた第２
パッド１７ａと接触してもよい。この場合、ステージ４４には、プローブ針４３が第２パ
ッド１７ａに接触できるよう、貫通溝（図示略）を設ける。

［変形例１の効果］
本変形例１では、プローブ針４３は、最下層ウエハ１０ａ裏面に設けられた第２パッド
１７ａに接触する。プローブ針４３と第２パッド１７ａの合わせずれによって、プローブ
針４３が第２パッド１７ａ以外の半導体ウエハ１０ａ部分に接触しても、半導体チップ１
１ａが半導体ウエハ１０ａ裏面には設けられていないため、半導体チップ１１ａの損傷や
破損を防止できる。

（変形例２）
また、本実施形態における半導体装置の製造方法のステップＳ１では、図４に示すよう
に、複数の半導体ウエハ１０ａ，１０ｂをステージ４４上に積層載置するが、本変形例２
では、ステージ４４上において、複数の半導体ウエハをステージ４４平面に対して直交す
る方向に重ねてもよい。

この場合には、ステップＳ２では、上記の最上層ウエハ又は最下層ウエハの変わりに、
ステージ４４上に載置される半導体ウエハのうち最も左にある半導体ウエハの第２パッド
１７、又は、最も右にある半導体ウエハの第１パッドにプローブ針４３を接触させる。

この場合も、本実施形態と同様の効果を得ることができる。

（変形例３）
さらに、本実施形態の第１パッド電極１６と第２パッド１７の形状の変形例として、図
６に示すように、第１パッド１６を半導体チップ１１表面に対して凹形状とし、第２パッ
ド１７を半導体ウエハ１０裏面に対して凸形状としてもよい。ただし、第１パッド１６と
第２パッド１７が係合できるように、第１パッド１６の露出幅Ｗ１は、Ｘ方向における第
２パッド１７の幅Ｗ２よりも長い。なお、第１パッド１６と第２パッド１７は係合可能な
形状であれば、いかなる形状でもよい。

（変形例４）
本実施形態では、メモリセルアレイ１２のテスト結果を、メモリセルアレイ１２内の記
憶レジスタ領域３２内に保存しているが、テスト回路１３内に記憶レジスタを設けてその
記憶レジスタに保存するようにしてもよい。本実施形態では、許容範囲データをＲＯＭＦ
ｕｓｅ領域３１に保存しているが、記憶レジスタに保存するようにしてもよい。

（変形例５）
本実施形態では、出力パッド１５は検査装置４０に良品／不良品データを読み出すため
に用いられるが、例えば本実施形態で製造された半導体装置のユーザ領域３０に通常デー
タを書き込む場合、読み出す場合や各情報を入出力する場合に、出力パッド１５を用いて
もよい。つまり、出力パッド１５を入出力パッドとして用いてもよい。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。例えば、本実施形態では、半導体チッ
プ１１は、半導体ウエハ１０裏面を研削することで形成されるが、半導体ウエハ１０裏面
を研削せずに、半導体チップ１１を形成する場合がある。このとき、半導体ウエハ１０の
主面は、半導体チップ１１の主面に対向する裏面となる。

更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示され
る全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、こ
の構成要件が削除された構成が発明として抽出されうる。

１０１０ａ１０ｂ…半導体ウエハ
１１１１ａ１１ｂ…半導体チップ
１２…メモリセルアレイ
１３…テスト回路
１４…入力パッド
１５１５ａ１５ｂ…出力パッド
１６１６ａ１６ｂ…第１パッド
１７１７ａ１７ｂ…第２パッド
１８１８ａ１８ｂ…コンタクトプラグ
２０…データ入出力バッファ
２１…ＢＩＳＴ回路
２２…制御回路
２４…比較回路
３０…メモリセルアレイ内のユーザ領域
３１…メモリセルアレイ内のＲＯＭＦｕｓｅ領域
３２…メモリセルアレイ内の記憶レジスタ領域
４０…検査装置
４１…テスタ
４２…プローブカード
４３…プローブ針
４４…ステージ

Claims

（ａ）半導体ウエハに、半導体チップの主面に形成された第１パッドと前記半導体チップ
の主面と相対向する前記半導体ウエハの主面に形成されて前記第１パッドと電気的に接続
された第２パッドとを有する入力パッド及び、出力パッドに電気的に接続されたテスト回
路を内蔵した半導体チップを複数、形成する工程と、
（ｂ）複数の前記半導体ウエハを、隣接する前記半導体ウエハにおける前記半導体チップ
の前記入力パッドの各々を互いに接触させて検査装置のステージ上に載置する工程と、
（ｃ）載置された複数の前記半導体ウエハのうち外側の前記半導体ウエハにおける前記半
導体チップの前記入力パッドに前記検査装置のプローブ針を接触する工程と、
（ｄ）前記検査装置からの入力信号により前記複数の半導体ウエハにおける前記半導体チ
ップの各々の前記テスト回路を動作させて前記半導体チップの各々を一括でテストし、結
果データを前記半導体チップ内に保存する工程と、
を備えることを特徴とする半導体装置の製造方法。
前記第１及び第２パッドの一方のパッドが前記半導体チップ及び前記半導体ウエハの主
面の一方の主面より突出し、且つ前記第１及び第２パッドの他方のパッドが前記半導体チ
ップ及び前記半導体ウエハの主面の他方の主面より窪んだ位置に形成され、前記（ｂ）工
程では、隣接する前記半導体ウエハの前記第１パッドと前記第２パッドとを係合させて接
触させることを特徴とする請求項１記載の半導体装置の製造方法。
前記半導体チップに対して複数のテストを順次行う場合には、前記半導体チップに保存
されている前の結果データを読み出し、前記前の結果データが良品データを表す前記半導
体チップに対しては、次のテストを行ない、前記前の結果データが不良品データを表す前
記半導体チップに対しては、次のテストを行わないことを特徴とする請求項１又は請求項
２記載の半導体装置の製造方法。