CN101080778A - 具有测试电路的随机存取存储器 - Google Patents

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CN101080778A CNA2005800428333A CN200580042833A CN101080778A CN 101080778 A CN101080778 A CN 101080778A CN A2005800428333 A CNA2005800428333 A CN A2005800428333A CN 200580042833 A CN200580042833 A CN 200580042833A CN 101080778 A CN101080778 A CN 101080778A
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques

Abstract

一种存储电路，包括：存储器及与该存储器连接的第一测试电路。第一测试电路配置成：将从存储单元中读出的数据与所述存储单元的预期数据进行比较以产生存储单元的第一组通过/未过信号；将所述存储器的第一组通过/未过信号压缩成第二通过/未过信号；响应数据有效信号而锁存第二通过/未过信号；若第二通过/未过信号指示故障检测，则保持第二通过/未过信号之锁存；将第二通过/未过信号与第二测试电路的第三通过/未过信号组合而形成第四通过/未过信号，并将第四通过/未过信号传到第三测试电路。

Description

具有测试电路的随机存取存储器
背景技术
在晶片处理后，动态随机存取存储器(DRAM)的制造过程中通常分为两个主要的测试阶段。第一个主测试阶段包括前端测试，也称为晶片测试，它通过用探针卡接触晶片上的独立芯片来作为整体测试硅晶片。在该制造阶段中，通常要判定存储区中的缺陷是否能通过熔丝连接来修理。第二个主测试阶段是后端测试，也称为模块测试，该测试在必要时在封装的芯片或模块被修理之后进行。在该制造阶段中，在单个芯片上进行进一步修理通常是不可能的。因此，所进行测试可不同于前端测试，因此不需要，或仅为统计目的而需要故障(如果有的话)的位置和数量。
制造业已经做了很多努力来减少前端测试和后端测试中昂贵的测试时间。这些努力的一方面是在测试期间偏离规定的存储器接口规格。例如，所述接口规格可被临时改变，使得并非所有的焊盘/引脚需要触及，这节省了测试资源。另一方面是启动测试独有的定时规格以在非标准化频率上更有效地测试芯片。
前端测试通常需要保持关于故障的数量和位置的信息，以使出现可接受(即可修理)数量的故障的芯片能成功地修理。然而，后端测试不需要保持关于故障的数量和位置的信息，因为芯片通常不会在该制造阶段被修理。后端测试系统通常不去存储大量的故障位置或根本不能存储故障的位置。在典型的后端测试中，存储阵列的内容通常用存储器的标准用户接口规格来读出，这需要测试系统能以对于通常使用的测试设备而言较高的频率来读取数据，并将所述数据与预期的数据进行实时比较。因为标准用户接口的限制(例如数据输出焊盘的数量)，使用该方法，在给定时间从存储设备读出的数据量会很低。
发明内容
本发明的一实施例提供了存储电路。所述存储电路包含存储器及与该存储器连接的第一测试电路。第一测试电路配置成将从存储单元中读出的数据与所述存储单元预期的数据进行比较以提供所述存储单元的第一组通过/未过信号；将所述存储单元的第一组通过/未过信号压缩成第二通过/未过信号；响应数据有效信号而锁存第二通过/未过信号，如果第二通过/未过信号指示测试未过，则保持第二通过/未过信号之锁存；将第二通过/未过信号与第二测试电路的第三通过/未过信号组合而形成第四通过/未过信号，并将第四通过/未过信号传到第三测试电路。
附图说明
参照下面的附图，本发明的实施例会得到更好的理解。附图中的元件未必按比例表示。相同的附图标记代表对应的相同部件。
图1是说明根据本发明的随机存取存储器的实施例的框图。
图2是说明存储单元的实施例的示意图。
图3是说明包含四个存储体的随机存取存储器的实施例的框图。
图4是说明用于后端测试的随机存取存储器的测试电路的实施例的示意图。
图5是说明组合并输出来自四个存储体的测试数据的随机存取存储器的测试电路的实施例的示意图。
具体实施方式
图1是说明存储器10的实施例的框图。在该实施例中，存储器10是随机存取存储器，如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双数据率同步动态随机存取存储器(DDR SDRAM)、双数据率二同步动态随机存取存储器(DDR2SDRAM)、伪静态随机存取存储器(PSRAM)、磁随机存取存储器(MRAM)或闪存。存储器10包括存储控制器20及至少一个存储体30。存储体30包括存储单元阵列32、行解码器40、列解码器44、读出放大器42及数据输入/输出电路46。存储控制器20通过通信链路22电连接到存储体30。
存储器10包括正常操作模式及后端测试模式。存储器10配置成以后端测试模式进行后端测试，所述后端测试在存储器10已被熔丝连接并封装或已熔丝连接(已知管芯完好)作为晶片来销售之后测试存储器10，或为以后的多芯片封装来测试未封装的管芯。所述后端测试模式被选后，存储器10将预期数据从内部寄存器写到存储单元阵列32的存储单元38。所述预期数据被写到存储单元38后，存储器10读出存储在存储单元38中的数据。存储器10将从存储单元38中读出的数据与内部寄存器中的预期数据进行比较。如果从存储单元38读出的数据匹配存储单元38的预期数据，那么提供一个指示存储单元38通过测试的存储单元通过/未过信号。如果从存储单元38读出的数据不匹配存储单元38的预期数据，那么提供一个指示存储单元38未通过测试的存储单元通过/未过信号。各存储单元38通过/未过信号被压缩成存储器10的总体通过/未过信号。所述总体通过/未过信号在存储器10的数据暂记区上输出。
导电字线34，被称为行选择线，在穿越存储单元阵列32的x-方向延伸。导电位线36，被称为列选择线，在穿越存储单元阵列32的y-方向延伸。存储单元38位于字线34和位线36的各交叉点处。各字线34电连接到行解码器40，而各位线36电连接到读出放大器42。读出放大器42通过列解码器导线45电连接到列解码器44，并通过数据线47电连接到数据输入/输出电路46。
数据输入/输出电路46包括多个锁存器和数据输入/输出(I/O)焊盘或管脚(DQ)，以在存储体30和外部设备之间传送数据。在正常操作模式下，将被写入存储器30的数据作为DQ上来自外部设备的电压来提供。所述电压被转换成适当的信号并存入选定存储单元38。从存储体30读出的数据由存储体30在DQ上提供以供外部设备来检索。一旦存取完成且输出被启动，从被选存储单元38读出的数据就会出现在DQ上。在其它时间，该DQ处于高阻抗状态。在后端测试模式下，存储器10的总体通过/未过信号在DQ之一上被输出。
存储控制器20对从存储体30读出数据和向存储体30写入数据实施控制。在正常操作模式下的读操作期间，存储控制器20将选定存储单元38的行地址传到行解码器40。行解码器40激活选定字线34。在选定字线34被激活时，存储在连接到选定字线34的各存储单元38的值被传到各自的位线36。各存储单元38的值由电连接到相应位线36的读出放大器42读出。存储控制器20选定选存储单元38的列地址传到列解码器44。列解码器44选择哪个读出放大器42将数据传到数据输入/输出电路46以供外部设备检索。
在正常操作模式下的写操作期间，将被存入阵列32的数据由外部设备置于数据输入/输出电路中。存储控制器20将所述数据将被存储于其中的选定存储单元38的行地址传到行解码器40。行解码器40激活选定字线34。存储控制器20将所述数据将被存储于其中的选定存储单元38的列地址传到列解码器44。列解码器44选择哪个读出放大器42被传递来自数据输入/输出电路46的数据。读出放大器42通过位线36将数据写到选定存储单元38中。
图2是说明存储单元阵列32中的存储单元38的实施例的示意图。存储单元38包括晶体管48及电容器50。晶体管48的栅极电连接到字线34。晶体管48的漏极-源路径电连接到位线36和电容器50。电容器50被充电以代表或者逻辑0或者逻辑1。在读操作期间，字线34被激活以导通晶体管48，存储在电容器50上的值由对应的读出放大器42通过位线36和晶体管48读出。在写操作期间，字线34被激活以导通晶体管48，并且存储在电容器50上的值由对应的读出放大器42通过位线36和晶体管48写入。
存储单元38上的读操作是破坏性读操作。在各读操作之后，电容器50以刚被读出的值被重新充电。此外，即使没有读操作，电容器50上的电荷也会随时间放电。为保持所存储的值，存储单元38通过对存储单元38读或写来定期刷新。存储单元阵列32内的所有存储单元38被定期刷新以保持它们的值。
图3是说明具有存储体阵列31的存储器10的实施例的框图。所述存储体阵列31包括四个存储体，从存储器0到存储体3，分别由30a-30d指示。各存储体30a-30d包括与图1及前面说明的存储体30类似的电路。在实施例中，单个数据输入/输出电路46由存储体30a-3d共享。多个存储体30a-30d增加了存储器10的存储容量并且在正常操作模式下减少了对存储器10的存取时间，因为一存储体可在另一存储体正被存取时做好被存取的准备。在正常操作模式下，一存储体30a-30d的存储单元阵列32被同时读出或写入。在后端测试模式下，存储器10在一实施例中被设计成同时写入存储体30a-30d的存储单元阵列32，并且同时从存储体30a-30d的存储单元阵列32中读出。在后端测试模式下，各存储体30a-30d提供后端测试通过/未过信号，所述信号与其它存储体30a-30d的后端测试信号组合而形成总体通过/未过信号。
图4是说明用于进行后端测试的存储器10的一存储体30a-30d的测试电路100的实施例的示意图。测试电路100包括“同”(XNOR)门106a-106d，“与非”门110、148、154及164，反相器144、118及168和触发器锁存器114。在实施例中，测试电路100是列解码器44的一部分。在实施例中，测试电路100被连接到存储单元阵列32的列36。从而，四个存储单元38被测试电路100同时测试。在一实施例中，测试电路100在存储器10内按每四个辅助读出放大器重复设置。在该实施例中，压缩率是4比1。其中，代表四个数据位的四个辅助读出放大器的输出被压缩成一位通过/未过信息。在其它实施例中，可使用其它适合的压缩率，如8比1。
“同”门106a的第一输入端READDATA<0>在信号路径102a上接收读出数据0(READDATA<0>)信号。“同”门的第二输入端在EXPDATA<0>信号路径104a上接收预期数据0(EXPDATA<0>)信号。“同”门106a通过传递0(PASS<0>)信号路径108a被电连接到“与非”门110的第一输入端。“同”门106b的第一输入端在READDATA<1>信号路径102b上接收读出数据1(READDATA<1>)信号。“同”门106b的第二输入端在EXPDATA<1>信号路径104b上接收预期数据1(EXPDATA<1>)信号。“同”门106b通过传递1(PASS<1>)信号路径108b被电连接到“与非”门110的第二输入端。
“同”门106c的第一输入端在READDATA<2>信号路径102c上接收读出数据2(READDATA<2>)信号。“同”门的第二输入端在EXPDATA<2>信号路径104c上接收预期数据2(EXPDATA<2>)信号。“同”门106c通过传递2(PASS<2>)信号路径108c被电连接到“与非”门110的第三输入端。“同”门106d的第一输入端在READDATA<3>信号路径102d上接收读出数据3(READDATA<3>)信号。“同”门106d的第二输入端在EXPDATA<3>信号路径104d上接收预期数据3(EXPDATA<3>)信号。“同”门106d通过传递3(PASS<3>)信号路径108d被电连接到“与非”门110的第四输入端。
与非门110的输出端通过信号路径112被电连接到触发器锁存器114的输入端D。触发器锁存器114的输出端Q通过锁存的故障(LATCHEDFAIL)信号路径116电连接到反相器118的输入端及与非门154的第一输入端。反相器144的输入端在DQRST信号路径142上接收DQ重置(DQRST)信号，而反相器144的输出端通过信号路径146电连接到与非门148的第一输入端。与非门154的第二输入端在TMBACKEND信号路径150上接收测试模式后端(TMBACKEND)信号。与非门154的输出端通过时钟启动(CLOCKEN)信号路径156电连接到与非门148的第二输入端。与非门148的输出端通过时钟(CLOCK)信号路径158电连接到触发器锁存器114的时钟(CK)输入端。触发器锁存器114的复位(RN)输入端在TMINTREAD信号路径160上接收测试模式内部读(TMINTREAD)信号。
反相器118的输出端通过锁存的通过(LATCHEDPASS)信号路径120电连接到与非门164的第一输入端。与非门164的第二输入端在GLOBALPASSIN信号路径上接收总体通过输入(GLOBALPASSIN)信号。与非门164的输出端通过信号路径166电连接到反相器168的输入端。反相器168的输出端在GLOBALPASS信号路径170上提供总体通过(GLOBALPASS)信号。
READDATA<0>至READDATA<3>的信号指示存储在四个存储单元38中的值。EXPDATA<0>至EXPATA<3>的信号指示存储在四个存储单元38中的预期值。当READDATA<0>至READDATA<3>的信号稳定且包含从所述四个存储单元38中读出的有效数据时，DQRST信号给出上升沿。TMBACKEND信号和TMINTREAD信号处于逻辑高电平时启动后端测试模式而禁用正常操作模式，它们处于逻辑低电平时禁用后端测试模式而启动正常操作模式。
“同”门106a在READDATA<0>信号路径102a上接收READDATA<0>信号并在EXPDATA<0>信号路径104a上接收EXPDATA<0>信号，且在PASS<0>信号路径108a上产生PASS<0>信号。如果READDATA<0>信号等于EXPDATA<0>信号，那么“同”门106a在PASS<0>信号路径108a上输出逻辑高电平PASS<0>信号。如果READDATA<0>信号不等于EXPDATA<0>信号，那么“同”门106a在PASS<0>信号路径108a上输出逻辑低电平PASS<0>信号。
“同”门106b在READDATA<1>信号路径102b上接收READDATA<1>信号并在EXPDATA<1>信号路径104b上接收EXPDATA<1>信号，且在PASS<1>信号路径108b上产生PASS<1>信号。如果READDATA<1>信号等于EXPDATA<1>信号，那么“同”门106b在PASS<1>信号路径108b上输出逻辑高电平PASS<1>信号。如果READDATA<1>信号不等于EXPDATA<1>信号，那么“同”门106b在PASS<1>信号路径108b上输出逻辑低电平PASS<1>信号。
“同”门106c在READDATA<2>信号路径102c上接收READDATA<2>信号并在EXPDATA<2>信号路径104c上接收EXPDATA<2>信号，且在PASS<2>信号路径108c上产生PASS<2>信号。如果READDATA<2>信号等于EXPDATA<2>信号，那么“同”门106c在PASS<2>信号路径108c上输出逻辑高电平PASS<2>信号。如果READDATA<2>信号不等于EXPDATA<2>信号，那么“同”门106c在PASS<2>信号路径108c上输出逻辑低电平PASS<2>信号。
“同”门106d在READDATA<3>信号路径102d上接收READDATA<3>信号并在EXPDATA<3>信号路径104d上接收EXPDATA<3>信号，且在PASS<3>信号路径108d上产生PASS<3>信号。如果READDATA<3>信号等于EXPDATA<3>信号，那么“同”门106d在PASS<3>信号路径108d上输出逻辑高电平PASS<3>信号。如果READDATA<3>信号不等于EXPDATA<3>信号，那么“同”门106d在PASS<3>信号路径108d上输出逻辑低电平PASS<3>信号。
与非门110在PASS<0>信号路径108a上接收PASS<0>信号、在PASS<1>信号路径108b上接收PASS<1>信号、在PASS<2>信号路径108c上接收PASS<2>信号并在PASS<3>信号路径108d上接收PASS<3>信号，且在信号路径112上产生信号。如果PASS<0>信号、PASS<1>信号、PASS<2>信号或PASS<3>信号中的一个或多个是逻辑低电平，那么与非门110在信号路径112上输出逻辑高电平。如果PASS<0>信号、PASS<1>信号、PASS<2>信号或PASS<3>信号都是逻辑高电平，那么与非门110在信号路径112上输出逻辑低电平。
反相器144将DQRST信号路径142上的DQRST信号反相以在信号路径146上输出经反相的DQRST信号。与非门154在TMBACKEND信号路径150上接收TMBACKEND信号并在LATCHEDFAIL信号路径116上接收LATCHEDFAIL信号，且在CLOCKEN信号路径156上产生CLOCKEN信号。响应逻辑低电平TMBACKEND信号或逻辑低电平LACHEDFAIL信号，与非门154输出逻辑高电平CLOCKEN信号。响应逻辑高电平TMBACKEND信号和逻辑高电平LACHEDFAIL信号，与非门154输出逻辑低电平CLOCKEN信号。
与非门148在信号路径146上接收经反相的DQRST信号并在CLOCKEN信号路径156上接收CLOCKEN信号，且在CLOCK信号路径158上产生CLOCK信号。响应逻辑低电平的反相DQRST信号或逻辑低电平CLOCKEN信号，与非门148输出逻辑高电平CLOCK信号。响应逻辑高电平的反相DQRST信号和逻辑高电平CLOCKEN信号，与非门148输出逻辑低电平CLOCK信号。
触发器锁存器144在信号路径112上接收与非门110的输出信号，在CLOCK信号路径158上接收CLOCK信号，并在TMINTREAD信号路径160上接收TMINTREAD信号。触发器锁存器114在LATCHEDFAIL信号路径116上产生LATCHEDFAIL信号。逻辑低电平TMINTREAD信号时，触发器锁存器114输出逻辑低电平LATCHEDFAIL信号。逻辑高电平TMINTREAD信号时，触发器锁存器114的输出Q取决于信号路径112上的信号和CLOCK信号。响应CLOCK信号的上升沿，触发器锁存器114锁存信号路径112上的信号。触发器锁存器114给输出端Q提供锁存的信号直到CLOCK信号的下一个上升沿，其中，信号路径112上的信号被再次锁存以捕获下四个存储单元38的通过/未过信息。反相器118将LATCHEDFAIL信号路径116上的LATCHEDFAIL信号反相，以在LATCHEDFAIL信号路径120提供LATCHEDFAIL信号。在一实施例中，该LATCHEDFAIL信号被传到其它电路(未图示)，以为前端测试和后端测试执行附加功能。
与非门164接收LATCHEDFAIL信号路径120上的LATCHEDFAIL信号及GLOBALPASSIN信号路径162上的GLOBALPASSIN信号，并在信号路径166上提供输出信号。响应逻辑低电平LATCHEDFAIL信号或逻辑低电平GLOBALPASSIN信号，与非门164在信号路径166上输出逻辑高电平信号。响应逻辑高电平LATCHEDFAIL信号和逻辑高电平GLOBALPASSIN信号，与非门164在信号路径166上输出逻辑低电平信号。反相器168将信号路径166上的信号反相以在GLOBALPASS信号路径170上输出GLOBALPASS信号。
GLOBALPASSIN信号由来自存储器10的相同存储体30a-30d的前一个测试电路100的GLOBALPASS信号提供。GLOBALPASS信号提供存储器10的相同存储体30a-30d的下一个测试电路100的GLOBALPASSIN信号。存储器10的相同存储体30a-30d的第一个测试电路100接收被箝位在逻辑高电平上的GLOBALPASSIN信号。存储器10的相同存储体30a-30d的最后一个测试电路100提供指示存储体30a-30d的通过/未过值的GLOBALPASS信号。
在操作中，TMBACKEND信号和TMINTREAD信号被翻转到逻辑高电平以启动存储器10的后端测试模式。来自内部寄存器的预期数据(EXPDATE<0:3>)被写入存储阵列32的存储单元38。然后，存储单元38中的数据被读出以提供READDATE<0:3>。READDATE<0>至READDATE<3>的信号由“同”门106a-106d分别与EXPDATE<0>至EXPDATE<3>进行比较。如果READDATE<0>至READDATE<3>的信号的一个或多个不匹配对应的EXPDATE<0>至EXPDATE<3>的信号，那么与非门110输出指示测试未过的逻辑高电平。如果READDATE<0>至READDATE<3>的信号均匹配对应的EXPDATE<0>至EXPDATE<3>信号，那么与非门110输出指示测试通过的逻辑低电平信号。
在DQRST信号的上升沿，来自与非门110的逻辑高电平信号或逻辑低电平信号被触发器锁存器114锁存，这给出了CLOCK(时钟)信号的上升沿。当从存储阵列32读出的数据稳定时，DQRST信号给出上升沿。如果触发器锁存器114锁存逻辑低电平，则触发器锁存器114保持激活，以在DQRST信号处于下一个上升沿时(指示从下四个存储单元38中读出的值是稳定的)，锁存来自与非门110的下一个信号。如果触发器锁存器114锁存逻辑高电平，那么触发器锁存器114保持逻辑高电平信号之锁存，并且在DQRST信号处于后续的上升沿时不再被更新。
响应翻转到逻辑高电平的LATCHEDFAIL信号，触发器锁存器114保持逻辑高电平信号，从而通过与非门154及148保持逻辑高电平CLOCK信号。用该逻辑高电平CLOCK信号，触发器锁存器114保持了指示测试未过的逻辑高电平信号的锁存，从而保持逻辑高电平LATCHEDFAIL信号。该LATCHEDFAIL信号通过与非门164与来自存储器10的相同存储体30a-30d的其它测试电路100的其它通过/未过信号组合，在GLOBALPASS信号路径170上产生GLOBALPASS信号。所述存储体的一个或多个测试电路100上为逻辑高电平LATCHEDFAIL信号时，GLOBALPASS信号是逻辑低电平并指示所述存储体未通过测试。所述存储体的所有测试电路100上均为逻辑低电平LATCHEDFAIL信号时，GLOBALPASS信号是逻辑高电平并指示存储体通过测试。
图5是说明用于组合并输出来自各存储体30a-30d的最后一个测试电路100的GLOBALPASS信号，来产生存储器10的存储体30a-30d的单个总体通过输出(GPASSOUT)信号的存储器10的测试电路180的实施例的示意图。测试电路180包括与非门182、反相三态缓冲器190以及反相器186和198。在一实施例中，测试电路180是数据输入/输出电路46的一部分。与非门182的第一输入端在GLOBALPASSIN<3>信号路径170d上接收来自存储体三30d的GLOBALPASSIN<3>信号。与非门182的第二输入端在GLOBALPASSIN<2>信号路径170c上接收来自存储体二30c的GLOBALPASSIN<2>信号。与非门182的第三输入端在GLOBALPASSIN<1>信号路径170b上接收来自存储体一30b的GLOBALPASSIN<1>信号。与非门182的第四输入端在GLOBALPASSIN<0>信号路径170a上接收来自存储体○30a的GLOBALPASSIN<0>信号。
与非门182的输出端通过信号路径184电连接到反相器186的输入端。反相器186的输出端通过GPASSOUT信号路径188电连接到反相三态缓冲器190的输入端。逻辑低电平使反相三态缓冲器190的输入端在bGLPASSE信号路径192上接收经反相的总体通过启动(bGLPASSE)信号，而逻辑高电平使反相三态缓冲器190的输入端在GLPASSE信号路径194上接收总体通过启动(GLPASSE)信号。反相三态缓冲器190的输出端通过信号路径196电连接到反相器198的输入端。反相器198的输出在TMDATA信号路径200上提供测试模式数据(TMDATA)信号。
如果GLOBALPASSIN<3>信号、GLOBALPASSIN<2>信号、GLOBALPASSIN<1>信号和GLOBALPASSIN<0>信号都是逻辑高电平，那么与非门182在信号路径184上输出逻辑低电平信号。反相器186将信号路径184上的逻辑低电平信号反相，以提供指示存储器10通过后端测试的逻辑高电平GPASSOUT信号。如果GLOBALPASSIN<3>信号、GLOBALPASSIN<2>信号、GLOBALPASSIN<1>信号和GLOBALPASSIN<0>信号之一是逻辑低电平，那么与非门182在信号路径184上输出逻辑高电平信号。反相器186将信号路径184上的逻辑高电平信号反相，以提供指示存储器10未通过后端测试的逻辑低电平GPASSOUT信号。
在后端测试模式下，GLPASSE信号是逻辑高电平而bGLPASSE是逻辑低电平时，反相三态缓冲器190被启动并将GPASSOUT信号传到信号路径196。反相器198将信号路径196上的信号反相，在TMDATA信号路径200上输出TMDATA信号。所述TMDATA信号被传到存储器10的数据暂记区，在该处可被外部测试电路读出。在正常操作模式下，或对于其它后端测试模式功能，GLPASSE信号是逻辑低电平而bGLPASSE信号是逻辑高电平。GLPASSE信号是逻辑低电平而bGLPASSE信号逻辑高电平时，反相三态缓冲器190被禁用，并且反相三态缓冲器190的输出是高阻抗，允许其它信号传到数据暂记区。
本发明的实施例提供了后端测试模式，该模式用于通过将测试数据从多个存储体同时写入和读出来测试存储器。此外，来自单独存储单元的测试结果由存储器在各存储体内组合，而来自各存储体的测试结果被进一步组合，以提供存储器的通过/未过测试结果信号。与使用标准存储器接口的后端测试方法相比，能显著减少在存储器上进行后端测试的时间。

Claims (25)

1.一种存储电路，包括：
-存储器；以及
-与所述存储器连接的第一测试电路，第一测试电路配置成：
--将从存储单元中读出的数据与所述存储单元的预期数据进行比较，以产生所述存储单元的第一组通过/未过信号；
--将所述存储单元的第一组通过/未过信号压缩成第二通过/未过信号；
--响应数据有效信号而锁存第二通过/未过信号；
--若第二通过/未过信号指示测试未过，则将第二通过/未过信号的锁存保持；
--将第二通过/未过信号与第二测试电路的第三通过/未过信号组合而产生第四通过/未过信号；以及
--将第四通过/未过信号传到第三测试电路。
2.如权利要求1所述的存储器，其中：第一测试电路配置成将从四个存储单元中读出的数据与所述四个存储单元的预期数据进行比较，来产生第一组四个存储单元的四个通过/未过信号。
3.如权利要求1或2所述的存储器，其中：第二测试电路配置成与第一测试电路相同，且第三测试电路配置成与第一测试电路相同。
4.如权利要求1至3中任一项所述的存储器，其中：所述存储器包括动态随机存取存储器。
5.如权利要求1至4中任一项所述的存储器，其中：所述存储器包括同步动态随机存取存储器。
6.如权利要求1至4中任一项所述的存储器，其中：所述存储器包括双数据率同步动态随机存取存储器。
7.如权利要求1至4中任一项所述的存储器，其中：所述存储器包括双数据率二同步动态随机存取存储器。
8.一种存储器，包括：
-第一存储单元阵列；
-多个比较电路，配置成将从第一存储单元阵列的一部分中读出的数据与第一存储单元阵列的所述部分的预期数据进行比较，来产生第一存储单元阵列的所述部分的第一组通过/未过信号；
-第一压缩电路，配置成将第一组通过/未过信号压缩成第二通过/未过信号；
-锁存器，配置成响应数据有效信号而锁存第二通过/未过信号；以及
-合并电路，配置成将第二通过/未过信号与第三通过/未过信号合并，以产生指示第一存储单元阵列的通过/未过状态的第四通过/未过信号。
9.如权利要求8所述的存储器，其中：所述锁存器包括配置成响应所述数据有效信号的上升沿而锁存第二通过/未过信号的触发器锁存器。
10.如权利要求8或9所述的存储器，其中：所述锁存器配置成若第二通过/未过信号指示测试未过，则响应后续的数据有效信号而将第二通过/未过信号的锁存保持。
11.如权利要求8至10中任一项所述的存储器，其中：所述多个比较电路包括配置成将从四个存储单元中读出的数据与所述四个存储单元的预期数据进行比较，以产生第一组所述四个存储单元的四个通过/未过信号的四个比较电路。
12.如权利要求8至11中任一项所述的存储器，还包括第二压缩电路，该电路配置成接收第四通过/未过信号和来自第二存储单元阵列的第五通过/未过信号，并产生第一存储单元阵列和第二存储单元阵列的总体通过/未过信号。
13.如权利要求12所述的存储器，还包括：
三态缓冲器，它配置成响应启动信号而将所述总体通过/未过信号传到数据暂记区。
14.一种存储器，包括：
-将预期数据写到存储单元阵列的一部分的部件；
-从所述存储单元阵列的所述部分中读出数据的部件；
-将从所述存储单元阵列的所述部分中读出的数据与预期数据进行比较以产生所述存储单元阵列的所述部分的一组第一通过/未过信号的部件，所述存储单元阵列的所述部分中的存储单元各有一个第一通过/未过信号；
-将所述存储单元阵列的所述部分的该组第一通过/未过信号合并而产生第二通过/未过信号的部件；以及
-响应数据有效信号而锁存第二通过/未过信号的部件。
15.如权利要求14所述的存储器，还包括：
若第二通过/未过信号指示测试未过，则响应后续的数据有效信号而将第二通过/未过信号的锁存保持的部件。
16.如权利要求14或15所述的存储器，还包括：
将所锁存的第二通过/未过信号与所述存储单元阵列的另一部分的第三通过/未过信号组合而产生总体通过/未过信号的部件。
17.如权利要求16所述的存储器，还包括：
将所述总体通过/未过信号传到数据暂记区的部件。
18.一种测试存储器的方法，该方法包括：
-将从第一存储体的第一组存储单元中读出的数据与所述第一组存储单元的预期数据进行比较，以产生第一组存储单元的第一组通过/未过信号；
-将第一组存储单元的第一组通过/未过信号压缩成第二通过/未过信号；
-响应数据有效信号而锁存第二通过/未过信号；以及
-若第二通过/未过信号指示测试未过，则响应后续的数据有效信号而将第二通过/未过信号的锁存保持。
19.如权利要求18所述的方法，还包括：
-将从第一存储体的第二组存储单元中读出的数据与所述第二组存储单元的预期数据进行比较，以产生所述第二组存储单元的第二组通过/未过信号；
-将所述第二组存储单元的第二组通过/未过信号压缩成第三通过/未过信号；
-响应数据有效信号而锁存第三通过/未过信号；以及
-若第三通过/未过信号指示测试未过，则响应后续的数据有效信号而将第三通过/未过信号的锁存保持。
20.如权利要求19所述的方法，还包括：
将第二通过/未过信号与第三通过/未过信号组合而产生第一存储体的第四通过/未过信号。
21.如权利要求20所述的方法，还包括：
-将从第二存储体的第三组存储单元中读出的数据与第三组存储单元的预期数据进行比较，以产生第三组存储单元的第三组通过/未过信号；
-将第三组存储单元的第三组通过/未过信号压缩成第五通过/未过信号；
-响应数据有效信号而锁存第五通过/未过信号；以及
-若第五通过/未过信号指示测试未过，则响应后续的数据有效信号而将第五通过/未过信号的锁存保持。
22.如权利要求21所述的方法，还包括：
-将从第二存储体的第四组存储单元中读出的数据与第四组存储单元的预期数据进行比较，以产生第四组存储单元的第四组通过/未过信号；
-将第四组存储单元的第四组通过/未过信号压缩成第六通过/未过信号；
-响应数据有效信号而锁存第六通过/未过信号；以及
-若第六通过/未过信号指示测试未过，则响应后续的数据有效信号而将第六通过/未过信号的锁存保持。
23.如权利要求22所述的方法，还包括：
将第五通过/未过信号与第六通过/未过信号组合而产生第二存储体的第七通过/未过信号。
24.如权利要求23所述的方法，还包括：
将第四通过/未过信号与第七通过/未过信号组合而产生第一存储体和第二存储体的总体通过/未过信号。
25.一种测试存储器的方法，该方法包括：
-将预期数据同时写到存储器的多个存储体的存储单元中；
-从所述存储器的多个存储体的存储单元中同时读出数据；
-将从存储单元读出的数据与预期数据同时进行比较以产生各存储体的测试结果；以及
-将所述各存储体的测试结果组合而得到所述存储器的总体测试结果。
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Date Code Title Description
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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