JP2023140761A - 電子デバイス - Google Patents

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Abstract

【課題】ＢＧＡを使用した電子デバイスの信号品質を改善すること。
【解決手段】実施形態の電子デバイス１は、第１基板１０と、第２基板２０と、第１導電体ＳＢと、第２導電体ＳＰと、第１電子部品ＭＣとを含む。第１基板１０は、第１コネクタ部ＣＰと、上面に配置された複数の第１パッド部ＰＤａと、第２パッド部ＰＤａ（１，４）と第１コネクタ部ＣＰとを接続する第１伝送線路ＴＬとを有する。第２基板２０は、下面に複数の第１パッド部ＰＤａとそれぞれ対向して配置された複数の第３パッド部ＰＤｂを有する。第１導電体ＳＢは、第４パッド部ＰＤｂ（１，４）と第２パッド部ＰＤａ（１，４）とのそれぞれに接続される。第２導電体ＳＰは、第５パッド部ＰＤｂ（２，４）に接続される。第１電子部品ＭＣは、一端及び他端が第１導電体ＳＢ及び第２導電体ＳＰにそれぞれ接している。
【選択図】図５

Description

実施形態は、電子デバイスに関する。
電子デバイスで使用される半導体パッケージの一種として、ＢＧＡ（Ball Grid Array）が知られている。
米国特許第９６９９８８７号明細書
ＢＧＡを使用した電子デバイスの信号品質を改善すること。
実施形態の電子デバイスは、第１基板と、第２基板と、第１導電体と、第２導電体と、第１電子部品とを含む。第１基板は、第１コネクタ部と、上面に一定の間隔で格子状に配置された複数の第１パッド部と、複数の第１パッド部に含まれた第２パッド部と第１コネクタ部とを接続する第１伝送線路とを有する。第２基板２０は、下面に複数の第１パッド部と第１方向にそれぞれ対向して配置された複数の第３パッド部を有する。第１導電体は、複数の第３パッド部に含まれた第４パッド部と第２パッド部とのそれぞれに接続される。第２導電体は、複数の第３パッド部に含まれた第５パッド部に接続される。第１電子部品は、一端及び他端が第１導電体及び第２導電体にそれぞれ接している。
実施形態に係る電子デバイスの構成の一例を示すブロック図。 実施形態に係る電子デバイスが備える実装基板及び半導体パッケージの接続部分の構造の概要を示す断面図。 実施形態に係る電子デバイスが備える実装基板の上面と隣り合う配線層の平面レイアウトの一例を示す平面図。 実施形態に係る電子デバイスが備える半導体パッケージが有する基板の下面と隣り合う配線層の平面レイアウトの一例を示す平面図。 実施形態に係る電子デバイスにおける実装部品の配置の一例を示す斜視図。 実施形態に係る電子デバイスの詳細な断面構造の一例を示す断面図。 第１変形例に係る電子デバイスの構造の一例を示す断面図。 第２変形例に係る電子デバイスの構造の一例を示す断面図。 第３変形例に係る電子デバイスの構造の一例を示す断面図。 第４変形例に係る電子デバイスの構造の一例を示すテーブル。 第５変形例に係る電子デバイスの構成の一例を示すブロック図。 第６変形例に係る電子デバイスの構造の一例を示すテーブル。 比較例に係る電子デバイスにおける実装部品の配置の一例を示す斜視図。
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
［１］実施形態
以下に、実施形態に係る電子デバイス１について説明する。
［１－１］構成
［１－１－１］電子デバイス１の構成
図１は、実施形態に係る電子デバイス１の構成の一例を示すブロック図である。電子デバイス１は、例えば、実装基板１０、及び半導体パッケージ２０を備える。
実装基板１０は、例えば、プリント回路板（ＰＣＢ：Printed Circuit Board）である。実装基板１０は、１層又は複数層で構成される。実装基板１０は、少なくとも１つの半導体パッケージ２０を実装し得る。実装基板１０は、例えば、コネクタ部ＣＰ、及び伝送線路ＴＬを含む。実装基板１０は、複数のコネクタ部ＣＰを有し得る。実装基板１０は、複数の伝送線路ＴＬを有し得る。コネクタ部ＣＰ及び伝送線路ＴＬは、外部のデバイスと半導体パッケージ２０との間を、複数組で接続し得る。
コネクタ部ＣＰは、外部接続端子である。コネクタ部ＣＰは、半導体パッケージ２０と外部のデバイスとの間を電気的に接続可能に構成される。コネクタ部ＣＰの数は、外部のデバイスと電子デバイス１との間で使用される通信インターフェース規格に準拠する。
伝送線路ＴＬは、配線パターンである。伝送線路ＴＬは、コネクタ部ＣＰと半導体パッケージ２０との間を接続する。伝送線路ＴＬは、“伝送路”や“配線”と呼ばれてもよい。
半導体パッケージ２０は、ＢＧＡ（Ball Grid Array）である。半導体パッケージ２０は、実装基板１０上に実装される。半導体パッケージ２０は、例えば、ＩＣチップ２１、はんだボールＳＢ、はんだ部ＳＰ、及び実装部品ＭＣを含む。はんだボールＳＢ及びはんだ部ＳＰは、半導体パッケージ２０の底面に、一定の間隔で格子状に配置される。
ＩＣチップ２１は、半導体集積回路を含む半導体装置である。ＩＣチップ２１としては、様々な半導体装置が使用され得る。ＩＣチップ２１は、例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置である。
はんだボールＳＢは、外部電極端子である。はんだボールＳＢは、半導体パッケージ２０の実装に使用される導電体の塊である。はんだボールＳＢは、“ＢＧＡパッド”と呼ばれてもよいし、単に“導電体”と呼ばれてもよい。半導体パッケージ２０は、底面に、複数のはんだボールＳＢを有し得る。はんだボールＳＢは、半導体パッケージ２０と実装部品ＭＣとの接続にも使用され得る。
はんだ部ＳＰは、外部電極端子である。はんだ部ＳＰは、電子部品の実装に使用される導電体の塊である。はんだ部ＳＰは、“はんだペースト”と呼ばれてもよいし、単に“導電体”と呼ばれてもよい。はんだ部ＳＰは、例えば、半導体パッケージ２０と実装部品ＭＣとの接続に使用される。半導体パッケージ２０は、底面に、複数のはんだボールＳＢを有し得る。
実装部品ＭＣは、例えば、カップリングコンデンサである。実装部品ＭＣは、はんだボールＳＢとはんだ部ＳＰとの間に接続される。具体的には、実装部品ＭＣの一端及び他端は、はんだボールＳＢ及びはんだ部ＳＰにそれぞれ接している。これにより、コネクタ部ＣＰは、伝送線路ＴＬと、はんだボールＳＢと、実装部品ＭＣと、はんだ部ＳＰとを介して、ＩＣチップ２１に接続される。実装部品ＭＣがカップリングコンデンサである場合、実装部品ＭＣは、伝送線路ＴＬを伝搬する信号の直流（ＤＣ）成分を除去し得る。すなわち、実装部品ＭＣは、ＡＣカップリングに使用され得る。なお、実装部品ＭＣとしては、実装される位置に応じてその他の電子部品が使用されてもよい。実装部品ＭＣとしては、ダイオードや抵抗器などが使用されてもよい。半導体パッケージ２０の底面に配置されるはんだ部ＳＰの数は、例えば、半導体パッケージ２０の底面に配置される実装部品ＭＣの数に対応する。
［１－１－２］電子デバイス１の構造
次に、実施形態に係る電子デバイス１の構造の詳細について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向は、実装基板１０の上面と平行な方向に対応する。Ｙ方向は、実装基板１０の上面と平行且つＸ方向と交差する方向に対応する。Ｚ方向は、実装基板１０の上面に対する鉛直方向に対応する。本明細書における“実装基板１０の上面”は、実装基板１０で半導体パッケージ２０が実装される側の面に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義され、実装基板１０から半導体パッケージ２０へ向かう方向が正方向（上方）に対応する。
［１：接続部分の構造の概要］
図２は、実施形態に係る電子デバイス１が備える実装基板１０及び半導体パッケージ２０の接続部分の構造の概要を示す断面図である。
実装基板１０は、半導体パッケージ２０とＺ方向に重なった部分に、複数のパッド部（図示せず）をさらに備える。半導体パッケージ２０とＺ方向に重なった部分に配置された複数のパッド部は、Ｚ方向に対向して配置されたはんだボールＳＢと接続され得る。
半導体パッケージ２０は、基板２２及び封止部材２３をさらに備える。基板２２は、例えば、プリント回路板（ＰＣＢ）である。基板２２は、１層又は複数層で構成される。基板２２の下面には、複数のはんだボールＳＢが配置される。基板２２の上面には、複数のパッド部（図示せず）と、ＩＣチップ２１とが設けられる。基板２２の上面の複数のパッド部のそれぞれは、基板２２の下面の複数のはんだボールのいずれかに接続される。ＩＣチップ２１は、例えば、複数のワイヤーボンディングにより、基板２２の上面の複数のパッド部にそれぞれ接続される。封止部材２３は、絶縁体である。封止部材２３は、基板２２上のＩＣチップ２１を封止している。封止部材２３は、例えば、エポキシ樹脂である。
以下では、実装基板１０が備える少なくとも１つの層のうち実装基板１０の上面と隣り合う配線層のことを“Ｌ１０”と呼ぶ。また、基板２２が備える少なくとも１つの層のうち基板２２の下面と隣り合う配線層のことを“Ｌ２０”と呼ぶ。実装基板１０及び基板２２のそれぞれに設けられるパッド部は、パッド部の平面形状に応じて、“ランド部”とよばれてもよい。
［２：実装基板１０の配線層Ｌ１０の平面レイアウト］
図３は、実施形態に係る電子デバイス１が備える実装基板１０の上面と隣り合う配線層Ｌ１０の平面レイアウトの一例を示す平面図である。実装基板１０の配線層Ｌ１０は、導電体層１１と、複数のパッド部ＰＤａと、複数のアンチパッド部ＡＰとを含む。
導電体層１１は、実装基板１０の配線層Ｌ１０に設けられた導電体である。複数のパッド部ＰＤａや伝送線路ＴＬを含む配線層Ｌ１０の回路パターンは、例えば、回路パターンが転写されたマスクを用いたエッチング処理により導電体層１１が加工されることで形成される。このため、導電体層１１と、配線層Ｌ１０の回路パターンとは、同じ導電体で構成される。また、伝送線路ＴＬと、伝送線路ＴＬに接続されたパッド部ＰＤａとは、連続的に設けられる。
複数のパッド部ＰＤａは、はんだボールＳＢ又ははんだ部ＳＰが接する導電体である。複数のパッド部ＰＤａは、実装基板１０の配線層Ｌ１０に、一定の間隔で格子状に配置される。図３に示されているＸ方向に沿って並んだ数字“１”～“５”は、パッド部ＰＤａのＸ座標に対応する。図３に示されているＹ方向に沿って並んだ数字“１”～“５”は、パッド部ＰＤａのＹ座標に対応する。以下の説明において、符号“ＰＤａ”には、パッド部ＰＤａが配置される座標を示す“（Ｘ座標，Ｙ座標）”が適宜付加されている。本例では、伝送線路ＴＬが、パッド部ＰＤａ（１，４）に接続されている。
配線層Ｌ１０の複数のアンチパッド部ＡＰは、配線層Ｌ１０の回路パターンと導電体層１１との間を離隔及び絶縁した領域である。アンチパッド部ＡＰは、配置された層内で導電体が除去された部分に対応付けられてもよいし、導電体層を分断して設けられた絶縁体と対応付けられてもよい。配線層Ｌ１０は、それぞれが１つのパッド部ＰＤａを囲むように設けられた複数のアンチパッド部ＡＰと、伝送線路ＴＬとパッド部ＰＤａとの組を囲むように設けられた少なくとも１つのアンチパッド部ＡＰとを含む。
［３：半導体パッケージ２０が有する基板２２の配線層Ｌ２０の平面レイアウト］
図４は、実施形態に係る電子デバイス１が備える半導体パッケージ２０が有する基板２２の配線層Ｌ２０の平面レイアウトの一例を示す平面図である。半導体パッケージ２０の配線層Ｌ２０は、導電体層２４と、複数のパッド部ＰＤｂと、複数のアンチパッド部ＡＰとを含む。
導電体層２４は、半導体パッケージ２０の配線層Ｌ２０に設けられた導電体である。複数のパッド部ＰＤｂを含む配線層Ｌ２０の回路パターンは、例えば、回路パターンが転写されたマスクを用いたエッチング処理により導電体層２４が加工されることで形成される。このため、導電体層２４と、配線層Ｌ２０の回路パターンとは、同じ導電体で構成される。
複数のパッド部ＰＤｂは、はんだボールＳＢ又ははんだ部ＳＰが接する導電体である。複数のパッド部ＰＤｂは、基板２２の配線層Ｌ２０に、一定の間隔で格子状に配置される。図４に示されているＸ方向に沿って並んだ数字“１”～“５”は、パッド部ＰＤｂのＸ座標に対応する。図４に示されているＹ方向に沿って並んだ数字“１”～“５”は、パッド部ＰＤｂのＹ座標に対応する。以下の説明において、符号“ＰＤｂ”には、パッド部ＰＤｂが配置される座標を示す“（Ｘ座標，Ｙ座標）”が適宜付加されている。
配線層Ｌ２０の複数のアンチパッド部ＡＰは、配線層Ｌ２０の回路パターンと導電体層２４との間を離隔及び絶縁した領域である。配線層Ｌ２０は、それぞれが１つのパッド部ＰＤｂを囲むように設けられた複数のアンチパッド部ＡＰを含む。
半導体パッケージ２０の基板２２の複数のパッド部ＰＤｂは、実装基板１０の複数のパッド部ＰＤａとそれぞれＺ方向に対向して配置され得る。本明細書では、同じ座標に対応するパッド部ＰＤａとパッド部ＰＤｂとの組が、Ｚ方向に対向して配置されていることを示している。本例では、パッド部ＰＤｂ（１，４）が、はんだボールＳＢを介して、伝送線路ＴＬに接続されたパッド部ＰＤａ（１，４）と接続される。
［４：実装部品ＭＣの配置］
図５は、実施形態に係る電子デバイス１における実装部品ＭＣの配置の一例を示す斜視図である。電子デバイス１において、伝送線路ＴＬの一端は、コネクタ部ＣＰに接続される。電子デバイス１において、伝送線路ＴＬの他端は、実装基板１０のパッド部ＰＤａ（１，４）に接続される。電子デバイス１において、実装基板１０のパッド部ＰＤａ（１，４）は、はんだボールＳＢを介して、半導体パッケージ２０のパッド部ＰＤｂ（１，４）に接続される。電子デバイス１において、実装部品ＭＣの一端は、パッド部ＰＤｂ（１，４）に接したはんだボールＳＢに接続される。電子デバイス１において、実装部品ＭＣの他端は、パッド部ＰＤｂ（２，４）に接したはんだ部ＳＰに接続される。
つまり、電子デバイス１において、コネクタ部ＣＰは、伝送線路ＴＬと、パッド部ＰＤａ（１，４）と、はんだボールＳＢと、パッド部ＰＤｂ（２，４）とを介して、ＩＣチップ２１に接続される。電子デバイス１において、実装部品ＭＣは、半導体パッケージ２０の下面（すなわち、基板２２の下面）に設けられたはんだボールＳＢとはんだ部ＳＰとの間に接続される。このため、実装部品ＭＣは、平面視において半導体パッケージ２０と重なる領域に配置されている。言い換えると、電子デバイス１において、実装部品ＭＣは、実装基板１０と半導体パッケージ２０の基板２２との間に配置される。
なお、電子デバイス１において、実装部品ＭＣは、Ｘ方向に隣り合う２つのパッド部ＰＤｂの間に接続されてもよいし、Ｙ方向に隣り合う２つのパッド部ＰＤｂの間に接続されてもよいし、ＸＹ平面と平行且つＸ方向及びＹ方向と交差する方向に隣り合う２つのパッド部ＰＤｂの間に接続されてもよい。
［５：電子デバイス１の詳細な断面構造］
図６は、実施形態に係る電子デバイス１の詳細な断面構造の一例を示す断面図である。図６は、電子デバイス１において、パッド部ＰＤｂ（１，４）、ＰＤｂ（２，４）及びＰＤｂ（３，４）と実装部品ＭＣとを含み、且つＸＺ平面に沿った断面を示している。絶縁体層ＩＮＳが、太線のハッチングで示されている。以下では、実装基板１０及び基板２２のそれぞれが２つの配線層と２つのプレーン層とを有する場合について説明する。
実装基板１０は、プレーン層Ｌ１１及びＬ１２と、配線層Ｌ１３と、絶縁体層１００、１１０及び１２０と、導電体層１２と、導電体層ＰＷａ及びＧＮＤａとをさらに含む。配線層Ｌ１３上には、絶縁体層１００、プレーン層Ｌ１２、絶縁体層１１０、プレーン層Ｌ１１、絶縁体層１２０、及び配線層Ｌ１０が、この順番に積層されている。絶縁体層１１０、１２０及び１３０は、例えば、プリプレグである。
プレーン層Ｌ１１は、導電体層ＰＷａを含む。導電体層ＰＷａは、ＸＹ平面に沿って広がった板状の導電体である。導電体層ＰＷａには、例えば、図示が省略されたビアホールを介して電源電圧が印加される。導電体層ＰＷａには、ビアホールが貫通して設けられていてもよい。導電体層ＰＷａとビアホールとの間には、アンチパッド部ＡＰ（絶縁体層ＩＮＳ）が形成され得る。
プレーン層Ｌ１２は、導電体層ＧＮＤａを含む。導電体層ＧＮＤは、ＸＹ平面に沿って広がった板状の導電体である。導電体層ＧＮＤａは、例えば、図示が省略されたビアホールを介して、接地される。導電体層ＧＮＤａには、ビアホールが貫通して設けられていてもよい。導電体層ＧＮＤａとビアホールとの間には、アンチパッド部ＡＰ（絶縁体層ＩＮＳ）が形成され得る。
配線層Ｌ１３は、導電体層１２を含む。導電体層１２は、配線層Ｌ１３の回路パターンに対応する。配線層Ｌ１３の回路パターンは、図示が省略されたビアホールを介して、異なる配線層に設けられた導電体と電気的に接続され得る。
半導体パッケージ２０の基板２２は、プレーン層Ｌ２１及びＬ２２と、配線層Ｌ２３と、絶縁体層２００、２１０及び２２０と、ビアホール２５及び２６と、導電体層ＰＷｂ及びＧＮＤｂとをさらに含む。配線層Ｌ２０上に、絶縁体層２００、プレーン層Ｌ２１、絶縁体層２１０、プレーン層Ｌ２２、絶縁体層２２０、及び配線層Ｌ２３が、この順番に積層されている。絶縁体層２１０、２２０及び２３０は、例えば、プリプレグである。ビアホール２５及び２６は、Ｚ方向に延伸した部分を有する配線（導電体）である。
プレーン層Ｌ２１は、導電体層ＰＷｂを含む。導電体層ＰＷｂは、ＸＹ平面に沿って広がった板状の導電体である。導電体層ＰＷｂには、例えば、図示が省略されたビアホールを介して電源電圧が印加される。導電体層ＰＷｂには、ビアホールが貫通して設けられていてもよい。導電体層ＰＷａとビアホールとの間には、アンチパッド部ＡＰ（絶縁体層ＩＮＳ）が形成され得る。導電体層ＰＷｂは、ビアホールと電気的に接続されていてもよい。
プレーン層Ｌ２２は、導電体層ＧＮＤｂを含む。導電体層ＧＮＤｂは、ＸＹ平面に沿って広がった板状の導電体である。導電体層ＧＮＤｂは、図示が省略されたビアホールを介して、接地される。導電体層ＧＮＤｂには、ビアホールが貫通して設けられていてもよい。導電体層ＧＮＤｂとビアホールとの間には、アンチパッド部ＡＰ（絶縁体層ＩＮＳ）が形成され得る。導電体層ＧＮＤｂは、ビアホールと電気的に接続されていてもよい。
配線層Ｌ２３は、基板２２とＩＣチップ２１とを接続するワイヤーボンディングが接続される複数のパッド部（図示せず）と、ビアホール２５の一端に設けられたパッド部と、ビアホール２６の一端に設けられたパッド部とを含む。ビアホール２５の他端は、パッド部ＰＤｂ（２，４）に対応する。ビアホール２６の他端は、パッド部ＰＤｂ（３，４）に対応する。ビアホール２５及び２６のそれぞれの他端は、ＩＣチップ２１と電気的に接続される。
パッド部ＰＤｂ（１，４）には、はんだボールＳＢが接している。パッド部ＰＤｂ（１，４）は、接したはんだボールＳＢを介して、対向するパッド部ＰＤａ（１，４）（すなわち、伝送線路ＴＬに接続されたパッド部ＰＤａ）に接続される。パッド部ＰＤｂ（１，４）に接したはんだボールＳＢは、実装部品ＭＣの一端に接している。パッド部ＰＤｂ（１，４）は、例えば、配線層Ｌ２０以外の層に設けられた導電体との接続を有しない。パッド部ＰＤｂ（１，４）と、配線層Ｌ２０以外の層に設けられた回路パターンとは、絶縁されていることが好ましい。
パッド部ＰＤｂ（２，４）には、はんだ部ＳＰが接している。すなわち、ビアホール２５の他端には、はんだ部ＳＰが設けられている。パッド部ＰＤｂ（２，４）に接したはんだ部ＳＰは、実装部品ＭＣの他端に接している。実装部品ＭＣは、パッド部ＰＤｂ（１，４）に接したはんだボールＳＢと、パッド部ＰＤｂ（２，４）に接したはんだ部ＳＰとによって固定されている。実装部品ＭＣは、絶縁体を介して基板２２に接していてもよい。パッド部ＰＤｂ（２，４）に接したはんだ部ＳＰは、例えば、対向するパッド部ＰＤａ（２，４）から離れている。すなわち、実装基板１０に半導体パッケージ２０が実装された状態において、はんだ部ＳＰは、実装基板１０と接しない。
パッド部ＰＤｂ（３，４）には、はんだボールＳＢが接している。すなわち、ビアホール２６の他端には、はんだボールＳＢが設けられている。パッド部ＰＤｂ（３，４）は、接したはんだボールＳＢを介して、対向するパッド部ＰＤａ（３，４）に接続される。パッド部ＰＤａ（３，４）は、図示が省略されたビアホールを介して、実装基板１０の配線層Ｌ１３に形成された回路パターンや、導電体層ＰＷａや、導電体層ＧＮＤａなどに接続され得る。
［１－２］実施形態の効果
実施形態に係る電子デバイス１の実装基板１０に実装された半導体パッケージ２０は、インピーダンスの整合が考慮された伝送線路ＴＬ及び実装部品ＭＣを介して、実装基板１０のコネクタ部ＣＰに接続される。
実施形態に係る電子デバイス１において、コネクタ部ＣＰは、伝送線路ＴＬと、パッド部ＰＤａ（１，４）及びＰＤｂ（１，４）間のはんだボールＳＢと、実装部品ＭＣと、パッド部ＰＤｂ（２，４）に接したはんだ部ＳＰとを介して、ＩＣチップ２１に接続される。このように、実施形態に係る電子デバイス１では、コネクタ部ＣＰに入力された信号が、１つの伝送線路ＴＬを介して半導体パッケージ２０のＩＣチップ２１に伝搬する。つまり、実施形態に係る電子デバイス１では、コネクタ部ＣＰと半導体パッケージ２０との間でインピーダンスが不連続になり得る部分が、コネクタ部ＣＰと伝送線路ＴＬとの接続部分と、伝送線路ＴＬと連続的に設けられたパッド部ＰＤａ（１，４）とはんだボールＳＢとの接続部分と、はんだボールＳＢと実装部品ＭＣとの接続部分と、実装部品ＭＣとはんだ部ＳＰとの接続部分との組に集約されている。
その結果、実施形態に係る電子デバイス１は、インピーダンスの不連続を解消することが可能な回路パターンの設計、すなわちＳＩ（Signal Integrity）特性を最適化する設計を簡易にすることができる。従って、実施形態に係る電子デバイス１は、ＢＧＡを使用した電子デバイス１の信号品質を改善することができる。
また、実施形態に係る電子デバイス１では、コネクタ部ＣＰに入力された信号の経路に直列に接続された実装部品ＭＣが、半導体パッケージ２０の基板２２の下面に設けられたはんだボールＳＢとはんだ部ＳＰとの間に配置されている。その結果、実施形態に係る電子デバイス１は、実装基板１０において、インピーダンスの整合が考慮された配線レイアウトの面積を削減し、且つ配線レイアウトの制約を緩和することができる。
さらに、実施形態に係る電子デバイス１の実装基板１０は、電子デバイス１の製造時において作業工数を増加させる要因となる特殊な形状を有する配線レイアウトを使用することなく、電子デバイス１のＳＩ特性を改善することができる。その結果、実施形態に係る電子デバイス１は、電子デバイス１の製造コストを削減することができる。
［２］変形例
実施形態に係る電子デバイス１は、様々な変形が可能である。以下に、実施形態に係る電子デバイス１の変形例として、第１～第６変形例について説明する。
［２－１］第１変形例
図７は、第１変形例に係る電子デバイス１ａの構造の一例を示す断面図である。図７は、電子デバイス１ａにおいて、パッド部ＰＤｂ（１，４）、ＰＤｂ（２，４）及びＰＤｂ（３，４）と実装部品ＭＣとを含み、且つＸＺ平面に沿った断面を示している。第１変形例に係る電子デバイス１ａは、実装基板１０及び半導体パッケージ２０ａを備える。半導体パッケージ２０ａは、実施形態に係る電子デバイス１に対して、実装部品ＭＣの他端が接続されたはんだ部ＳＰが、はんだボールＳＢに置き換えられた構成を有する。
第１変形例において、実装部品ＭＣの一端及び他端は、それぞれパッド部ＰＤｂ（１，４）に接したはんだボールＳＢと、パッド部ＰＤｂ（２，４）に接したはんだボールＳＢとに接している。第１変形例において、実装部品ＭＣは、パッド部ＰＤｂ（１，４）に接したはんだボールＳＢと、パッド部ＰＤｂ（２，４）に接したはんだボールＳＢとによって固定されている。また、第１変形例において、パッド部ＰＤｂ（２，４）に接したはんだボールＳＢは、パッド部ＰＤａ（２，４）に接している。第１変形例に係る電子デバイス１ａのその他の構成は、実施形態に係る電子デバイス１と同様である。
第１変形例では、実装部品ＭＣの他端が接続されたはんだ部ＳＰが、はんだボールＳＢに置き換えられている。第１変形例に係る電子デバイス１ｂによれば、実施形態と同様の効果を得ることができる。
［２－２］第２変形例
図８は、第２変形例に係る電子デバイス１ｂの構造の一例を示す断面図である。図８は、電子デバイス１ｂにおいて、パッド部ＰＤｂ（１，４）、ＰＤｂ（２，４）及びＰＤｂ（３，４）と実装部品ＭＣ１及びＭＣ２とを含み、且つＸＺ平面に沿った断面を示している。第２変形例に係る電子デバイス１ｂは、実装基板１０ａ及び半導体パッケージ２０ｂを備える。実装基板１０ａでは、パッド部ＰＤａ（２，４）に、はんだ部ＳＰａが設けられている。半導体パッケージ２０ｂでは、パッド部ＰＤｂ（２，４）に、はんだ部ＳＰｂが設けられている。そして、電子デバイス１ｃは、はんだ部ＳＰａと、パッド部ＰＤｂ（１，４）に接続されたはんだボールＳＢとの間に、実装部品ＭＣ１が接続されている。はんだ部ＳＰａと、はんだ部ＳＰｂとの間に、実装部品ＭＣ２が接続されている。
第２変形例における実装部品ＭＣ１は、例えば、カップリングコンデンサである。第２変形例における実装部品ＭＣ２は、例えば、ダイオードである。実装部品ＭＣ２が接続されたパッド部ＰＤａ（２，４）は、例えば、ビアホールを介して、導電体層ＧＮＤａに電気的に接続される。ダイオードのアノード及びカソードは、ダイオードの種別に応じて、はんだ部ＳＰａ及びＳＰｂの一方及び他方にそれぞれ接続される。例えば、実装部品ＭＣ２がＰＮ接合ダイオードである場合、ダイオードのアノードがはんだ部ＳＰｂに接続され、ダイオードのカソードがはんだ部ＳＰａに接続される。
第２変形例では、実装基板１０と半導体パッケージ２０の接続面との間に、ダイオードなどの電子部品が実装されている。第２変形例に係る電子デバイス１ｃによれば、実施形態と同様の効果を得ることができる。
さらに、第２変形例に係る電子デバイス１ｂは、パッド部ＰＤａ（２，４）とパッド部ＰＤｂ（２，４）との間に接続されたダイオードによって、ＥＳＤ（Electrostatic Discharge）耐圧及びＣＤＭ耐圧を改善することができる。
［２－３］第３変形例
図９は、第３変形例に係る電子デバイス１ｃの構造の一例を示す断面図である。図９は、電子デバイス１ｃにおいて、パッド部ＰＤｂ（１，４）、ＰＤｂ（２，４）及びＰＤｂ（３，４）と実装部品ＭＣとを含み、且つＸＺ平面に沿った断面を示している。第３変形例に係る電子デバイス１ｃは、実装基板１０ｂ及び半導体パッケージ２０ｃを備える。実装基板１０ｂでは、プレーン層Ｌ１１が、アンチパッド部ＡＰａを有している。半導体パッケージ２０ｃでは、プレーン層Ｌ２１が、アンチパッド部ＡＰｂを有している。
アンチパッド部ＡＰａは、プレーン層Ｌ１１内で伝送線路ＴＬが接続されたはんだボールＳＢに接したパッド部ＰＤａ（１，４）とＺ方向に対向する部分に設けられている。アンチパッド部ＡＰａの平面形状は、パッド部ＰＤａ（１，４）と同じであってもよいし、異なっていてもよい。アンチパッド部ＡＰａの平面形状は、パッド部ＰＤａ（１，４）とＰＤｂ（１，４）との間のはんだボールＳＢの接点におけるインピーダンスの整合をとることが可能なように適宜設計され得る。
アンチパッド部ＡＰｂは、プレーン層Ｌ２１内で伝送線路ＴＬが接続されたはんだボールＳＢに接したパッド部ＰＤｂ（１，４）とＺ方向に対向する部分に設けられている。アンチパッド部ＡＰｂの平面形状は、パッド部ＰＤｂ（１，４）と同じであってもよいし、異なっていてもよい。アンチパッド部ＡＰｂの平面形状は、パッド部ＰＤａ（１，４）とＰＤｂ（１，４）との間のはんだボールＳＢの接点におけるインピーダンスの整合をとることが可能なように適宜設計され得る。
第３変形例では、プレーン層Ｌ１１及びＬ２１にそれぞれアンチパッド部ＡＰａ及びＡＰｂが設けられている。第３変形例に係る電子デバイス１ｃによれば、実施形態と同様の効果を得ることができる。
さらに、第３変形例に係る電子デバイス１ｃは、プレーン層Ｌ１１及びＬ２１に設けられたアンチパッド部ＡＰｂによって、パッド部ＰＤａ（１，４）とＰＤｂ（１，４）との間のはんだボールＳＢの接点における寄生容量を低減することが出来る。これにより、第３変形例に係る電子デバイス１ｃは、アンチパッド部ＡＰａ及びＡＰｂのレイアウトに応じてインピーダンスの不連続を低減させることができ、電子デバイス１ｃの信号品質を改善することができる。なお、第３変形例において、アンチパッド部ＡＰａ及びＡＰｂは、少なくとも一方が設けられていればよい。
［２－４］第４変形例
図１０は、第４変形例に係る電子デバイス１ｄの構造の一例を示すテーブルである。図１０の（Ａ）及び（Ｂ）は、それぞれ第４変形例の第１の例に係る電子デバイス１ｄ＿１、及び第４変形例の第２の例に係る電子デバイス１ｄ＿２に対応する。図１０の（Ａ）及び（Ｂ）のそれぞれは、基板２２の配線層Ｌ１０において、伝送線路ＴＬが電気的に接続されるパッド部ＰＤｂを含む領域におけるアンチパッド部ＡＰの平面レイアウトを示している。
図１０の（Ａ）に示すように、第４変形例の第１の例に係る電子デバイス１ｄ＿１では、実装部品ＭＣがそれぞれ接続されたパッド部ＰＤｂ（１，４）及びＰＤｂ（２，４）の周囲をまとめて囲うアンチパッド部ＡＰｃが設けられている。その他のパッド部ＰＤｂの周囲は、実施形態と同様に、１つのアンチパッド部ＡＰにより囲われている。電子デバイス１ｄ＿１のその他の構造は、実施形態に係る電子デバイス１と同様である。
図１０の（Ｂ）に示すように、第４変形例の第２の例に係る電子デバイス１ｄ＿２では、実装部品ＭＣがそれぞれ接続されたパッド部ＰＤｂ（１，４）及びＰＤｂ（２，４）の周囲と、パッド部ＰＤｂ（２，４）と隣り合うパッド部ＰＤｂ（３，４）の周囲とをまとめて囲うアンチパッド部ＡＰｄが設けられている。言い換えると、アンチパッド部ＡＰｄは、実装部品ＭＣが接続されたパッド部ＰＤｂ（１，４）及びＰＤｂ（２，４）と、パッド部ＰＤｂ（１，４）又はＰＤｂ（２，４）と隣り合うパッド部ＰＤｂとのそれぞれの周囲をまとめて囲うように設けられている。電子デバイス１ｄ＿２のその他の構造は、実施形態に係る電子デバイス１と同様である。
第４変形例では、配線層Ｌ２０にアンチパッド部ＡＰｃやＡＰｄが設けられている。第４変形例に係る電子デバイス１ｃによれば、実施形態と同様の効果を得ることができる。
さらに、第４変形例に係る電子デバイス１ｄは、アンチパッド部ＡＰｃやＡＰｄのレイアウトを利用することによって、パッド部ＰＤａ（１，４）とＰＤｂ（１，４）との間のはんだボールＳＢの接点における寄生容量の低減量を調整することが出来る。これにより、第４変形例に係る電子デバイス１ｄは、インピーダンスの不連続を低減させることができ、電子デバイス１ｄの信号品質を改善することができる。なお、アンチパッド部ＡＰｃ及びＡＰｄのそれぞれは、配線層Ｌ１０に設けられてもよい。はんだボールＳＢの接点における寄生容量は、配線層Ｌ１０におけるアンチパッド部ＡＰのレイアウトに応じてさらに調整され得る。
［２－５］第５変形例
図１１は、第５変形例に係る電子デバイス１ｅの構成の一例を示すブロック図である。電子デバイス１ｅは、実装基板１０ｃ及び半導体パッケージ２０ｅを備える。実装基板１０ｃは、コネクタ部ＣＰ１及びＣＰ２と、伝送線路ＴＬ１及びＴＬ２を有する。半導体パッケージ２０ｅは、ＩＣチップ２１ａと、はんだボールＳＢ１及びＳＢ２と、はんだ部ＳＰ１及びＳＰ２と、実装部品ＭＣａ及びＭＣｂとを有する。伝送線路ＴＬ１及びＴＬ２は、差動信号配線である。
電子デバイス１ｅにおいて、コネクタ部ＣＰ１は、伝送線路ＴＬ１と、はんだボールＳＢ１と、実装部品ＭＣａと、はんだ部ＳＰ１とを介して、ＩＣチップ２１ａに接続される。実装部品ＭＣａの一端及び他端は、実施形態と同様に、はんだボールＳＢ１及びはんだ部ＳＰ１にそれぞれ接している。電子デバイス１ｅにおいて、コネクタ部ＣＰ２は、伝送線路ＴＬ２と、はんだボールＳＢ２と、実装部品ＭＣｂと、はんだ部ＳＰ２とを介して、ＩＣチップ２１ａに接続される。実装部品ＭＣｂの一端及び他端は、実施形態と同様に、はんだボールＳＢ１及びはんだ部ＳＰ１にそれぞれ接している。第５変形例に係る電子デバイス１ｅのその他の構成は、実施形態と同様である。
第５変形例では、実施形態で説明された構造は、差動信号配線に適用されている。第５変形例に係る電子デバイス１ｅによれば、実施形態と同様の効果を得ることができる。
［２－６］第６変形例
図１２は、第６変形例に係る電子デバイス１ｆの構造の一例を示すテーブルである。図１２の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）及び（Ｆ）は、それぞれ第６変形例の第１の例に係る電子デバイス１ｆ＿１、第６変形例の第２の例に係る電子デバイス１ｆ＿２、第６変形例の第３の例に係る電子デバイス１ｆ＿３、第６変形例の第４の例に係る電子デバイス１ｆ＿４、第６変形例の第５の例に係る電子デバイス１ｆ＿５、及び第６変形例の第６の例に係る電子デバイス１ｆ＿６に対応する。図１３の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）及び（Ｆ）のそれぞれは、基板２２の配線層Ｌ１０において、伝送線路ＴＬ１及びＴＬ２がそれぞれ電気的に接続され且つ隣り合う２つのパッド部ＰＤｂを含む領域におけるアンチパッド部ＡＰの平面レイアウトを示している。
図１２の（Ａ）に示すように、第６変形例の第１の例に係る電子デバイス１ｆ＿１ではパッド部ＰＤｂのそれぞれに、１つのパッド部ＰＤｂの周囲を囲うアンチパッド部ＡＰが設けられている。
図１２の（Ｂ）に示すように、第６変形例の第２の例に係る電子デバイス１ｆ＿２では、実装部品ＭＣａの一端及び他端がそれぞれ接続されたパッド部ＰＤｂ（１，４）及びＰＤｂ（２，４）の周囲をまとめて囲うアンチパッド部ＡＰｃが設けられる。同様に、電子デバイス１ｆ＿２では、実装部品ＭＣｂの一端及び他端がそれぞれ接続されたパッド部ＰＤｂ（１，５）及びＰＤｂ（２，５）の周囲をまとめて囲うアンチパッド部ＡＰｃが設けられている。電子デバイス１ｆ＿１のその他の構造は、実施形態に係る電子デバイス１と同様である。
図１２の（Ｃ）に示すように、第６変形例の第３の例に係る電子デバイス１ｆ＿３では、実装部品ＭＣａの一端及び他端がそれぞれ接続されたパッド部ＰＤｂ（１，４）及びＰＤｂ（２，４）の周囲と、パッド部ＰＤｂ（２，４）と隣り合うパッド部ＰＤｂ（３，４）の周囲とをまとめて囲うアンチパッド部ＡＰｄが設けられる。同様に、電子デバイス１ｆ＿３では、実装部品ＭＣｂの一端及び他端がそれぞれ接続されたパッド部ＰＤｂ（１，５）及びＰＤｂ（２，５）の周囲と、パッド部ＰＤｂ（２，５）と隣り合うパッド部ＰＤｂ（３，５）の周囲とをまとめて囲うアンチパッド部ＡＰｄが設けられる。電子デバイス１ｆ＿２のその他の構造は、実施形態に係る電子デバイス１と同様である。
図１２の（Ｄ）に示すように、第６変形例の第４の例に係る電子デバイス１ｆ＿４では、実装部品ＭＣａの一端が接続されたパッド部ＰＤｂ（１，４）の周囲と、実装部品ＭＣｂの一端が接続されたパッド部ＰＤｂ（１，５）の周囲とをまとめて囲うアンチパッド部ＡＰｅが設けられる。同様に、電子デバイス１ｆ＿４では、実装部品ＭＣａの他端が接続されたパッド部ＰＤｂ（１，４）の周囲と、実装部品ＭＣｂの他端が接続されたパッド部ＰＤｂ（１，５）の周囲とをまとめて囲うアンチパッド部ＡＰｅが設けられる。電子デバイス１ｆ＿４のその他の構造は、実施形態に係る電子デバイス１と同様である。
図１２の（Ｅ）に示すように、第６変形例の第５の例に係る電子デバイス１ｆ＿５では、実装部品ＭＣａの一端及び他端がそれぞれ接続されたパッド部ＰＤｂ（１，４）及びＰＤｂ（２，４）の周囲と、実装部品ＭＣｂの一端及び他端がそれぞれ接続されたパッド部ＰＤｂ（１，５）及びＰＤｂ（２，５）の周囲とをまとめて囲うアンチパッド部ＡＰｆが設けられる。電子デバイス１ｆ＿５のその他の構造は、実施形態に係る電子デバイス１と同様である。
図１２の（Ｆ）に示すように、第６変形例の第６の例に係る電子デバイス１ｆ＿６では、実装部品ＭＣａの一端及び他端がそれぞれ接続されたパッド部ＰＤｂ（１，４）及びＰＤｂ（２，４）の周囲と、パッド部ＰＤｂ（２，４）と隣り合うパッド部ＰＤｂ（３，４）の周囲と、実装部品ＭＣｂの一端及び他端がそれぞれ接続されたパッド部ＰＤｂ（１，５）及びＰＤｂ（２，５）の周囲と、パッド部ＰＤｂ（２，５）と隣り合うパッド部ＰＤｂ（３，５）の周囲とをまとめて囲うアンチパッド部ＡＰｇが設けられる。言い換えると、アンチパッド部ＡＰｇは、実装部品ＭＣａが接続されたパッド部ＰＤｂ（１，４）及びＰＤｂ（２，４）と、パッド部ＰＤｂ（１，４）又はＰＤｂ（２，４）と隣り合うパッド部ＰＤｂと、実装部品ＭＣｂが接続されたパッド部ＰＤｂ（１，５）及びＰＤｂ（２，５）と、パッド部ＰＤｂ（１，５）又はＰＤｂ（２，５）と隣り合うパッド部ＰＤｂとのそれぞれの周囲をまとめて囲うように設けられている。電子デバイス１ｆ＿６のその他の構造は、実施形態に係る電子デバイス１と同様である。
第６変形例では、アンチパッド部ＡＰの形状は、様々な変形が可能である。配線層Ｌ２０には、アンチパッド部ＡＰｃ、ＡＰｄ、ＡＰｅ、ＡＰｆ、及びＡＰｇの少なくとも一つが設けられている。第６変形例に係る電子デバイス１ｆによれば、実施形態と同様の効果を得ることができる。
さらに、第６変形例に係る電子デバイス１ｆは、アンチパッド部ＡＰｃ、ＡＰｄ、ＡＰｅ、ＡＰｆ、及びＡＰｇなどのレイアウトを利用することによって、パッド部ＰＤａ（１，４）とＰＤｂ（１，４）との間のはんだボールＳＢの接点における寄生容量の低減量を調整することが出来る。これにより、第６変形例に係る電子デバイス１ｆは、インピーダンスの不連続を低減させることができ、電子デバイス１ｆの信号品質を改善することができる。なお、アンチパッド部ＡＰｃ、ＡＰｄ、ＡＰｅ、ＡＰｆ、及びＡＰｇのそれぞれは、配線層Ｌ１０に設けられてもよい。はんだボールＳＢの接点における寄生容量は、配線層Ｌ１０におけるアンチパッド部ＡＰのレイアウトに応じてさらに調整され得る。
［３］その他
実施形態で説明に使用されたパッド部ＰＤの座標は、あくまで一例である。実施形態では、伝送線路ＴＬにパッド部ＰＤａ（１．４）が接続される場合について説明したが、これに限定されない。伝送線路ＴＬに接続されるパッド部ＰＤａは、実装基板１０の設計に応じて適宜変更され得る。実装基板１０と半導体パッケージ２０とを接続するはんだボールＳＢの数及び配置は、自由に設計され得る。電子デバイス１において、はんだボールＳＢとパッド部ＰＤｂとの間に、はんだ部ＳＰが設けられてもよい。実装部品ＭＣの一端及び他端がはんだ部ＳＰによって固定された後に、半導体パッケージ２０の基板２２の下部に複数のはんだボールＳＢが形成されてもよい。
実施形態は例示であり、発明の範囲はそれらに限定されない。
［４］比較例
次に、比較例に係る電子デバイス２について説明する。図１３は、比較例に係る電子デバイス１ａにおける実装部品の配置の一例を示す斜視図である。比較例に係る電子デバイス２は、実装基板１０ｄ及び半導体パッケージ２０ｆを備える。比較例に係る電子デバイス２は、伝送線路ＴＬａ及びＴＬｂを有する。
電子デバイス２において、伝送線路ＴＬａの一端は、コネクタ部ＣＰに接続される。電子デバイス２において、伝送線路ＴＬａの他端は、実装部品ＭＣの一端に接続される。電子デバイス２において、実装部品ＭＣの他端は、伝送線路ＴＬｂの一端に接続される。電子デバイス２において、伝送線路ＴＬｂの他端は、実装基板１０ｄのパッド部ＰＤａに接続される。電子デバイス２において、実装基板１０ｄのパッド部ＰＤａは、はんだボールＳＢを介して、半導体パッケージ２０ｆのパッド部ＰＤｂに接続される。電子デバイス２の実装部品ＭＣは、平面視において半導体パッケージ２０ｆと重ならない領域に配置されている。
比較例に係る電子デバイス２において、コネクタ部ＣＰは、伝送線路ＴＬａと、実装部品ＭＣと、伝送線路ＴＬｂと、パッド部ＰＤａ（１，４）と、はんだボールＳＢと、パッド部ＰＤｂ（２，４）とを介して、ＩＣチップ２１に接続される。つまり、比較例に係る電子デバイス２では、コネクタ部ＣＰに入力された信号が、少なくとも２つの伝送線路ＴＬａ及びＴＬｂを介して半導体パッケージ２０ｆのＩＣチップ２１に伝搬する。
その結果、比較例に係る電子デバイス２では、例えば、コネクタ部ＣＰと伝送線路ＴＬａとの接続部分と、伝送線路ＴＬａと実装部品ＭＣとの接続部分と、実装部品ＭＣと伝送線路ＴＬｂとの接続部分と、伝送線路ＴＬｂ（パッド部ＰＤａ）とはんだボールＳＢの接続部分とのそれぞれにおいてインピーダンスが不連続になり得る。また、比較例に係る電子デバイス２においてインピーダンスの整合をとるためには、実装基板１０ｄ上の回路パターンのレイアウトに制約が生じ得る。
１…電子デバイス
１０…実装基板
１１，１２…導電体層
１００，１１０，１２０…絶縁体層
２０…半導体パッケージ
２１…ＩＣチップ
２２…基板
２３…封止部材
２４…導電体層
２５，２６…ビアホール
２００，２１０，２２０…絶縁体層
ＰＷ，ＧＮＤ…導電体層
ＩＮＳ…絶縁体層
ＴＬ…伝送線路
ＭＣ…実装部品
ＣＰ…コネクタ部
ＰＤ…パッド部
ＡＰ…アンチパッド部
ＳＢ…はんだボール
ＳＰ…はんだ部

Claims (20)

  1. 第１コネクタ部と、上面に一定の間隔で格子状に配置された複数の第１パッド部と、前記複数の第１パッド部に含まれた第２パッド部と前記第１コネクタ部とを接続する第１伝送線路とを有する第１基板と、
    下面に前記複数の第１パッド部と第１方向それぞれ対向して配置された複数の第３パッド部を有する第２基板と、
    前記複数の第３パッド部に含まれた第４パッド部と前記第２パッド部とのそれぞれに接続された第１導電体と、
    前記複数の第３パッド部に含まれた第５パッド部に接続された第２導電体と、
    一端及び他端が前記第１導電体及び前記第２導電体にそれぞれ接した第１電子部品とを備える、
    電子デバイス。
  2. 前記第４パッド部と前記第５パッド部とは、隣り合っている、
    請求項１に記載の電子デバイス。
  3. 前記第１導電体は、前記第１導電体の上方の層に設けられた導電体と離隔及び絶縁されている、
    請求項１に記載の電子デバイス。
  4. 前記第１コネクタ部と前記第２パッド部との間に接続された電子部品を有しない、
    請求項１に記載の電子デバイス。
  5. 前記第１導電体は、はんだボールであり、
    前記第２導電体は、はんだペーストである、
    請求項１に記載の電子デバイス。
  6. 前記第２導電体は、前記複数の第１パッド部に含まれ且つ前記第５パッド部と前記第１方向に対向して配置された第６パッド部に接続され、
    前記第１導電体及び前記第２導電体のそれぞれは、はんだボールである、
    請求項１に記載の電子デバイス。
  7. 前記第１電子部品は、カップリングコンデンサである、
    請求項１に記載の電子デバイス。
  8. 前記第２導電体と、前記複数の第１パッド部に含まれ且つ前記第５パッド部と前記第１方向に対向して配置された第６パッド部との間に接続された第２電子部品をさらに備え、
    前記第２電子部品は、ダイオードである、
    請求項７に記載の電子デバイス。
  9. 前記第１基板は、前記複数の第１パッド部を含む第１層と、絶縁体層を介して前記第１層と隣り合う第２層とを有し、
    前記第２基板は、前記複数の第３パッド部を含む第３層と、絶縁体層を介して前記第１層と隣り合う第４層とを有し、
    前記第１基板の前記第２層内で前記第２パッド部と前記第１方向に対向する部分と、前記第２基板の前記第４層内で前記第４パッド部と前記第１方向に対向する部分との少なくとも一方に、アンチパッド部が設けられる、
    請求項１に記載の電子デバイス。
  10. 前記第２基板は、前記複数の第３パッド部をそれぞれ囲う複数のアンチパッド部をさらに有する、
    請求項１に記載の電子デバイス。
  11. 前記第２基板は、前記第４パッド部と前記第５パッド部とのそれぞれを囲うアンチパッド部をさらに有する、
    請求項１に記載の電子デバイス。
  12. 前記第２基板は、前記第４パッド部と、前記第５パッド部と、前記複数の第３パッド部に含まれ且つ前記第４パッド部又は前記第５パッド部と隣り合う第７パッド部とのそれぞれを囲うアンチパッド部をさらに有する、
    請求項１に記載の電子デバイス。
  13. 第３導電体と、第４導電体と、第３電子部品とをさらに備え、
    前記第１基板は、第２コネクタ部と、前記複数の第１パッド部に含まれ且つ前記第２パッド部と第２方向に隣り合う第８パッド部と前記第２コネクタ部とを接続する第２伝送線路とをさらに有し、
    前記第３導電体は、前記複数の第３パッド部に含まれた第９パッド部と前記第８パッド部とのそれぞれに接続され、
    前記第４導電体は、前記複数の第３パッド部に含まれ且つ前記第９パッド部と第３方向に隣り合う第１０パッド部に接続され、
    前記第１電子部品の一端及び他端は、前記第３導電体及び前記第４導電体にそれぞれ接している、
    請求項１に記載の電子デバイス。
  14. 前記第１コネクタ部と前記第２パッド部との間に接続された電子部品と、前記第２コネクタ部と前記第８パッド部との間に接続された電子部品とのそれぞれを有しない、
    請求項１３に記載の電子デバイス。
  15. 前記第２基板は、前記複数の第３パッド部をそれぞれ囲う複数のアンチパッド部をさらに有する、
    請求項１３に記載の電子デバイス。
  16. 前記第２基板は、前記第４パッド部と前記第５パッド部とのそれぞれを囲う第１アンチパッド部と、前記第９パッド部と前記第１０パッド部とのそれぞれを囲い且つ前記第１アンチパッド部と異なる第２アンチパッド部とをさらに有する、
    請求項１３に記載の電子デバイス。
  17. 前記第２基板は、前記第４パッド部と、前記第５パッド部と、前記複数の第３パッド部に含まれ且つ前記第４パッド部又は前記第５パッド部と隣り合う第７パッド部とのそれぞれを囲う第１アンチパッド部と、前記第９パッド部と、前記第１０パッド部と、前記複数の第３パッド部に含まれ且つ前記第９パッド部又は前記第１０パッド部と隣り合う第１１パッド部とのそれぞれを囲う第２アンチパッド部とさらに有する、
    請求項１３に記載の電子デバイス。
  18. 前記第２基板は、前記第４パッド部と前記第９パッド部とのそれぞれを囲う第１アンチパッド部と、前記第５パッド部と前記第１０パッド部とのそれぞれを囲い且つ前記第１アンチパッド部と異なる第２アンチパッド部とをさらに有する、
    請求項１３に記載の電子デバイス。
  19. 前記第２基板は、前記第４パッド部と前記第５パッド部と前記第９パッド部と前記第１０パッド部とのそれぞれを囲うアンチパッド部をさらに有する、
    請求項１３に記載の電子デバイス。
  20. 前記第２基板は、前記第４パッド部と、前記第５パッド部と、前記複数の第３パッド部に含まれ且つ前記第４パッド部又は前記第５パッド部と隣り合う第７パッド部と、前記第９パッド部と、前記第１０パッド部と、前記複数の第３パッド部に含まれ且つ前記第９パッド部又は前記第１０パッド部と隣り合う第１１パッド部とのそれぞれを囲うアンチパッド部をさらに有する、
    請求項１３に記載の電子デバイス。
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