KR20110123033A - 반도체 패키지 - Google Patents

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KR20110123033A
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현성호
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주식회사 하이닉스반도체
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Abstract

반도체 패키지가 개시되어 있다. 개시된 반도체 패키지는, 일면 및 상기 일면과 대향하는 타면을 가지며 메모리 셀들 및 상기 일면에 형성되는 제 1, 제 2, 제 3 본딩 패드를 구비하는 메모리 칩과, 상기 메모리 칩 일면에 실장되며 상기 메모리 칩의 제 2 본딩 패드와 연결되는 제 4 본딩 패드 및 상기 메모리 셀들로의/으로부터 신호를 처리하는 로직 회로를 구비하는 로직 회로 칩과, 상기 메모리 칩 일면에 실장되며 상기 메모리 칩의 제 3 본딩 패드와 연결되는 제 5 본딩 패드를 구비하는 수동소자 칩을 포함하는 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 시스템 인 패키지(System In Package, SIP)에 관한 것이다.
일반적으로 반도체 패키지는 인쇄회로기판(Printed Circuit Board, PCB) 상에 반도체 칩이 실장된 구조를 갖는다. 반도체 패키지를 이용하여 특정의 전자 회로 세트를 구현하기 위해서는 반도체 칩뿐만 아니라 특성 열화가 없는 신호 전달에 필수적인 여러 가지 수동소자들이 기판에 실장된다. 수동소자로는 커패시터(capacitor), 저항(resistor), 인덕터(Inductor) 등이 있을 수 있다.
한편, 다양한 제품군에 적용되기 위하여 다양한 기능의 반도체 소자가 요구되며, 특히 휴대폰 등의 모바일 제품에서는 소형, 다기능, 고속 제품에 대한 요구가 커지고 있다. 이에 따라, 같은 종류 또는 다양한 종류의 반도체 소자를 하나의 패키지로 만드는 시스템 인 패키지(System In Package: 이하, 'SIP'라 함)가 주목되고 있다.
도 1은 SIP 구조를 갖는 종래 기술에 의한 반도체 패키지를 도시한 단면도이고, 도 2는 종래 기술에 의한 반도체 칩을 도시한 평면도이다.
도 1을 참조하면, 기판(10) 상에 반도체 칩(20)과 수동소자(40)가 각각의 영역(foot print)을 갖으며 나란히 배열되어 있다. 도 1에서 미설명된 도면부호 30은 기판(10)과 반도체 칩(20)을 연결하는 본딩 와이어, 50은 기판(10)과 수동소자(40)를 연결하는 솔더, 60은 봉지부를 나타낸다.
반도체 칩(20)은, 도 2에 도시된 바와 같이, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함한다. 메모리 셀 영역(CELL)은 반도체 칩(20) 내에서 가장 큰 면적을 차지하는 부분으로, 메모리 셀 영역(CELL)에는 데이터들을 저장하는 메모리 셀들이 형성된다. 주변 회로 영역(PERI)에는 메모리 셀 영역(CELL)에 형성된 메모리 셀들과 연결되어 메모리 셀로의/로부터의 신호를 처리하는 로직 회로들이 형성된다.
상술한 바와 같이, 종래 기술에서는 기판(10) 상에 반도체 칩(20)과 수동소자(40)를 나란히 배열함으로써 각각의 영역만큼 면적이 요구되어 전체 사이즈를 증가되는 문제점이 있다. 반도체 패키지의 사이즈를 줄이기 위해서는 반도체 패키지를 구성하는 부품들, 즉 반도체 칩(20) 및 수동소자(40)의 사이즈를 줄여야 한다. 그러나, 반도체 칩(20) 사이즈를 줄이면 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI) 적용 공간이 부족해지고, 수동소자(40)의 사이즈를 줄이면 신호 특성이 열화되는 문제가 있다. 또한, 반도체 칩(20) 및 수동소자(40)의 사이즈를 줄이면 반도체 칩(20) 및 수동소자(40)의 회로 선폭이 감소되어 설계 마진이 부족해지는 문제가 있다.
그 외에, 반도체 칩(20) 및 수동소자(40)들이 모두 기판(10)과 연결되므로 기판(10)에 형성해야 하는 회로배선의 수가 많아 기판의 설계 및 제조가 어려운 문제점이 있다.
본 발명은, 경박단소한 새로운 형태의 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 다른 목적은, 기판의 설계 및 제조가 용이한 반도체 패키지를 제공하는데, 있다.
본 발명의 일 견지에 따른 반도체 패키지는, 일면 및 상기 일면과 대향하는 타면을 가지며 메모리 셀들 및 상기 일면에 형성되는 제 1, 제 2, 제 3 본딩 패드를 구비하는 메모리 칩과, 상기 메모리 칩 일면에 실장되며 상기 메모리 칩의 제 2 본딩 패드와 연결되는 제 4 본딩 패드 및 상기 메모리 셀들로의/으로부터 신호를 처리하는 로직 회로를 구비하는 로직 회로 칩과, 상기 메모리 칩 일면에 실장되며 상기 메모리 칩의 제 3 본딩 패드와 연결되는 제 5 본딩 패드를 구비하는 수동소자 칩을 포함하는 것을 특징으로 한다.
상기 메모리 칩의 제 1 본딩 패드와 연결되는 접속 패드를 갖는 기판을 더 포함하는 것을 특징으로 한다.
상기 메모리 칩의 상기 제 1 본딩 패드와 상기 기판의 접속 패드를 연결하는 제 1 연결부재를 더 포함하는 것을 특징으로 한다.
상기 메모리 칩은 상기 일면 및 상기 타면을 관통하며 상기 제 1 본딩 패드와 연결되는 관통 전극과, 상기 메모리 칩 타면에 상기 관통 전극이 노출되도록 형성되는 제 1 절연층과, 상기 제 1 절연층 상에 형성되며 상기 제 1 본딩 패드와 연결되는 재배선과, 상기 재배선 상에 형성되며 상기 재배선의 일부를 노출하는 제 2 절연층을 더 포함하는 것을 특징으로 한다.
상기 재배선의 노출된 부분에 부착되는 외부접속단자를 더 포함하는 것을 특징으로 한다.
상기 메모리 칩의 제 2 본딩 패드와 상기 로직 회로 칩의 제 4 본딩 패드를 연결하는 제 2 연결부재를 더 포함하는 것을 특징으로 한다.
상기 메모리 칩의 제 3 본딩 패드와 상기 수동소자 칩의 제 5 본딩 패드를 연결하는 제 3 연결부재를 더 포함하는 것을 특징으로 한다.
상기 메모리 칩과 상기 로직 회로 칩 사이에 개재되는 제 1 인터포저와, 상기 제 2 본딩 패드와 상기 제 1 인터포저를 연결하는 제 4 연결부재와, 상기 제 4 본딩 패드와 상기 제 1 인터포저를 연결하는 제 5 연결부재를 더 포함하는 것을 특징으로 한다.
상기 제 1 인터포저는, 상기 메모리 칩과 대응하는 제 1면 및 상기 로직 회로 칩과 대응하는 제 2면을 갖는 제 1 인터포저 몸체와, 상기 제 1 인터포저 몸체 제 1면에 형성되며 상기 제 4 연결부재를 매개로 상기 메모리 칩의 제 2 본딩 패드와 연결되는 제 1 패드와, 상기 제 1 인터포저 몸체 제 2면에 형성되며 상기 제 5 연결부재를 매개로 상기 로직회로 칩의 제 4 본딩 패드와 연결되는 제 2 패드와, 상기 제 1 인터포저 몸체의 제 1면 및 제 2면 관통하여 상기 제 1 패드와 상기 제 2 패드를 연결하는 제 1 도전성 비아를 포함하는 것을 특징으로 한다.
상기 메모리 칩과 상기 수동소자 칩 사이에 개재되는 제 2 인터포저와, 상기 메모리 칩의 제 3 본딩 패드와 상기 제 2 인터포저를 연결하는 제 6 연결부재와, 상기 수동소자 칩의 제 5 본딩 패드와 상기 제 2 인터포저를 연결하는 제 7 연결부재를 더 포함하는 것을 특징으로 한다.
상기 제 2 인터포저는, 상기 메모리 칩과 대응하는 제 1면 및 상기 수동소자 칩과 대응하는 제 2면을 갖는 제 2 인터포저 몸체와, 상기 제 2 인터포저 몸체 제 1면에 형성되며 상기 제 6 연결부재를 매개로 상기 메모리 칩의 제 3 본딩 패드와 연결되는 제 3 패드와, 상기 제 2 인터포저 몸체 제 2면에 형성되며 상기 제 7 연결부재를 매개로 상기 수동소자 칩의 제 5 본딩 패드와 연결되는 제 4 패드와, 상기 제 2 인터포저 몸체의 제 1면 및 제 2면을 관통하여 상기 제 3 패드와 상기 제 4 패드를 연결하는 제 2 도전성 비아를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 메모리 셀과 로직 회로가 별도의 칩에 구현되므로 칩 사이즈가 감소된다. 그리고, 로직 회로 칩과 수동소자 칩이 기판 상에 실장되지 않고 메모리 칩 상에 살장되므로 로직 회로 및 수동 소자로 인한 패키지 사이즈 증가가 발생되지 않는다. 또한, 기판에 수동 소자와의 연결을 위한 회로패턴을 형성하지 않아도 되므로 기판 설계 및 제조가 용이해지는 효과가 있다.
도 1은 SIP 구조를 갖는 종래 기술에 의한 반도체 패키지를 도시한 단면도이다.
도 2는 종래 기술에 의한 반도체 칩을 도시한 평면도이다.
도 3은 본 발명의 제 1 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 제 2 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 제 3 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제 4 실시예에 의한 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하도록 한다.
제 1 실시예
도 3은 본 발명의 제 1 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 제 1 실시예에 의한 반도체 패키지는, 메모리 칩(120), 로직 회로 칩(130), 수동소자 칩(140)을 포함한다. 그 외에, 기판(110), 봉지부(150) 및 외부접속단자(160)를 더 포함한다.
기판(110)은 상면(111), 하면(112) 및 측면(113)을 갖는다. 상면(111)은 하면(112)과 대향하고, 측면(113)은 상면(111) 및 하면(112)을 연결한다.
기판(110)의 상면(111)에는 접속 패드(114)가 형성되고, 하면(112)에는 볼랜드(115)가 형성된다. 접속 패드(114)와 볼랜드(115)는 기판(110) 상면(111) 및 하면(112)을 관통하는 도전성 비아(미도시)에 의해 전기적으로 연결된다. 본 실시예에서, 접속 패드(114)는 기판(110) 상면(111) 가장자리에 형성된다.
메모리 칩(120)은 접속 패드(114) 안쪽 기판(110) 상면(111)에 실장된다.
메모리 칩(120)은 데이터를 저장하는 메모리 셀들(미도시), 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)를 포함한다. 상기 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)는 외부와의 연결을 위한 메모리 셀들의 전기적 접점에 해당된다.
메모리 칩(120)은 기판(110)과 대응하는 일면(121) 및 기판(110)과 대향하는 타면(122)을 갖는다. 메모리 칩(120) 일면(121)은 접착부재(170)를 매개로 기판(110) 상면(111)에 부착되고, 타면(122)에는 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)가 형성된다. 그리고, 제 1 본딩 패드(123)는 메모리 칩(120) 타면(122) 가장자리에 형성되고, 제 2, 제 3 본딩 패드(124, 125)는 제 1 본딩 패드(123) 안쪽에 형성된다.
메모리 칩(120)의 제 1 본딩 패드(123)는 제 1 연결부재(180)를 매개로 기판(110)의 접속 패드(114)와 연결된다. 본 실시예에서, 제 1 연결부재(180)는 본딩 와이어로 형성된다.
로직 회로 칩(130)은 메모리 칩(120) 타면(122)에 실장된다.
로직 회로 칩(130)은 메모리 칩(120)에 형성된 메모리 셀들로의/로부터의 신호를 처리하는 로직 회로(미도시) 및 메모리 칩(120)의 제 2 본딩 패드(124)와 연결되는 제 4 본딩 패드(133)를 포함한다. 제 4 본딩 패드(133)는 외부와의 연결을 위한 로직 회로의 전기적인 접점에 해당된다.
로직 회로 칩(130)은 메모리 칩(120)과 대응하는 제 1면(131) 및 제 1면(131)과 대향하는 제 2면(132)을 갖는다. 본 실시예에서, 제 4 본딩 패드(133)는 로직 회로 칩(130) 제 1면(131)에 메모리 칩(120)의 제 2 본딩 패드(124)와 마주하도록 형성된다.
상호 마주하는 메모리 칩(120)의 제 2 본딩 패드(124)와 로직 회로 칩(130)의 제 4 본딩 패드(133) 사이에는 제 2 연결부재(310)가 형성된다. 본 실시예에서, 제 2 연결부재(310)는 범프로 형성된다. 그리고, 조인트부의 신뢰성을 향상시키기 위하여 메모리 칩(120)과 로직 회로 칩(130) 사이에는 제 1 갭필부재(410)가 충진된다.
수동소자 칩(140)은 메모리 칩(120) 타면(122)에 실장된다.
수동소자 칩(140)은 캐패시터, 저항, 인덕터 등의 수동 소자들(미도시) 및 메모리 칩(120)의 제 3 본딩 패드(125)와 연결되는 제 5 본딩 패드(143)를 포함한다. 제 5 본딩 패드(143)는 외부와의 연결을 위한 수동 소자의 전기적인 접점에 해당된다.
수동소자 칩(140)은 메모리 칩(120)과 대응하는 제 1면(141) 및 제 1면(141)과 대향하는 제 2면(142)을 갖는다. 본 실시예에서, 제 5 본딩 패드(143)는 수동소자 칩(140) 제 1면(141)에 메모리 칩(120)의 제 3 본딩 패드(125)와 마주하도록 형성된다.
상호 마주하는 메모리 칩(120)의 제 3 본딩 패드(125)와 수동소자 칩(140)의 제 5 본딩 패드(143) 사이에는 제 3 연결부재(320)가 형성된다. 본 실시예에서는, 제 3 연결부재(320)는 범프로 형성된다. 그리고, 조인트부의 신뢰성을 향상시키기 위하여 메모리 칩(120)과 수동소자 칩(140) 사이에는 제 2 갭필부재(420)가 충진된다.
그리고, 봉지부(150)는 메모리 칩(120), 로직 회로 칩(130) 및 수동소자 칩(140)을 포함한 기판(110)의 상부면을 밀봉하고, 외부접속단자(160)는 기판(110) 하면(112)에 형성된 볼랜드(115)에 장착된다.
제 2 실시예
도 4는 본 발명의 제 2 실시예에 의한 반도체 패키지를 도시한 단면도이다.
본 발명의 제 2 실시예에 의한 반도체 패키지는 앞서 도 3을 통해 설명된 제 1 실시예에 의한 반도체 패키지에서, 기판(110)이 생략되고 메모리 칩(120)에 관통 전극(126), 제 1, 제 2 절연층(127, 129) 및 재배선(128)이 추가된 구조를 갖는다. 따라서, 본 발명의 제 2 실시예에 의한 반도체 패키지는 기판(110) 및 메모리 칩(120)을 제외하면 제 1 실시예에 의한 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 도면부호를 부여하기로 한다.
도 4를 참조하면, 본 발명의 제 2 실시예에 의한 반도체 패키지는, 메모리 칩(120), 로직 회로 칩(130), 수동소자 칩(140)을 포함한다. 그 외에, 외부접속단자(160)를 더 포함한다.
메모리 칩(120)은 데이터를 저장하는 메모리 셀들(미도시), 제 1, 제 2, 3 본딩 패드(123, 124, 125), 관통 전극(126), 제 1, 제 2 절연층(127,129) 및 재배선(128)을 포함한다.
메모리 칩(120)은 일면(121) 및 일면(121)과 대향하는 타면(122)을 갖는다.
메모리 칩(120) 타면(122)에는 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)가 형성된다. 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)는 외부와의 연결을 위한 메모리 셀들의 전기적 접점에 해당된다. 본 실시예에서, 제 1 본딩 패드(123)는 메모리 칩(120) 타면(122) 가장자리에 형성되고, 제 2, 제 3 본딩 패드(124, 125)는 제 1 본딩 패드(123) 안쪽에 형성된다.
관통 전극(126)은 메모리 칩(120) 일면(121) 및 타면(122)을 관통하여 제 1 본딩 패드(123)와 연결되도록 형성된다. 본 실시예에서, 관통 전극(126)은 메모리 칩(120) 타면(122)에서 제 1 본딩 패드(123)를 관통한다. 이와 다르게, 관통 전극(126)은 제 1 본딩 패드(123)와 전기적으로 연결된 부분을 관통할 수도 있다.
제 1 절연층(127)은 메모리 칩(120) 일면(121)에 관통 전극(126)이 노출되도록 형성된다.
재배선(128)은 제 1 절연층(127) 상에 관통 전극(126)과 연결되도록 형성된다. 재배선(128)은 트레이스(trace, 128A) 및 볼랜드(128B)를 포함한다. 볼랜드(128B)는 제 1 절연층(127) 상에 형성되고, 트레이스(128A)는 일단부가 상기 관통 전극(126)과 연결되고 일단부와 대향하는 타단부가 볼랜드(128B)와 연결되도록 형성된다.
제 2 절연층(129)는 트레이스(128A)를 덮고 볼랜드(128B)를 노출하도록 형성된다.
로직 회로 칩(130) 및 수동소자 칩(140)은 메모리 칩(120) 타면(122)에 실장되고, 외부접속단자(160)는 메모리 칩(120) 일면(121)에 형성된 볼랜드(128A)에 장착된다.
제 3 실시예
도 5는 본 발명의 제 3 실시예에 의한 반도체 패키지를 도시한 단면도이다.
본 발명의 제 3 실시예에 의한 반도체 패키지는, 앞서 도 3을 통해 설명된 제 1 실시예에 의한 반도체 패키지에서 메모리 칩(120)과 로직 회로 칩(130) 사이, 메모리 칩(120)과 수동소자 칩(140) 사이에 각각 제 1 인터포저(210) 및 제 2 인터포저(220)가 추가된 형태를 갖는다. 따라서, 본 발명의 제 3 실시예에 의한 반도체 패키지는 제 1, 제 2 인터포저(210, 220)를 제외하면 제 1 실시예에 의한 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 도면부호를 부여하기로 한다.
도 5를 참조하면, 본 발명의 제 3 실시예에 의한 반도체 패키지는, 메모리 칩(120), 로직 회로 칩(130), 수동소자 칩(140) 및 제 1, 제 2 인터포저(210, 220)를 포함한다. 그 외에, 기판(110), 봉지부(150) 및 외부접속단자(160)를 더 포함한다.
기판(110)은 상면(111), 하면(112) 및 측면(113)들을 갖는다. 상면(111)은 하면(112)과 대향하고, 측면(113)은 상면(111) 및 하면(112)을 연결한다.
기판(110)의 상면(111)에는 접속 패드(114)가 형성되고, 하면(112)에는 볼랜드(115)가 형성된다. 접속 패드(114)와 볼랜드(115)는 기판(110) 상면(111) 및 하면(112)을 관통하는 도전성 비아(미도시)에 의해 전기적으로 연결된다. 본 실시예에서, 접속 패드(114)는 기판(110) 상면(111) 가장자리에 형성된다.
본 실시예에서, 메모리 칩(120)은 접속 패드(114) 안쪽 기판(110) 상면(111)에 실장된다.
메모리 칩(120)은 데이터를 저장하는 메모리 셀들(미도시) 및 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)를 포함한다. 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)는 외부와의 연결을 위한 메모리 셀들의 전기적 접점에 해당된다.
메모리 칩(120)은 기판(110)과 대응하는 일면(121) 및 일면(121)과 대향하는 타면(122)을 갖는다. 메모리 칩(120)의 일면(121)은 접착부재(170)를 매개로 기판(110) 상면(111)에 부착되고, 타면(122)에는 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)가 형성된다. 본 실시예에서, 제 1 본딩 패드(123)는 메모리 칩(120)의 타면(122) 가장자리에 형성되고, 제 2, 제 3 본딩 패드(124, 125)는 제 1 본딩 패드(123) 안쪽에 형성된다.
메모리 칩(120)의 제 1 본딩 패드(123)와 기판(110)의 접속 패드(114)는 제 1 연결부재(180)를 매개로 연결된다. 본 실시예에서는, 제 1 연결부재(180)는 본딩 와이어로 형성된다.
제 1 인터포저(210)는 메모리 칩(120) 타면(122)에 실장된다.
제 1 인터포저(210)는 제 1, 제 2 패드(213, 214) 및 제 1 도전성 비아(미도시)를 포함한다.
제 1 인터포저(210)는 메모리 칩(120)과 대응하는 하면(211) 및 하면(211)과 대향하는 상면(212)을 갖는다. 본 실시예에서, 제 1 패드(213)는 제 1 인터포저(210) 하면(211)에 메모리 칩(120)의 제 2 본딩 패드(124)와 마주하도록 형성되고, 제 2 패드(214)는 제 1 인터포저(210) 상면(212)에 형성된다. 제 1 도전성 비아는 제 1 인터포저(210) 하면(211) 및 상면(212)을 관통하여 제 1 패드(213)와 제 2 패드(214)를 연결한다.
메모리 칩(120)의 제 2 본딩 패드(124)와 제 1 인터포저(210)의 제 1 패드(213)는 제 4 연결부재(330)를 매개로 연결된다. 본 실시예에서, 제 4 연결부재(330)는 범프로 형성된다. 그리고, 조인트부의 신뢰성을 향상시키기 위하여 메모리 칩(120)과 제 1 인터포저(210) 사이에는 제 3 갭필부재(430)가 충진된다.
로직 회로 칩(130)은 제 1 인터포저(210) 상면(212)에 실장된다.
로직 회로 칩(130)은 메모리 칩(120)에 형성된 메모리 셀들로의/로부터의 신호를 처리하는 로직 회로(미도시) 및 제 1 인터포저(210)의 제 2 패드(214)와 연결되는 제 4 본딩 패드(133)를 포함한다. 제 4 본딩 패드(133)는 외부와의 연결을 위한 로직 회로의 전기적인 접점에 해당된다.
로직 회로 칩(130)은 제 1 인터포저(210)와 대응하는 제 1면(131) 및 제 1면(131)과 대향하는 제 2면(132)을 갖는다. 본 실시예에서, 제 4 본딩 패드(133)는 로직 회로 칩(130) 제 1면(131)에 제 1 인터포저(210)의 제 2 패드(214)와 마주하도록 형성된다.
상호 마주하는 제 1 인터포저(210)의 제 2 패드(214) 및 로직 회로 칩(130)의 제 4 본딩 패드(133)는 제 5 연결부재(340)를 매개로 연결된다. 본 실시예에서, 제 5 연결부재(340)는 범프로 형성된다. 그리고, 조인트부의 신뢰성을 향상시키기 위하여 제 1 인터포저(210)와 로직 회로 칩(130) 사이에는 제 4 갭필부재(440)가 충진된다.
제 2 인터포저(220)는 메모리 칩(120) 타면(122)에 제 1 인터포저(210)와 이격되어 실장된다.
제 2 인터포저(220)는 제 3, 제 4 패드(223, 224) 및 제 2 도전성 비아(미도시)를 포함한다.
제 2 인터포저(220)는 메모리 칩(120)과 대응하는 하면(221) 및 하면(221)과 대향하는 상면(222)을 갖는다. 본 실시예에서, 제 3 패드(223)는 제 2 인터포저(220) 하면(221)에 메모리 칩(120)의 제 3 본딩 패드(125)와 마주하도록 형성되고, 제 4 패드(224)는 제 2 인터포저(220) 상면(222)에 형성된다. 제 2 도전성 비아는 제 2 인터포저(220) 하면(221) 및 상면(222)을 관통하여 제 3 패드(223)과 제 4 패드(224)를 연결한다.
메모리 칩(120)의 제 3 본딩 패드(125)와 제 2 인터포저(220)의 제 3 패드(223)는 제 6 연결부재(350)를 매개로 연결된다. 본 실시예에서, 제 6 연결부재(350)는 범프로 형성된다. 그리고, 조인트부의 신뢰성을 향상시키기 위하여 메모리 칩(120)과 제 2 인터포저(220) 사이에는 제 5 갭필부재(450)가 충진된다.
수동소자 칩(140)은 제 2 인터포저(220) 상면(222)에 실장된다.
수동소자 칩(140)은 캐패시터, 저항, 인덕터 등의 수동 소자들(미도시) 및 제 2 인터포저(220)의 제 4 패드(224)와 연결되는 제 5 본딩 패드(143)를 갖는다. 제 5 본딩 패드(143)는 외부와의 연결을 위한 수동 소자의 전기적인 접점에 해당된다.
수동소자 칩(140)은 제 2 인터포저(220)과 대응하는 제 1면(141) 및 제 1면(141)과 대향하는 제 2면(142)을 갖는다. 본 실시예에서, 제 5 본딩 패드(143)는 수동소자 칩(140)의 제1면(141)에 제 2 인터포저(220)의 제 4 패드(224)와 마주하도록 형성된다.
상호 마주하는 제 2 인터포저(220)의 제 4 패드(224)와 수동소자 칩(140)의 제 5 본딩 패드(143) 사이에는 제 7 연결부재(360)가 형성된다. 본 실시예에서, 제 7 연결부재(360)는 범프로 형성된다. 그리고, 조인트부의 신뢰성을 향상시키기 위하여 제 2 인터포저(220)와 수동소자 칩(140) 사이에는 제 6 갭필부재(460)가 충진된다.
봉지부(150)는 메모리 칩(120), 제 1, 제 2 인터포저(210, 220), 로직 회로 칩(130) 및 수동소자 칩(140)을 포함한 기판(110)의 상부면을 밀봉하고, 외부접속단자(160)는 기판(110) 하면(112)에 형성된 볼랜드(115)에 장착된다.
제 4 실시예
도 6은 본 발명의 제 4 실시예에 의한 반도체 패키지를 도시한 단면도이다.
본 발명의 제 4 실시예에 의한 반도체 패키지는 앞서 도 5을 통해 설명된 제 3 실시예에 의한 반도체 패키지에서 기판(110)이 생략되고, 메모리 칩(120)에 관통 전극(126), 제 1, 제 2 절연층(127, 129) 및 재배선(128)이 추가된 구조를 갖는다. 따라서, 본 발명의 제 4 실시예에 의한 반도체 패키지는 기판(110) 및 메모리 칩(120)을 제외하면 제 3 실시예에 의한 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 도면부호를 부여하기로 한다.
도 6을 참조하면, 본 발명의 제 4 실시예에 의한 반도체 패키지는, 메모리 칩(120), 로직 회로 칩(130), 수동소자 칩(140) 및 제 1, 제 2 인터포저(210, 220)를 포함한다. 그 외에, 외부접속단자(160)를 더 포함한다.
메모리 칩(120)은 데이터를 저장하는 메모리 셀들(미도시), 제 1, 제 2, 3 본딩 패드(123, 124, 125), 관통 전극(126), 제 1, 제 2 절연층(127,129) 및 재배선(128)을 포함한다.
메모리 칩(120)은 일면(121) 및 일면(121)과 대향하는 타면(122)을 갖는다.
메모리 칩(120)의 타면(122)에는 제 1, 제 2, 제 3 본딩 패드(123, 124, 125)가 형성된다. 제 1 내지 제 3 본딩 패드(123, 124, 125)는 외부와의 연결을 위한 메모리 셀들의 전기적 접점에 해당된다. 본 실시예에서, 제 1 본딩 패드(123)는 메모리 칩(120)의 타면(122) 가장자리에 형성되고, 제 2, 제 3 본딩 패드(124, 125)는 제 1 본딩 패드(123) 안쪽에 형성된다.
관통 전극(126)은 일면(121) 및 타면(122)을 관통하여 제 1 본딩 패드(123)와 연결되도록 형성된다. 본 실시예에서, 관통 전극(126)은 타면(122)에서 제 1 본딩 패드(123)를 관통한다. 이와 다르게, 관통 전극(126)은 제 1 본딩 패드(123)와 전기적으로 연결된 부분을 관통할 수도 있다.
제 1 절연층(127)은 메모리 칩(120) 일면(121)에 관통 전극(126)이 노출되도록 형성된다.
재배선(128)은 제 1 절연층(127) 상에 관통 전극(126)과 연결되도록 형성된다. 재배선(128)은 트레이스(128A) 및 볼랜드(128B)를 포함한다. 볼랜드(128B)는 제 1 절연층(127) 상에 형성된다. 트레이스(128A)는 일단부가 상기 관통 전극(126)과 연결되고 일단부와 대향하는 타단부가 볼랜드(128B)와 연결되도록 형성된다.
제 2 절연층(129)는 트레이스(128A)를 덮고 볼랜드(128B)를 노출하도록 형성된다.
로직 회로 칩(130)은 메모리 칩(120)의 타면(122)에 제 1 인터포저(210)를 개재하여 실장되고, 수동소자 칩(140)은 메모리 칩(120)의 타면(122)에 제 2 인터포저(220)를 개재하여 실장된다.
그리고, 외부접속단자(160)는 메모리 칩(120) 일면(121)에 형성된 볼랜드(128B)에 장착된다.
이상에서 상세하게 설명한 바에 의하면, 종래에 메모리 셀과 동일한 칩에 형성하던 로직 회로를 메모리 셀과 별도의 칩으로 형성하여, 칩 사이즈를 줄일 수 있다. 또한, 로직 회로 칩 및 수동소자 칩이 기판 상에 실장되지 않고 메모리 칩 상에 실장되므로, 로직 회로 칩 및 수동소자 칩으로 인한 패키지 사이즈 증가가 발생되지 않는다.
그리고, 기판에 수동소자와의 연결을 위한 회로패턴을 형성하지 않아도 되므로 기판의 설계 및 제조가 용이해지는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 : 기판
120 : 메모리 칩
130 : 로직회로 칩
140 : 수동소자 칩

Claims (11)

  1. 일면 및 상기 일면과 대향하는 타면을 가지며 메모리 셀들 및 상기 일면에 형성되는 제 1, 제 2, 제 3 본딩 패드를 구비하는 메모리 칩;
    상기 메모리 칩 일면에 실장되며 상기 메모리 칩의 제 2 본딩 패드와 연결되는 제 4 본딩 패드 및 상기 메모리 셀들로의/으로부터 신호를 처리하는 로직 회로를 구비하는 로직 회로 칩;및
    상기 메모리 칩 일면에 실장되며 상기 메모리 칩의 제 3 본딩 패드와 연결되는 제 5 본딩 패드를 구비하는 수동소자 칩;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 메모리 칩의 제 1 본딩 패드와 연결되는 접속 패드를 갖는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 메모리 칩의 상기 제 1 본딩 패드와 상기 기판의 접속 패드를 연결하는 제 1 연결부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 메모리 칩은 상기 일면 및 상기 타면을 관통하며 상기 제 1 본딩 패드와 연결되는 관통 전극;
    상기 메모리 칩 타면에 상기 관통 전극이 노출되도록 형성되는 제 1 절연층;
    상기 제 1 절연층 상에 형성되며 상기 제 1 본딩 패드와 연결되는 재배선;및
    상기 재배선 상에 형성되며 상기 재배선의 일부를 노출하는 제 2 절연층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 재배선의 노출된 부분에 부착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 메모리 칩의 제 2 본딩 패드와 상기 로직 회로 칩의 제 4 본딩 패드를 연결하는 제 2 연결부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 메모리 칩의 제 3 본딩 패드와 상기 수동소자 칩의 제 5 본딩 패드를 연결하는 제 3 연결부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 메모리 칩과 상기 로직 회로 칩 사이에 개재되는 제 1 인터포저;
    상기 제 2 본딩 패드와 상기 제 1 인터포저를 연결하는 제 4 연결부재;및
    상기 제 4 본딩 패드와 상기 제 1 인터포저를 연결하는 제 5 연결부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제 1 인터포저는,
    상기 메모리 칩과 대응하는 제 1면 및 상기 로직 회로 칩과 대응하는 제 2면을 갖는 제 1 인터포저 몸체;
    상기 제 1 인터포저 몸체 제 1면에 형성되며 상기 제 4 연결부재를 매개로 상기 메모리 칩의 제 2 본딩 패드와 연결되는 제 1 패드;
    상기 제 1 인터포저 몸체 제 2면에 형성되며 상기 제 5 연결부재를 매개로 상기 로직회로 칩의 제 4 본딩 패드와 연결되는 제 2 패드; 및
    상기 제 1 인터포저 몸체의 제 1면 및 제 2면 관통하여 상기 제 1 패드와 상기 제 2 패드를 연결하는 제 1 도전성 비아;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 메모리 칩과 상기 수동소자 칩 사이에 개재되는 제 2 인터포저;
    상기 메모리 칩의 제 3 본딩 패드와 상기 제 2 인터포저를 연결하는 제 6 연결부재;및
    상기 수동소자 칩의 제 5 본딩 패드와 상기 제 2 인터포저를 연결하는 제 7 연결부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10항에 있어서,
    상기 제 2 인터포저는,
    상기 메모리 칩과 대응하는 제 1면 및 상기 수동소자 칩과 대응하는 제 2면을 갖는 제 2 인터포저 몸체;
    상기 제 2 인터포저 몸체 제 1면에 형성되며 상기 제 6 연결부재를 매개로 상기 메모리 칩의 제 3 본딩 패드와 연결되는 제 3 패드;
    상기 제 2 인터포저 몸체 제 2면에 형성되며 상기 제 7 연결부재를 매개로 상기 수동소자 칩의 제 5 본딩 패드와 연결되는 제 4 패드;및
    상기 제 2 인터포저 몸체의 제 1면 및 제 2면을 관통하여 상기 제 3 패드와 상기 제 4 패드를 연결하는 제 2 도전성 비아;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
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