JPS6028293A - 配線基板およびその製造方法 - Google Patents

配線基板およびその製造方法

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JPS6028293A
JPS6028293A JP13582183A JP13582183A JPS6028293A JP S6028293 A JPS6028293 A JP S6028293A JP 13582183 A JP13582183 A JP 13582183A JP 13582183 A JP13582183 A JP 13582183A JP S6028293 A JPS6028293 A JP S6028293A
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JP
Japan
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wiring
substrate
conductor
signal
ground
Prior art date
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Pending
Application number
JP13582183A
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English (en)
Inventor
隆幸 沖永
寛治 大塚
関 正俊
哲也 斉藤
館 宏
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] 本発明は、配線技術、特に、高密度配線技術に関し、た
とえば、半導体装置において集積回路等に対し入出力す
るための配線技術に利用して有効な技術に関する。
[背景技術] 半導体装置の高集積化に伴い、集積回路に入出力させる
ためのインナリード配線も高密度化される傾向になると
考えられる。
しかし、ゲートアレイ等の半導体装置におけるインナリ
ード配線が高密度化された場合、信号切り換え時に隣辺
する信号配線が相互に影響し合いノイズが発生し誤動作
を生ずるという問題点を本発明者は明らかにした。
[発明の目的] 本発明の目的は、高密度配線下においても相隣る配線同
志の相互干渉を防止することができる配線技術を提供す
るにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
[発明の概要] 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、谷の底面に信号配線を配し、谷を取り囲む山
の頂面にグランド配線を配することにより、信号配線を
グランド配線によりシールドさせ、かつ、平面図上では
信号配線とグランド配線とが隣接するように配置し高密
度配線を実現したものである。
[実施例] 第1図は本発明の一実施例である配線基板を示す平面図
、第2図は第1図のn−n線に沿う拡大部分断面図、第
3図はその基板を用いた半導体装置の一実施例を示す縦
断面図である。
本実施例において、この配線基板1は、第3図に示され
るような半導体装置21におけるアキシャルパッケージ
22のベース23として使用できるように構成されてい
る。
この配線基板1は絶縁基板としてのセラミック基板(以
下、基板という。)2を備えており、この基板2はほぼ
正方形板に形成されている。この基板2上面の周辺部に
は立上壁3が一定幅、一定高さに形成され、この立上壁
3で囲まれた基板2の上面4上には絶縁層5が形成され
ている。絶縁層5には複数条の谷6が絶縁N5の一部を
除去された状態で形成され、合否6は互いに独立されて
いる。すなわち、合否6はその四方を絶縁層5の残部に
よって形成された山7によって取り囲まれている。複数
条の谷6は、基板2の上面4の中心に対し放射線状に配
列され、かつ内側端を正方形の外形線上に揃えられ、ま
た外側端を大小径の正方形の外形線上に交互に揃えられ
ている。一方、山7は全体的に連続している。
合否6と山7との隣接側面8、すなわち山7の両脇側面
は谷6の底面および山々の頂面に対しほぼ直角になるよ
うに形成されており、したがって平面図では、谷6と山
7とは互いに隙間なく隣接していることになる。
谷6の底面である基板2の上面4と、山7の頂面である
絶縁層5の上面9とには導体10がそれぞれ被着され、
谷6の底面の導体10群により第1配線11が互いに被
接続状態に、山7の頂面の導体10により第2配線工2
が互いに接続状態にそれぞれ構成されている。各第1配
線11と第2配線12との絶縁ギャップ15は山7の高
さによって規定されている。
基板2において各第1配線11の一点に対応する箇所に
は各ピン13が各第1配線11に電気的に接続するよう
にそれぞれ設けられ、各ピン13は大小径の正方形の外
形線上に2列に整列されて基板2の下面から互いに平行
に突出されている。
第1図においては、第2配線12は第1配線11の周囲
を取りかこむように存在しており第2配線12の少なく
とも1箇所に第2のピン14が第2配線12と電気的に
接続するように形成されである。このピン14も基板2
の下面から第1ピン13群と平行になるように突出され
ている。
前記構成にかかる配線基板を用いた第3図に示される半
導体装置は次のように構成されている。
第3図において、この半導体装置21はアキシャルパッ
ケージ22を備えており、このパンケージ22のヘース
23として前記構成にかかる配線基板1が使用されてい
る。
ベース23である配線基板1における中央部の山7上に
形成された第2配線(ここでは、面形態を呈している。
)12上には、高集積度を持つ集積回路を形成されたペ
レット24が機械的かつ電気的に接続されて実装されて
いる。この状態において、第2配線12はペレット24
の回路におけるグランド電極バッド(図示省略)に接続
されることによりグランド配線25を実質的に構成する
ことになる。
一方、ペレット24の回路における各信号入力電極パッ
ド(図示省略)は、配線基板1における周辺部に放射線
状に形成された複数条の谷6底面の第1配線11のそれ
ぞれに各ボンディングワイヤ26により電気的に接続さ
れており、これにより、各第1配線11のそれぞれは信
号配線27を実質的に構成することになる。
配線基板1からなるベース23上には、セラミックから
なるキャップ28が配線基板1の立土壁3上にハーメチ
ックシール層29等を介して被せられ、これにより、内
部のペレット24等は気密封止されている。
なお、この半導体装置21の電子機器への実装状態にお
いて、信号配線27に接続された各ビン13は電子機器
の回路における信号入力端子にそれぞれ接続され、グラ
ンド配線25に接続されたビン14は電子機器の回路に
おけるグランド端子に接続される。
次に作用を説明する。
前記構成にかかる半導体装置21において、各信号配線
27は安定な電位を有するグランド配線25にそれぞれ
取り囲まれることによってシールドされているため、信
号切り換え時において、相隣る信号配線27相互が干渉
し合う現象は抑止され、相隣る信号配線27の信号にノ
イズを発生せしめる危惧は解消される。
すなわち、相隣る信号配線の一方における電気信号は、
この信号レベルに対し十分大きな差を有するグランド配
線25の定量レベルを挟んで他方の信号配線が存在する
ため、他方の信号配線における電気信号に影響を与える
ことは殆ど皆無になる。
グランド配線25をはさんで隣り合う信号配線27とグ
ランド配線25との絶縁は、絶縁層5の高さに依存する
ギャップ15によって確保される。
第4図〜第7図は本発明にかかる配線基板製造方法を前
記配線基板を製造するのに適用した場合の一実施例を示
す各拡大部分断面図である。
第4図に示されるように、絶縁基板としてのセラミック
基板(以下、基板という。)31には、アキシャルピン
を電気的、機械的に接続するためのスルーホール導体3
2が複数の所定箇所にあらかじめそれぞれ形成されてい
る。この基板31の上面上に絶縁層を形成するポリイミ
ドフィルム33が接着等適当な手段により被着される。
このポリイミドフィルム33は、絶縁性および耐熱性等
とともに、感光性を付与されている。
次に、第5図に示されるように、ホトマスク34を用い
られた露光処理により、信号配線パターン35およびグ
ランドピン用パターン37がポリイミドフィルム33に
転写される。
本実施例においては、信号配線パターン35の残余の部
分によりグランド配線パターン37がネガティブ的に形
成されるように設定されているため、グランド配線パタ
ーン36も実質的に同時に転写される。そして、グラン
ド配線パターン36に相当する部分のポリイミドフィル
ム33が感光されることになる。
ポリイミドフィルム33に信号配線パターン、グランド
配線パターンおよびピンパターンが焼き付けられると、
エツチング処理が実施される。
第6図に示されるように、このエツチング処理により、
基板31上には複数条の谷38と山39とが形成される
。谷38は前記信号配線パターンに、山39は前記グラ
ンド配線パターンにそれぞれ対応する。詳細は省略する
が、合否38はその四方を山39に取り囲まれて互いに
独立され、基板31上において放射線状に規則的に配さ
れている(第1図参照)。
谷38と山39との隣接側面40、すなわち山39の両
脇側面は可及的に垂直に立ち上がっていることが望まし
い。このため、異方性エツチング処理することが望まし
い。
山39における少なくとも1箇所には、前記グランドビ
ン用パターンに対応するスルーホール41が形成され、
このスルーホール41は基板31のスルーホール導体3
2に対向するようになっている。
第7図に示されるように、物理的(蒸着、スパフタリン
グ等)または化学的(CVD等)成膜処理により、谷3
8の底面である基板31の上面と、山39の頂面である
ポリイミドフィルム33の上面とには、導体42が同時
に薄膜形成される。このとき、山谷の隣接側面40はほ
ぼ垂直に立ち上がって?・)るので、導体は成膜されず
、したがって、山谷の導体相互は絶縁関係になる。
複数条の谷38の底面に成膜された導体により、互いに
電気的に独立した複数の第1配線43が構成され、合否
38を取り囲んだ山39の頂面成膜された導体により、
電気的かつ機械的に一連となった第2配線44が第1配
線43のそれぞれを取り囲むように構成される。
なお、山39に形成されたスルーホール41にも導体4
5が前記成膜処理と同時に、またはこれとは別の処理に
より形成され、この導体45はスルーホール導体32に
電気的に接続される。スルーボール導体32にはアキシ
ャルビンが適当な手段により電気的かつ機械的に接続さ
れる。
[効果] (1)、複数条の谷における底面に第1配線を、合否に
それぞれ隣接する山における頂面に第2配線をそれぞれ
形成することにより、第1配線、第2配線相互を3次元
方向にギャップをとって絶縁させることかできるため、
2次元においては第1配線と第2配線とを隣接し合わせ
ることができ(鳥職し−たとき第1配線と第2配線との
隣辺同志が共通に見える。)、これにより、高密度配線
も可能になる。
(2)、谷底面に信号配線を、山頂面にグランド配線を
それぞれ形成することにより、信号配線をグランド配線
によって取り囲んでシールドできるため、信号配線相互
間の信号干渉現象が防止でき、それによるノイズの発生
が防止できる。
(3)、絶縁層に谷からなる第1配線パターンと山から
なる第2配線パターンとを形成した後、導体を成膜処理
することにより、谷の底面に被着した導体と山の頂面に
被着した導体との間には高さ方向に絶縁ギヤツブが介設
できるため、互いに絶縁された第1配線と第2配線とを
同時に形成することができる。
(4)、絶縁層としてポリイミドフィルムを使用するこ
とにより、耐熱性等を得ることができるとともにリソグ
ラフィー処理を簡単化することもできる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、絶縁基板にはアルミナ(A1203)、炭化
けい素(S i C)等によるセラミック基板に限らず
、ポリイミド、エポキシ等の樹脂基板、ガラス基板等が
使用できる。
谷底面に形成された第1配線および山頂面に形成された
第2配線のパターンには何ら限定はなく、第2配線は互
いに電気的に非接続とされてもよい。
また、第2配線は第1配線の四方を取り囲むに躍らず、
隣接しておればよい。導体の材質等に限定がないことは
いうまでもない。
本実施例においては、第2配線をグランド配線としたが
、第1配線をグランド配線としてもよい。
さらに、グランド配線に限らず電源電圧を供給するため
の配線、または基板バイヤス配線として第2配線を使用
しても同様な効果を得ることができる。
ポリイミドフィルムの感光性はそれ自体に付与してもよ
いし、フィルム上面にレジストを塗布してもよい。また
、感光性はネガティブでもポジティブでもよい。
絶縁層はポリイミドフィルムを被着して形成するに限ら
ず、ポリイミド等の樹脂やその他の絶縁物質を用いて厚
膜形成してもよい。
[利用分野] 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置において
集積回路等に対し信号を入出力させるための配線基板に
適用した場合について説明したが、それに限定されるも
のではなく、たとえば、電子機器において半導体装置等
のような電子部品を搭載してこれら部品に対し信号を入
出力させるためのプリント配線基板等にも通用できる。
【図面の簡単な説明】
第1図は本発明の一実施例である配線基板を示す平面図
、 第2図は第1図n−n線に沿う拡大部分断面図、第3図
はその配線基板を用いた半導体装置の一実施例を示す縦
断面図、 第4図、第5図、第6図および第7図は本発明の一実施
例である配線基板製造方法を示す各拡大部分断面図であ
る。 1・・・配線基板、2・・・セラミック基板(絶縁基板
)、3・・・立上壁、4・・・基板上面、5・・・絶縁
層、6・・・谷、7・・・山、8・・・隣接側面、9・
・・絶縁層上面、10・・・導体、11・・・第1配線
、12・・・第2配線、13.14・・・ピン、15・
・・絶縁ギャップ、21・・・半導体装置、22・・・
パンケージ、23・・・ベース(配置1[&) 、24
・・・ペレット、25・・・グランド配線、26・・・
ポンディングワイヤ、27・・・信号配線、28・・・
キャンプ、29・・・ハーメチックシール層、31・・
・セラミック基板、32・・・スルーホール導体、33
・・・ポリイミドフィルム(絶縁ff1)、34・・・
ホトマスク、35・・・信号配線パターン、36・・・
グランド配線パターン、37・・・グランドピン用パタ
ーン、38・・・谷、39・・・山、40・・・隣接側
面、41・・・スルーホール、42・・・導体、43・
・・第1配線、44・・・第2配線、45・・・スル−
ホール導体。 イクロコンピュータエンジニア リング株式会社内 ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目5 番1号

Claims (1)

  1. 【特許請求の範囲】 1、第1配線が絶縁基板の複数条の谷における底面を被
    覆する導体からなり、第2配線が前記合否にそれぞれ隣
    接する複数条の山における頂面を被覆する導体からなる
    配線基板。 2、第1配線が信号配線であり、かつ第2配線がグラン
    ド配線、電源配線、基板バイヤス配線のいずれか1つで
    あることを特徴とする特許請求の範囲第1項記載の配線
    基板。 3、第1配線がグランド配線、電源配線、基板バイヤス
    配線のいずれか1つであり、第2配線が信号配線である
    ことを特徴とする特許請求の範囲第1項記載の配線基板
    。 4、絶縁基板上に絶縁層を形成し、この絶縁層に複数条
    の谷からなる第1配線パターンと前記合否にそれぞれ隣
    接する複数条の山からなる第2配線パターンとを形成し
    、さらに、谷の底面と山の頂面とに導体を同時に成膜す
    る配線基板の製造方法。 5、絶縁層が、ポリイミドフィルムを被着されて形成さ
    れることを特徴とする特許請求の範囲第3項記載の配線
    基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6367436A (ja) * 1986-09-04 1988-03-26 Sumitomo Electric Ind Ltd 摩擦材組成物
JP2007096283A (ja) * 2005-08-29 2007-04-12 Fujifilm Corp 配線基板とその製造方法及び液滴吐出ヘッド
US8109612B2 (en) 2005-08-29 2012-02-07 Fujifilm Corporation Wiring substrate, method of manufacturing wiring substrate, and liquid droplet ejection head

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6367436A (ja) * 1986-09-04 1988-03-26 Sumitomo Electric Ind Ltd 摩擦材組成物
JPH0660663B2 (ja) * 1986-09-04 1994-08-10 住友電気工業株式会社 摩擦材組成物
JP2007096283A (ja) * 2005-08-29 2007-04-12 Fujifilm Corp 配線基板とその製造方法及び液滴吐出ヘッド
US8109612B2 (en) 2005-08-29 2012-02-07 Fujifilm Corporation Wiring substrate, method of manufacturing wiring substrate, and liquid droplet ejection head

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