KR20080051197A - 반도체 패키지 - Google Patents

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KR20080051197A
KR20080051197A KR1020060121850A KR20060121850A KR20080051197A KR 20080051197 A KR20080051197 A KR 20080051197A KR 1020060121850 A KR1020060121850 A KR 1020060121850A KR 20060121850 A KR20060121850 A KR 20060121850A KR 20080051197 A KR20080051197 A KR 20080051197A
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문성호
강선원
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삼성전자주식회사
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Abstract

반도체 패키지는 기판, 상기 기판에 실장된 반도체 칩 및 상기 기판 상에 배치되며 상기 반도체 칩과 전기적으로 연결되고, 제1 면적을 갖는 복수의 신호 단자들과 상기 제1 면적보다 넓은 제2 면적을 갖는 접지 단자 및 상기 제1 면적보다 넓은 제3 면적을 갖는 전원 단자를 구비하는 단자 패턴을 포함한다.

Description

반도체 패키지{Semiconductor Package}
도 1은 종래의 패키지의 단자 패턴을 나타내는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 단자 패턴을 나타내는 평면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 패키지의 단자 패턴을 나타내는 평면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 패키지의 단자 패턴을 나타내는 평면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 패키지의 단자 패턴을 나타내는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 100 : 기판 11, 110 : 접지 단자
12, 120 : 전원 단자들 13, 130 :신호 단자
11, 12, 13, 110, 120, 130 : 단자 패턴
15 : 개구부 20 : 반도체 칩
21 : 도전성 와이어 24, 26 : 접착부재
22 : 본딩 패드 40 : 절연 부재
30 : 보호부재
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 전기적 특성을 향상시키는 단자 패턴을 갖는 반도체 패키지에 관한 것이다.
일반적으로, 반도체 장치는 실리콘 기판 상에 집적 회로를 갖는 반도체 칩을 제조하기 위한 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하여 소팅(sorting)하기 위한 EDS(electrically die sorting) 공정 및 반도체 칩을 보호하기 위한 패키지 공정에 의하여 제조된다.
최근 반도체 장치는 고성능 및 고집적화를 목적으로 개발되고 있다. 고성능 및 고집적된 반도체 장치를 제조하기 위해서는, 패키징(packaging) 기술의 뒷받침이 무엇보다 중요하다. 이는, 패키징 기술에 따라서, 반도체 장치의 크기, 열 방출 능력, 전기적 수행 능력, 신뢰성, 가격 등이 변하기 때문이다.
일반적으로 패키지는 표면 실장 기술(surface mounted technology)에 의해 보드에 실장되고, 내부에 실장되는 전기 소자를 보호하고, 내부에서 발생되는 열을 방열시킬 뿐만 아니라, 전기 소자가 외부와 전기적으로 연결될 수 있도록 복수 개의 단자 패턴이 형성된다. 특히, 최근 전기 제품들의 소형화와 고기능화에 따라 전기 부품들이 탑재되는 패키지 기판에 형성되는 단자 패턴의 간격도 좁아지고 있다.
도 1은 종래의 패키지의 단자 패턴을 나타내는 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 종래의 반도체 패키지는 기판(10), 반도체 칩(20), 단자 패턴들(11, 12, 13)을 포함한다.
상기 반도체 칩(20)이나, 예를 들면, 트랜지스터, 다이오드, 칩커패시터, 인덕터 및 이들을 조합한 모듈과 같은 전자 부품은 기판(10)의 표면에 탑재될 수 있다.
기판(10)의 중앙부에는, 평면상에서 보았을 때, 직사각형 형상을 갖는 개구부(15)가 형성된다.
반도체 칩(20)은 접착부재(24, 26)를 이용하여 기판(10)에 실장되고, 외부 신호를 반도체 칩(20)으로 입력 또는 반도체 칩(20)에서 처리된 데이터를 출력하기 위한 복수개의 본딩 패드(22)를 포함한다. 본딩 패드(22)는 기판(10)에 형성된 개구부(15)를 통해 노출된다.
다수의 전극 단자 패턴들(11, 12, 13)은 상기 기판(10) 상에 형성된다. 구체적으로, 상기 기판(10) 상에는 신호 단자들(13), 전원 단자들(12) 및 접지 단자들(11)을 포함하는 단자 패턴이 형성된다. 상기 단자들은 상기 기판(10)의 일면에 같은 크기와 모양을 가진 일정한 패턴으로 정렬되어 형성된다.
상기 단자 패턴은 도전성 와이어(21)에 의해 상기 본딩 패드(22)와 전기적으로 연결되고, 상기 개구부(15)에는 절연 부재(40)가 배치된다. 또한, 반도체 칩(20)이 파손되는 것을 방지하기 위해 보호 부재(30)에 의하여 봉지된다.
이 경우에 있어서, 종래의 단자 패턴들(11, 12, 13)은 같은 크기와 모양을 가지고 기판(10) 상에 형성되므로, 신호의 특성과 전원/접지의 특성을 동시에 향상시키는 데 어려움이 있다. 즉, 신호 단자(13)에 필요한 낮은 커패시터, 전원 단자(12) 및 접지 단자(11)에 필요한 낮은 저항 및 낮은 인덕턴스를 모두 만족시키는 단자 패턴의 형상을 구현하는 데 문제점이 있다.
본 발명의 목적은 전기적 특성을 향상시키는 단자 패턴을 갖는 반도체 패키지를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 기판, 상기 기판에 실장된 반도체 칩 및 상기 기판 상에 배치되며 상기 반도체 칩과 전기적으로 연결되고, 제1 면적을 갖는 복수의 신호 단자들과 상기 제1 면적보다 넓은 제2 면적을 갖는 접지 단자 및 상기 제1 면적보다 넓은 제3 면적을 갖는 전원 단자를 구비하는 단자 패턴을 포함한다.
본 발명의 일실시예에 따르면, 상기 접지 단자 및 상기 전원 단자들은 서로 이격되어 배치되고, 상기 신호 단자들은 상기 접지 단자 및 상기 전원 단자 사이에 배치될 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 패키지는 신호 단자보다 더 넓은 면적을 갖으며 서로 모양이 다른 접지 단자 및 전원 단자를 구비하는 단자 패턴을 포함한다. 이리하여, 상기 접지 단자 및 상기 전원 단자들이 낮은 저항 및 낮은 인 덕턴스를 갖으며, 상기 신호 단자들이 낮은 커패시터를 갖게되어 반도체 패키지의 전기적 특성을 향상시킬 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 발명에 있어서, 각 구조물들이 다른 구조물들의 "상에", "상부"에 또는 "하부"에 위치하는 것으로 언급되는 경우에는 각 구조물들이 직접 다른 구조물들 위에 위치하거나 또는 아래에 위치하는 것을 의미하거나, 또 다른 구조물들이 상기 구조물들 사이에 추가적으 로 형성될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
제1 실시예
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 단자 패턴을 나타내는 평면도이다.
도 3을 참조하면, 본 발명에 따른 반도체 패키지는 기판(100), 반도체 칩(도시되지 않음) 및 단자 패턴(110, 120, 130)을 포함한다.
상기 기판(100)은 얇은 두께를 갖는 합성수지 기판을 포함할 수 있다. 예를 들면, 기판(100)은 직육면체 플레이트 형상을 갖고, 실장되는 반도체 칩과 상기 단자 패턴과의 전기적 연결을 위한 개구부(도시되지 않음)가 형성될 수 있다.
상기 기판(100) 상에는 단자 패턴(110, 120, 130)이 형성되고, 상기 단자 패턴은 상기 반도체 칩과 전기적으로 연결된다. 구체적으로, 상기 단자 패턴은 복수의 신호 단자들(130), 접지 단자(110) 및 전원 단자(120)를 포함한다.
상기 접지 단자(110) 및 상기 전원 단자(120)들은 상기 신호 단자(130)보다 더 넓은 면적을 갖는다. 상기 접지 단자는 상기 전원 단자와 동일하거나 더 넓은 면적을 가질 수 있다. 또한, 상기 접지 단자(110) 및 상기 전원 단자(120)는 서로 이격되어 배치되고, 상기 신호 단자(100)들은 상기 접지 단자 및 상기 전원 단자 사이에 배치된다.
본 발명의 제1 실시예에 따르면, 상기 접지 단자(110) 및 상기 전원 단자(120)는 서로 마주보는 'ㄷ'자 형상을 가질 수 있다. 상기 신호 단자(120)들은 원형 형상으로 형성될 수 있다. 이와 달리, 상기 신호 단자들은 다각형 형상, 슬릿 형상 등을 가질 수 있다.
또한, 상기 단자 패턴(110, 120, 130)은 가로 방향 또는 세로 방향으로 반복되어 배열될 수 있다.
일반적으로, 신호 성분들이 상기 신호 단자를 통해 전달될 때, 낮은 커패시터가 요구된다. 또한, 전원/접지 성분들이 상기 전원 단자 및 상기 접지 단자를 통해 전달될 때, 낮은 저항 및 낮은 인덕턴스가 요구된다.
본 발명에 따르면, 상기 접지 단자 및 상기 전원 단자들은 상기 신호 단자보다 더 넓은 면적을 가질 수 있다. 또한, 상기 접지 단자, 상기 전원 단자 및 상기 신호 단자들은 서로 다른 모양을 가질 수 있다. 이리하여, 상기 접지 단자 및 상기 전원 단자들이 낮은 저항 및 낮은 인덕턴스를 갖도록 하여 반도체 패키지의 전기적 특성을 향상시키고, 상기 신호 단자들이 낮은 커패시터를 갖도록 반도체 패키지의 전기적 특성을 향상시킬 수 있게 된다.
또한, 상기 접지 단자 및 상기 전원 단자의 면적이 증가되므로, 프로브를 이 용한 테스트 공정에서 다양한 위치에서 측정이 가능하며 테스트 공정의 신뢰성을 향상시킬 수 있다.
제2 실시예
도 4는 본 발명의 제2 실시예에 따른 반도체 패키지의 단자 패턴을 나타내는 평면도이다. 본 실시예에 따른 반도체 패키지는 단자 패턴을 제외하고는 도 3의 실시예의 반도체 패키지와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 4를 참조하면, 본 발명에 따른 반도체 패키지는 기판(100), 반도체 칩(도시되지 않음) 및 단자 패턴(110, 120, 130)을 포함한다.
상기 기판(100) 상에는 단자 패턴(110, 120, 130)이 형성되고, 상기 단자 패턴은 상기 반도체 칩과 전기적으로 연결된다. 구체적으로, 상기 단자 패턴은 복수의 신호 단자들(130), 접지 단자(110) 및 전원 단자(120)를 포함한다.
상기 접지 단자(110) 및 상기 전원 단자(120)들은 상기 신호 단자(130)보다 더 넓은 면적을 갖는다. 상기 접지 단자는 상기 전원 단자와 동일하거나 더 넓은 면적을 가질 수 있다. 또한, 상기 접지 단자(110) 및 상기 전원 단자(120)는 서로 이격되어 배치되고, 상기 신호 단자(130)들은 상기 접지 단자 및 상기 전원 단자 사이에 배치된다.
본 발명의 제2 실시예에 따르면, 상기 접지 단자 및 상기 전원 단자들은 상 기 기판의 모서리부와 중앙부에 각각 배치된 직사각형 형상을 갖는다. 구체적으로, 상기 접지 단자는 우측 모서리부에 각각 배치되고 직사각형 형상을 갖는다. 상기 전원 단자는 좌측 모서리부 및 중앙부에 각각 배치되고 직사각형 형상을 갖는다. 이와 달리, 상기 접지 단자가 기판(100)의 중앙부에 배치될 수 있다.
또한, 상기 단자 패턴(110, 120, 130)은 가로 방향 또는 세로 방향으로 반복되어 배치될 수 있다.
제3 실시예
도 5는 본 발명의 제3 실시예에 따른 반도체 패키지의 단자 패턴을 나타내는 평면도이다. 본 실시예에 따른 반도체 패키지는 단자 패턴을 제외하고는 도 3의 실시예의 반도체 패키지와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 5를 참조하면, 본 발명에 따른 반도체 패키지는 기판(100), 반도체 칩(도시되지 않음) 및 단자 패턴(110, 120, 130)을 포함한다.
상기 기판(100) 상에는 단자 패턴(110, 120, 130)이 형성되고, 상기 단자 패턴은 상기 반도체 칩과 전기적으로 연결된다. 구체적으로, 상기 단자 패턴은 복수의 신호 단자들(130), 접지 단자(110) 및 전원 단자(120)를 포함한다.
상기 접지 단자(110) 및 상기 전원 단자(120)들은 상기 신호 단자(130)보다 더 넓은 면적을 갖는다. 상기 접지 단자는 상기 전원 단자와 동일하거나 더 넓은 면적을 가질 수 있다. 또한, 상기 접지 단자 및 상기 전원 단자는 서로 이격되어 배치되고, 상기 신호 단자들은 상기 접지 단자 및 상기 전원 단자 사이에 배치된다.
본 발명의 제3 실시예에 따르면, 상기 접지 단자 및 상기 전원 단자들은 연속적으로 이어진 십자 형상을 가질 수 있다. 상기 신호 단자들은 상기 십자 형상의 접지 단자 및 전원 단자들 사이에 배치될 수 있다. 또한, 상기 접지 단자 및 상기 전원 단자들의 십자 형상은 전기적 특성 등을 고려하여 복수개 형성될 수 있다.
또한, 상기 단자 패턴(110, 120, 130)은 가로 방향 또는 세로 방향으로 반복되어 배치될 수 있다.
제4 실시예
도 6은 본 발명의 제4 실시예에 따른 반도체 패키지의 단자 패턴을 나타내는 평면도이다. 본 실시예에 따른 반도체 패키지는 단자 패턴을 제외하고는 도 3의 실시예의 반도체 패키지와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 6을 참조하면, 본 발명에 따른 반도체 패키지는 기판(100), 반도체 칩(도시되지 않음) 및 단자 패턴(110, 120, 130)을 포함한다.
상기 기판(100) 상에는 단자 패턴(110, 120, 130)이 형성되고, 상기 단자 패턴은 상기 반도체 칩과 전기적으로 연결된다. 구체적으로, 상기 단자 패턴은 복수 의 신호 단자들(130), 접지 단자(110) 및 전원 단자(120)를 포함한다.
상기 접지 단자(110) 및 상기 전원 단자(120)들은 상기 신호 단자(130)보다 더 넓은 면적을 갖는다.
본 발명의 제4 실시예에 따르면, 상기 접지 단자는 제1 크기의 직사각틀 형상을 갖고 기판(100)의 주변 영역에 형성될 수 있다. 상기 전원 단자는 상기 제1 크기보다 작은 제2 크기를 갖는 직사각틀 형상을 갖으며 상기 접지 단자 내에 배치될 수 있다. 상기 신호 단자들은 상기 전원 단자 내부에 배치될 수 있다. 이와 달리, 상기 전원 단자가 기판(100)의 주변 영역에 배치되고, 상기 접지 단자가 상기 전원 단자 내부에 배치될 수 있다.
또한, 상기 단자 패턴(110, 120, 130)은 가로 방향 또는 세로 방향으로 반복되어 배치될 수 있다.
본 발명에 따르면, 상기 접지 단자 및 상기 전원 단자들은 상기 신호 단자보다 더 넓은 면적을 가질 수 있다. 또한, 상기 접지 단자, 상기 전원 단자 및 상기 신호 단자들은 서로 다른 모양을 가질 수 있다. 이리하여, 상기 접지 단자 및 상기 전원 단자들이 낮은 저항 및 낮은 인덕턴스를 갖으며, 상기 신호 단자들이 낮은 커패시터를 갖게되어 반도체 패키지의 전기적 특성을 향상시킬 수 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 패키지는 신호 단자보다 더 넓은 면적을 갖으며 서로 모양이 다른 접지 단자 및 전원 단자를 구비하는 단자 패턴을 포함한다. 이리하여, 상기 접지 단자 및 상기 전원 단자들이 낮 은 저항 및 낮은 인덕턴스를 갖으며, 상기 신호 단자들이 낮은 커패시터를 갖게되어 반도체 패키지의 전기적 특성을 향상시킬 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 해할 수 있을 것이다.

Claims (6)

  1. 기판;
    상기 기판에 실장된 반도체 칩; 및
    상기 기판 상에 배치되며 상기 반도체 칩과 전기적으로 연결되고, 제1 면적을 갖는 복수의 신호 단자들과 상기 제1 면적보다 넓은 제2 면적을 갖는 접지 단자 및 상기 제1 면적보다 넓은 제3 면적을 갖는 전원 단자를 구비하는 단자 패턴을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 접지 단자 및 상기 전원 단자들은 서로 이격되어 배치되고, 상기 신호 단자들은 상기 접지 단자 및 상기 전원 단자 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 접지 단자 및 상기 전원 단자들은 서로 마주보는 'ㄷ'자 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 접지 단자 및 상기 전원 단자들은 상기 기판의 모서리부와 중앙부에 각각 배치된 직사각형 형상을 갖고, 상기 신호 단자들은 상기 직사각형의 접지 단자와 전원 단자 사이에 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 접지 단자 및 상기 전원 단자들은 연속적으로 이어진 십자 형상을 가지며, 상기 신호 단자들은 상기 십자 형상의 접지 단자 및 전원 단자들 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 접지 단자는 제1 크기의 직사각틀 형상을 갖고, 상기 전원 단자는 상기 제1 크기보다 작은 제2 크기를 갖는 직사각틀 형상을 갖으며 상기 접지 단자 내에 배치되며, 상기 신호 단자들은 상기 전원 단자 내부에 배치되는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
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KR20100056097A (ko) * 2008-11-19 2010-05-27 엘지이노텍 주식회사 통신모듈
KR20100118318A (ko) * 2009-04-28 2010-11-05 삼성전자주식회사 칩온 보드 타입의 패키지

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