CN117766472A - 电子封装件及其制法 - Google Patents

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Abstract

本发明提出一种电子封装件及其制法。电子封装件包括于线路部上配置电子元件，且以ABF作为包覆层以包覆该电子元件，并将布线层设于该包覆层上及将导电通孔形成于该包覆层中，故通过ABF材作为该包覆层，使该布线层能良好结合于该包覆层上。

Description

电子封装件及其制法
技术领域
本发明涉及一种半导体封装工艺，尤其涉及一种可提高可靠性的电子封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。同时，目前应用于芯片封装领域的技术，包含有例如晶片级封装(Wafer Level Packaging，简称WLP)、芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct ChipAttached，简称DCA)或多芯片模块封装(Multi-Chip Module，简称MCM)等封装型态的封装模块等。
图1A至图1E为现有半导体封装件1的制法的剖面示意图。
如图1A所示，形成一离形层100于一承载件10上。接着，置放多个半导体元件17于该离形层100上，其中，多个半导体元件17具有相对的作用面17a与非作用面17b，该作用面17a上具有多个电极垫170，且各该半导体元件17以其作用面17a粘着于该离形层100上。
如图1B所示，形成一如环氧树脂(epoxy)的包覆层18于该离形层100上，以包覆多个半导体元件17。
如图1C所示，通过该离形层100分离该承载件10与该半导体元件17，使该半导体元件17的作用面17a外露。
如图1D所示，形成一布线结构15于该包覆层18与该半导体元件17的作用面17a上，且该布线结构15包含至少一介电层150及结合该介电层150的布线层151，以令该布线层151电性连接该半导体元件17的电极垫170。接着，形成一防焊层16于该布线结构15上，且该防焊层15外露该布线层151的部分表面，以供结合如焊球的导电元件19。
如图1E所示，沿如图1D所示的切割路径L进行切单工艺，以获取多个半导体封装件1。
然而现有半导体封装件1中，由于该包覆层18采用环氧树脂，其与如铜材的金属材的结合力不佳，故于制作该布线层151前，需先于该包覆层18上制作一层如预浸材(Prepreg，简称PP)的介电层150，因而大幅增加该布线结构15的制作时间与制作材料，导致制作成本难以降低。
再者，现有半导体封装件1中，由于该包覆层18采用环氧树脂，若需电性导通该包覆层18上下两侧，需先于该承载件10上电镀出导电柱，再以该包覆层18包覆该导电柱，之后进行研磨作业以外露出该导电柱的端面，故需进行铜柱工艺及研磨作业，因而不仅增加制作时间与制作材料，导致难以降低制作成本，且制作步骤繁琐，致使生产效率不佳。
另外，现有半导体封装件1中，由于该包覆层18采用环氧树脂，因而仅能采用单一个体(unit)规格或晶片级(wafer size)规格进行制作，因而难以提升效益，更无法降低生产成本，致使不利于量产。
因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，可至少部分地解决现有技术中的问题。
本发明的电子封装件，包括：线路部，其具有至少一绝缘层及结合该绝缘层的线路层，其中，该绝缘层定义有相对的第一表面与第二表面，以令该线路层外露于该绝缘层的第一表面；电子元件，其设于该线路部的绝缘层的第一表面上且电性连接该线路层；包覆层，其设于该线路部的绝缘层的第一表面上以包覆该电子元件，其中，该包覆层为味之素增层膜；以及布线层，其设于该包覆层上，其中，该布线层于该包覆层中形成有至少一电性连接该线路层的导电通孔。
本发明亦提供一种电子封装件的制法，包括：提供一线路部，其具有至少一绝缘层及结合该绝缘层的线路层，其中，该绝缘层定义有相对的第一表面与第二表面，以令该线路层外露于该绝缘层的第一表面；将电子元件设于该线路部的绝缘层的第一表面上，且该电子元件电性连接该线路层；形成包覆层于该线路部的绝缘层的第一表面上，以令该包覆层包覆该电子元件，其中，该包覆层为味之素增层膜；以及形成布线层于该包覆层上，且该布线层延伸至该包覆层中以形成至少一电性连接该线路层的导电通孔。
前述的电子封装件及其制法中，该电子元件为无源元件。
前述的电子封装件及其制法中，该电子元件通过多个导电凸块电性连接该线路层。
前述的电子封装件及其制法中，形成该包覆层的材质不同于形成该绝缘层的材质。
前述的电子封装件及其制法中，还包括形成另一布线层于该绝缘层的第二表面上，且于该绝缘层中形成有至少一电性连接该线路层与该另一布线层的导电盲孔。
由上可知，本发明的电子封装件及其制法中，主要通过ABF材作为该包覆层，使该布线层能良好结合于该包覆层上，故相较于现有技术，本发明的制法可直接于该包覆层上制作布线层，而无需形成一用以结合该布线层的介电层，因而能有效节省制作时间与制作材料，以有效降低制作成本。
再者，本发明的制法可直接激光加工ABF材，以形成导电通孔，故相较于现有技术，本发明的制法无需进行铜柱工艺及研磨作业，因而不仅能节省制作时间与制作材料以降低制作成本，且能大幅减少制作步骤，以利于提升生产效率。
另外，本发明的制法通过ABF材作为该包覆层，因而可采用整版面(panel)规格，故相较于现有技术，本发明能大幅提升效益，并降低生产成本，以利于量产。
附图说明
图1A至图1E为现有半导体封装件的制法的剖视示意图。
图2A至图2F为本发明的电子封装件的制法的第一实施例的剖视示意图。
图3A至图3B为本发明的电子封装件的制法的第二实施例的剖面示意图。
附图标记如下：
1 半导体封装件
100 离形层
15 布线结构
150 介电层
151,24,25 布线层
16,26 防焊层
17 半导体元件
17a 作用面
17b 非作用面
170 电极垫
18,28 包覆层
19 导电元件
2,3 电子封装件
2a,3a 线路部
21 线路层
22 第一金属层
23 绝缘层
23a 第一表面
23b 第二表面
240,310 导电盲孔
250 导电通孔
260 开孔
27 电子元件
270 导电凸块
28a 第一侧
28b 第二侧
280 第二金属层
9,10 承载件
9a 金属表面
L 切割路径
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附附图所示出的结构、比例、大小等，均仅用以配合说明书所公开的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2F为本发明的电子封装件2的制法的第一实施例的剖面示意图。
如图2A所示，于一承载件9上形成一线路层21，再于该承载件9上形成一绝缘层23，以令该绝缘层23覆盖该线路层21，其中，该线路层21与该绝缘层23作为线路部2a。
于本实施例中，该承载件9的相对两侧具有金属表面9a，如铜箔基板形式，以于各该金属表面9a上分别制作该线路部2a。
再者，该绝缘层23为介电层，如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)或其它介电材。
另外，该绝缘层23定义有相对的第一表面23a与第二表面23b，且该绝缘层23以其第一表面23a结合该承载件9的金属表面9a。例如，该绝缘层23以压合方式形成于该承载件9上，故该绝缘层23的第二表面23b上可配置第一金属层22，以利于将该绝缘层23压合于该承载件9上，且于该绝缘层23结合该铜箔后，该第一金属层22外露。
如图2B所示，通过剥离方式，使该线路部2a及其上的第一金属层22自该承载件9上分离，其中，该线路层21外露于该绝缘层23的第一表面23a。
于本实施例中，该铜箔需采用蚀刻方式移除，故将略蚀该线路层21的部分材质，使该线路层21凹入该绝缘层23的第一表面23a，换言的，该线路层21的表面将低于该绝缘层23的第一表面23a。
如图2C所示，将至少一电子元件27设于该线路部2a的绝缘层23的第一表面23a上，以令该电子元件27电性连接该线路层21。
于本实施例中，该电子元件27为有源元件、无源元件或其二者组合，且该有源元件为例如半导体芯片，而该无源元件为例如电阻、电容及电感。于一实施方式中，该电子元件27为无源元件，其通过多个如焊锡材料的导电凸块270电性连接该线路层21。应可理解地，若该电子元件27为半导体芯片，其可采用倒装芯片方式、打线方式或其它封装方式电性连接该线路层21。
如图2D所示，形成一包覆层28于该线路部2a的绝缘层23的第一表面23a上，以令该包覆层28包覆该电子元件27，其中，该包覆层28为味之素增层膜(Ajinomoto Build-upFilm，简称ABF)，其与如铜材的金属材的结合性极佳。
于本实施例中，该包覆层28定义有相对的第一侧28a与第二侧28b，且该包覆层28以其第一侧28a结合该绝缘层23的第一表面23a。例如，该包覆层28以压合方式形成于该线路部2a上，故该包覆层28的第二侧28b上可配置第二金属层280，以利于将该包覆层28压合于该线路部2a上，且于该包覆层28结合该线路部2a后，该第二金属层280外露。
再者，形成该包覆层28的材质不同于形成该绝缘层23的材质。或者，该绝缘层23亦可采用ABF材，使该包覆层28与该绝缘层23的材质相同。
如图2E所示，于该包覆层28上形成布线层25，且该布线层25于该包覆层28中形成有多个导电通孔250，以令该导电通孔250连通该包覆层28的第一侧28a与第二侧28b，使该布线层25通过该导电通孔250电性连接该线路层21。
于本实施例中，该布线层25采用线路重布层(redistribution layer，简称RDL)的工艺制作，其材质为铜。
再者，该导电通孔250的工艺先于该包覆层28的第二侧28a上以激光方式烧灼该第二金属层280与该包覆层28，以形成一外露该线路层21的穿孔，再配合该布线层25所采用的RDL工艺，以将铜材形成于该穿孔中。应可理解地，有关封装导通孔(Through Molding Via，简称TMV)的制作方式繁多，并不限于上述。
另一方面，该线路部2a上亦可利用第一金属层22进行RDL布线工艺，以于该绝缘层23的第二表面23b形成另一布线层24，且该布线层24于该绝缘层23中形成有多个电性连接该线路层21的导电盲孔240。应可理解地，于其它实施例中，亦可移除该第一金属层22，以于该绝缘层23的第二表面23b形成外露该线路层21的开孔，供外接如电路板、封装模块或其它的电子装置。
如图2F所示，于该绝缘层23的第二表面23b与该包覆层28的第二侧28b上分别形成一具有多个开孔260的防焊层26，以令多个布线层24,25的部分表面外露于该开孔260，供外接如电路板、封装模块或其它的电子装置。
因此，本发明的制法主要通过ABF材作为该包覆层28，使该布线层25能良好结合于该包覆层28上，故相较于现有技术，本发明的制法可直接于该包覆层28上制作布线层25，而无需形成一用以结合该布线层25的介电层，因而能有效节省制作时间与制作材料，以有效降低制作成本。
再者，本发明的制法可直接激光加工ABF材，以形成该导电通孔250所需的穿孔，故相较于现有技术，本发明的制法无需进行铜柱工艺及研磨作业，因而不仅能节省制作时间与制作材料以降低制作成本，且能大幅减少制作步骤，以利于提升生产效率。
另外，本发明的制法通过ABF材作为该包覆层28，因而可采用整版面(panel)规格，故相较于现有技术的仅能采用单一个体(unit)规格或晶片级(wafer size)规格，本发明能大幅提升效益，并降低生产成本，以利于量产。
图3A至图3B为本发明的电子封装件3的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于线路部3a的配线层数，其它工艺大致相同，故以下不再赘述相同处。
如图3A所示，于一承载件9上形成多个绝缘层23及多个结合该绝缘层23的线路层21，以令该多个绝缘层23与该多个线路层21作为线路部3a。
于本实施例中，该多个线路层21之间通过导电盲孔310相互电性导通。
如图3B所示，依据图2B至图2F所示的工艺，以获取另一配线规格的电子封装件3。
于本实施例中，该电子封装件3配置四层配线(两层线路层21与两层布线层24,25)，而第一实施例的电子封装件2配置三层配线(单一层线路层21与两层布线层24,25)。
本发明亦提供一种电子封装件2，包括：一线路部2a,3a、至少一电子元件27、包覆层28以及布线层25。
所述的线路部2a,3a具有至少一绝缘层23及结合该绝缘层23的线路层21，其中，该绝缘层23定义有相对的第一表面23a与第二表面23b，以令该线路层21外露于该绝缘层23的第一表面23a。
所述的电子元件27设于该线路部2a,3a的绝缘层23的第一表面23a上且电性连接该线路层21。
所述的包覆层28设于该线路部2a,3a的绝缘层23的第一表面23a上以包覆该电子元件27，其中，该包覆层28为味之素增层膜。
所述的布线层25设于该包覆层28上，其中，该布线层25于该包覆层28中形成有至少一电性连接该线路层21的导电通孔250。
于一实施例中，该电子元件27为无源元件。
于一实施例中，该电子元件27通过多个导电凸块270电性连接该线路层21。
于一实施例中，形成该包覆层28的材质不同于形成该绝缘层23的材质。
于一实施例中，所述的电子封装件2,3还包括形成于该绝缘层23的第二表面23b上的另一布线层24，且该另一布线层24于该绝缘层23中形成有至少一电性连接该线路层21的导电盲孔240。
综上所述，本发明的电子封装件及其制法，主要通过ABF材作为该包覆层，使该布线层能良好结合于该包覆层上，故本发明的制法可直接于该包覆层上制作布线层，而无需形成一用以结合该布线层的介电层，因而能有效节省制作时间与制作材料，以有效降低制作成本。
再者，本发明的制法可直接激光加工ABF材，以形成导电通孔，故本发明的制法无需进行铜柱工艺及研磨作业，因而不仅能节省制作时间与制作材料以降低制作成本，且能大幅减少制作步骤，以利于提升生产效率。
另外，本发明的制法通过ABF材作为该包覆层，因而可采用整版面(panel)规格，故本发明能大幅提升效益，并降低生产成本，以利于量产。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种电子封装件，包括：
线路部，其具有至少一绝缘层及结合该绝缘层的线路层，其中，该绝缘层定义有相对的第一表面与第二表面，以令该线路层外露于该绝缘层的第一表面；
电子元件，其设于该线路部的绝缘层的第一表面上且电性连接该线路层；
包覆层，其设于该线路部的绝缘层的第一表面上以包覆该电子元件，其中，该包覆层为味之素增层膜；以及
布线层，其设于该包覆层上，其中，该布线层于该包覆层中形成有至少一电性连接该线路层的导电通孔。
2.如权利要求1所述的电子封装件，其中，该电子元件为无源元件。
3.如权利要求1所述的电子封装件，其中，该电子元件通过多个导电凸块电性连接该线路层。
4.如权利要求1所述的电子封装件，其中，形成该包覆层的材质不同于形成该绝缘层的材质。
5.如权利要求1所述的电子封装件，其中，该电子封装件还包括形成于该绝缘层的第二表面上的另一布线层，且该另一布线层于该绝缘层中形成有至少一电性连接该线路层的导电盲孔。
6.一种电子封装件的制法，包括：
提供一线路部，其具有至少一绝缘层及结合该绝缘层的线路层，其中，该绝缘层定义有相对的第一表面与第二表面，以令该线路层外露于该绝缘层的第一表面；
将电子元件设于该线路部的绝缘层的第一表面上，且该电子元件电性连接该线路层；
形成包覆层于该线路部的绝缘层的第一表面上，以令该包覆层包覆该电子元件，其中，该包覆层为味之素增层膜；以及
形成布线层于该包覆层上，且该布线层延伸至该包覆层中以形成至少一电性连接该线路层的导电通孔。
7.如权利要求6所述的电子封装件的制法，其中，该电子元件为无源元件。
8.如权利要求6所述的电子封装件的制法，其中，该电子元件通过多个导电凸块电性连接该线路层。
9.如权利要求6所述的电子封装件的制法，其中，形成该包覆层的材质不同于形成该绝缘层的材质。
10.如权利要求6所述的电子封装件的制法，其中，该制法还包括形成另一布线层于该绝缘层的第二表面上，且于该绝缘层中形成有至少一电性连接该线路层与该另一布线层的导电盲孔。
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