JP2015072983A - プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ - Google Patents
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- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
Abstract
【課題】 プリント配線板と該プリント配線板上に搭載される上基板との間の接続信頼性を高め得るプリント配線板の提供。
【解決手段】 金属ポスト77の側壁77Wは湾曲していて、頂部と底部の間に細い部分を有している。このため、金属ポストの剛性が下がり、金属ポストで応力の緩和ができるため、上基板と金属ポストとの接続信頼性が向上する。
【選択図】 図10
【解決手段】 金属ポスト77の側壁77Wは湾曲していて、頂部と底部の間に細い部分を有している。このため、金属ポストの剛性が下がり、金属ポストで応力の緩和ができるため、上基板と金属ポストとの接続信頼性が向上する。
【選択図】 図10
Description
本発明は、他のプリント配線板(上基板)を搭載するための金属ポストを有するプリント配線板、及び、該プリント配線板の製造方法に関する。
特許文献1は、プリント配線板のパッド上に金属ポストを形成する方法を開示している。
特許文献1はプリント配線板上に金属ポストをめっきプロセスで形成している。プリント配線板が、ICチップを実装するためのバンプと、上基板を搭載するための金属ポストとを備える場合、プリント配線板と上基板との距離は、プリント配線板とICチップよりも離れているため、高さの有る金属ポストを介してプリント配線板と上基板とを接続した際に、接続信頼性が低下することが考えられる。
本発明の目的は、プリント配線板と該プリント配線板上に搭載される上基板との間の接続信頼性を高め得るプリント配線板、及び、該プリント配線板の製造方法を提供することである。
本発明に係るプリント配線板の製造方法は、最外層の層間樹脂絶縁層、導体回路上に、プリント配線板の中央側の導体回路を露出する第1の開口と、プリント配線板の外周側の導体回路を露出する第2の開口とを有するソルダーレジスト層を形成することと、前記ソルダーレジスト層、前記第1開口及び前記第2開口内、前記第1開口、前記第2開口から露出する導体回路上にシード層を形成することと、前記シード層上に、前記第2の開口を露出させると共に、該第2の開口よりも径の大きなレジスト開口を備えるめっきレジストを形成することと、前記シード層を介して前記レジスト開口を電解めっきで充填し金属ポストを形成することと、前記めっきレジストを除去することと、前記ソルダーレジスト層上に露出されているシード層を除去することと、前記第1開口から露出する導体回路上に酸化防止表面処理膜を形成することと、から成ることを技術的特徴とする。
本発明に係るプリント配線板は、最上の層間樹脂絶縁層と、前記最上の層間樹脂絶縁層上に形成されているパッドと、前記パッド上に形成されている金属ポストとを有する。そして、前記金属ポストの前記側壁は湾曲していて、頂部と底部の間に細い部分を有している。
本発明に係るプリント配線板の製造方法では、ICチップ接続用の第1の開口と、上基板接続用の金属ポスト形成用の第2の開口を備えるソルダーレジスト層を形成し、第1の開口に半田バンプを形成すること無く、先に第2の開口に金属ポストを形成する。半田バンプによる影響を受けないため、金属ポストの形成時の信頼性を高めることができ、上基板と金属ポストとの接続信頼性が向上する。
本発明のプリント配線板では、金属ポストの側壁は湾曲していて、頂部と底部の間に細い部分を有している。このため、金属ポストの剛性が下がり、金属ポストで応力の緩和ができるため、上基板と金属ポストとの接続信頼性が向上する。また、金属ポストの側面の面積が増大するため、金属ポストをモールドするモールド樹脂と金属ポストと接触面積が増え、金属ポストの信頼性が高まる。
[第1実施形態]
本発明の第1実施形態に係るプリント配線板10の応用例が図1に示されている。
プリント配線板10は、ICチップ等の電子部品90を実装するためのパッド(第1パッド)710FIと他のプリント配線板(上基板)110を搭載するためのパッド(第2パッド)710FPを有する。他のプリント配線板にメモリなどの電子部品900が実装される。複数のパッド710FIでパッド群C4(図3(A)参照)が形成され、パッド群C4は、プリント配線板10の略中央に形成されている。パッド710FPは、パッド群C4の周りの外周領域P4(図3(A)参照)に形成されている。そして、パッド710FP上に上基板を搭載するための接合ポスト(金属ポスト)77が形成されている。金属ポストの形状は、例えば、円柱である。金属ポスト77は、プリント配線板10とプリント配線板110を電気的に接続する機能を有する。また、パッド710FP間のピッチp1が0.3mm以下でも、金属ポスト77により、実施形態のプリント配線板10とプリント配線板(上基板)110との間の距離が確保される。パッド710FP間のピッチp1が0.25mm以下でも、金属ポスト77により、実施形態のプリント配線板10とプリント配線板(上基板)110との間の距離が一定に保たれる。隣接するパッド間で絶縁が確保される。ピッチp1は隣接するパッド710FPの中心間の距離である。
本発明の第1実施形態に係るプリント配線板10の応用例が図1に示されている。
プリント配線板10は、ICチップ等の電子部品90を実装するためのパッド(第1パッド)710FIと他のプリント配線板(上基板)110を搭載するためのパッド(第2パッド)710FPを有する。他のプリント配線板にメモリなどの電子部品900が実装される。複数のパッド710FIでパッド群C4(図3(A)参照)が形成され、パッド群C4は、プリント配線板10の略中央に形成されている。パッド710FPは、パッド群C4の周りの外周領域P4(図3(A)参照)に形成されている。そして、パッド710FP上に上基板を搭載するための接合ポスト(金属ポスト)77が形成されている。金属ポストの形状は、例えば、円柱である。金属ポスト77は、プリント配線板10とプリント配線板110を電気的に接続する機能を有する。また、パッド710FP間のピッチp1が0.3mm以下でも、金属ポスト77により、実施形態のプリント配線板10とプリント配線板(上基板)110との間の距離が確保される。パッド710FP間のピッチp1が0.25mm以下でも、金属ポスト77により、実施形態のプリント配線板10とプリント配線板(上基板)110との間の距離が一定に保たれる。隣接するパッド間で絶縁が確保される。ピッチp1は隣接するパッド710FPの中心間の距離である。
実施形態のプリント配線板は、コア基板を有するプリント配線板であってもコアレス基板であっても良い。コア基板を有するプリント配線板やその製造方法は、例えば、JP2007227512Aに示されている。コアレス基板やその製造方法は、例えば、JP2005236244Aに示されている。コアレス基板は、交互に積層されている層間樹脂絶縁層と導体層を有し、全ての層間樹脂絶縁層の厚みが例えば60μm以下である。
第1実施形態のプリント配線板10は、コア基板30を有する。そのコア基板は第1面Fとその第1面と反対側の第2面Sとを有する絶縁基板20zと絶縁基板の第1面F上に形成されている第1導体層34Fと絶縁基板の第2面上に形成されている第2導体層34Sを有する。コア基板はさらに、絶縁基板20zに形成されているスルーホール導体用の貫通孔28をめっき膜で充填しているスルーホール導体36を有する。スルーホール導体36は、第1導体層34Fと第2導体層34Sを接続している。コア基板の第1面と絶縁基板の第1面は同じ面であり、コア基板の第2面と絶縁基板の第2面は同じ面である。
第1実施形態のプリント配線板10は、コア基板30を有する。そのコア基板は第1面Fとその第1面と反対側の第2面Sとを有する絶縁基板20zと絶縁基板の第1面F上に形成されている第1導体層34Fと絶縁基板の第2面上に形成されている第2導体層34Sを有する。コア基板はさらに、絶縁基板20zに形成されているスルーホール導体用の貫通孔28をめっき膜で充填しているスルーホール導体36を有する。スルーホール導体36は、第1導体層34Fと第2導体層34Sを接続している。コア基板の第1面と絶縁基板の第1面は同じ面であり、コア基板の第2面と絶縁基板の第2面は同じ面である。
コア基板30の第1面F上に層間樹脂絶縁層(最上の層間樹脂絶縁層)50Fが形成されている。この層間樹脂絶縁層50F上に導体層(最上の導体層)58Fが形成されている。導体層58Fと第1導体層34Fやスルーホール導体は、層間樹脂絶縁層50Fを貫通するビア導体(最上のビア導体)60Fで接続されている。層間樹脂絶縁層50Fと導体層58Fとビア導体60Fで上側のビルドアップ層55Fが形成されている。第1実施形態では、上側のビルドアップ層は1層である。最上の導体層はパッド710FI、710FPを有している。パッド710FI、710FPは、最上の導体層に含まれる導体回路の上面や最上のビア導体の上面である。
コア基板30の第2面Sに層間樹脂絶縁層(最下の層間樹脂絶縁層)50Sが形成されている。この層間樹脂絶縁層50S上に導体層(最下の導体層)58Sが形成されている。導体層58Sと第2導体層34Sやスルーホール導体は、層間樹脂絶縁層50Sを貫通するビア導体(最下のビア導体)60Sで接続されている。層間樹脂絶縁層50Sと導体層58Sとビア導体60Sで下側のビルドアップ層55Sが形成されている。第1実施形態では、下側のビルドアップ層は1層である。最下の導体層はマザーボードと接続するためのBGAパッド71SPを有している。パッド71SPは、最下の導体層に含まれる導体回路の上面や最下のビア導体の上面である。
上側のビルドアップ層上に上側のソルダーレジスト層70Fが形成され、下側のビルドアップ層上に下側のソルダーレジスト層70Sが形成されている。ソルダーレジスト層70Fは、パッド710FIを露出するための開口(第1開口)71FIとパッド710FPを露出するための開口(第2開口)71FPを有する。ソルダーレジスト層70Sは、BGAパッド71SPを露出する開口71Sを有する。BGAパッド71SP上にマザーボードと接続するための半田バンプ76Sが形成される。半田バンプは無くてもよいく、代わりにSn膜などの接続部材を設けてもよい。パッド710FIには、ICチップ90の半田バンプ94が接続される。
図2は、半田バンプ76Sを有する実施形態のプリント配線板10の断面図である。実装面は上側のソルダーレジスト層70Fやパッド710FI、710FPを有している。パッド710FP上に金属ポスト77が形成されている。
金属ポスト77は頂部77Tと頂部と反対側の底部77Bを有する。頂部77T側には半田めっき膜88が形成されている。金属ポスト77は頂部と底部の間に側壁77Wを有する。側壁77W側は電解めっき膜86から形成されている。底部77Bは、ソルダーレジスト層70Fの開口71FPの形状に対応する裁頭円錐部77Baと、ソルダーレジスト層70Fの表面に当接するリング形状のリング部77Bbとを有する。底部77B表面にはシード層84が形成されている。金属ポストの底部の裁頭円錐部77Baの先端側がパッド710FPと対向する。
図3(B)中のX2−X2間のプリント配線板10の断面が図2に示されている。図2や図3(B)に示されている金属ポストの形状は円柱である。パッド710FPの径d2は45μm〜140μmである。パッドの径はソルダーレジスト層から露出している部分の導体(導体回路やビア導体)の径である。金属ポスト77の径(金属ポストの頂部の径)d1は、径d2より大きい。d1は、50μm〜150μmである。パッドの径d2と金属ポストの径d1との比(d2/d1)は、0.5から0.9であることが好ましい。パッド間のピッチを小さくすることができる。ピッチp1が0.3mm以下でも、プリント配線板10と上基板との間の接続信頼性が高い。また、金属ポスト間の絶縁信頼性が高い。隣接するパッド710FP間の距離(ピッチ)p1は、100μm〜300μmである。ピッチp1が100μmより小さいと、金属ポスト間の絶縁信頼性が低下しやすい。また、金属ポストが細くなるので、上基板とプリント配線板10間の接続信頼性が低下する。ピッチp1が300μmを越えると、プリント配線板10のサイズが大きくなる。そのため、金属ポストに働く応力が大きくなるので、上基板とプリント配線板10間の接続信頼性が低下する。
ピッチp1が0.3mm以下の場合、半田めっき膜厚(dp:20μm)を含む金属ポスト77の高さ(頂部から底部先端までの距離)Hは75μm〜200μmであって、金属ポストの径d1は75μm〜150μmである。実施形態のプリント配線板と上基板間の接続信頼性や金属ポスト間の絶縁信頼性が向上する。
ピッチp1が0.25mm以下の場合、金属ポスト77の高さHは100μm〜200μmであって、金属ポストの径d1は50μm〜150μmである。実施形態のプリント配線板と上基板間の接続信頼性や金属ポスト間の絶縁信頼性が向上する。
ピッチp1が0.25mm以下の場合、金属ポスト77の高さHは100μm〜200μmであって、金属ポストの径d1は50μm〜150μmである。実施形態のプリント配線板と上基板間の接続信頼性や金属ポスト間の絶縁信頼性が向上する。
金属ポストのアスペクト比(高さH/径d1)は1より大きいことが好ましい。金属ポストで上基板と実施形態のプリント配線板間の応力が緩和される。接続信頼性が高くなる。アスペクト比(H/d1)は、0.6〜3であることが好ましい。上基板とプリント配線板10間の応力が緩和される。また、金属ポストが疲労で劣化しない。上基板とプリント配線板10間の接続信頼性が高くなる。
パッド710FPの上面から金属ポストの頂部までの距離Hとパッド710FPの厚みc1の比(H/c1)は5以上30以下であることが好ましい。ピッチp1が0.3mm以下の場合、H/c1の値は、7以上25以下であることが好ましい。パッド710FPは金属ポストの土台であるので、(H/c1)が大すぎると金属ポストがパッドから取れたり、金属ポストの信頼性が低下する。(H/c1)が小さすぎると金属ポストで応力を緩和し難い。接続信頼性が低下する。
第1実施形態では、ピッチp1を小さくすることができる。隣接する金属ポスト間のスペースの距離が大きいので、ピッチp1が0.3mm以下でも、金属ポスト間の絶縁信頼性が高い。ピッチp1が0.25mm以下になると、金属ポストが細くなる。接続信頼性を高くするため、金属ポストのアスペクト比(H/d1)は0.6以上であることが好ましい。パッド710FPの数が多くなると、プリント配線板のサイズが大きくなる。しかしながら、金属ポストのアスペクト比(H/d1)が2以上であると、上基板の物性とプリント配線板の物性の違いに起因する応力が金属ポストで緩和される。H/d1が3.5を越えると金属ポストがヒートサイクルで劣化する。物性の例は熱膨張係数やヤング率である。
図1に示されるように、プリント配線板10と上基板110は、高い剛性を有する金属ポスト77で接続される。上基板とプリント配線板間の熱応力が金属ポスト77で緩和される。金属ポストで上基板とプリント配線板を有する電子機器の強度が保たれる。上基板の物性とプリント配線板の物性の違いによる電子機器の反りが低減される。
図4〜図9に、金属ポストの製造方法が示される。
図4(A)に示すプリント配線板101が、上述したように、例えば、JP2007227512Aに示されている方法で製造される。プリント配線板101は、ICチップ等の電子部品90を実装するためのパッド(第1パッド)710FIと他のプリント配線板(上基板)110を搭載するためのパッド(第2パッド)710FPを上側のソルダーレジスト層70F下に有する。また、マザーボードへ実装するためのパッド71SPを下側のソルダーレジスト層70S下に有する。
図4(A)に示すプリント配線板101が、上述したように、例えば、JP2007227512Aに示されている方法で製造される。プリント配線板101は、ICチップ等の電子部品90を実装するためのパッド(第1パッド)710FIと他のプリント配線板(上基板)110を搭載するためのパッド(第2パッド)710FPを上側のソルダーレジスト層70F下に有する。また、マザーボードへ実装するためのパッド71SPを下側のソルダーレジスト層70S下に有する。
レーザにより、上側のソルダーレジスト層70Fに第1開口71FIが形成され、第1パッド710FIが露出され、第2開口71FPが形成され、第2パッド710FPが露出される。同様に、下側のソルダーレジスト層70Sに開口71SPが形成され、パッド71SPが露出される(図4(B))。
下側のソルダーレジスト層70Sの表面にレジスト82Sが形成される(図5(A))。上側のソルダーレジスト層70F表面、及び、第1開口71FI、第2開口71FP内にスパッタによりTi/Cuシード層84が形成される(図5(B))。ここでは、スパッタリングでTi/Cuシード層を形成したが、無電解銅めっきによりシード層を形成することもできる。
プリント配線板101のソルダーレジスト層70F上に、第2開口71FPを露出させると共に、該第2開口よりも径の大きなレジスト開口82Aを備えるめっきレジスト82Fが形成される(図6(A))。シード層84を介して電流が流され、レジスト開口82A内に電解銅めっき86が充填される。さらに、電解銅めっき86上に半田めっきにより半田めっき膜88が形成される(図6(B))。半田として、Sn/Ag半田やSn/Ag/Cu半田を用いることができ、また、半田層の代わりにSn層を設けることもできる。上側のめっきレジスト82Fが剥離され、金属ポスト77が露出される(図7(A))。
ソルダーレジスト層70F上に金属ポストから露出しているシード層84が剥離され、下側のレジスト82Sが剥離される(図7(B))。上側のソルダーレジスト層70Fの第1開口71FIから露出される第1パッド710FI、下側のソルダーレジスト層70Sの開口71Sから露出されるパッド71SP上に酸化防止表面処理膜72が塗布され、プリント配線板10が完成する(図8(A))。酸化防止表面処理膜72はパッドの酸化を防止するための保護膜である。保護膜の例として、OSP以外にも、Ni/AuやNi/Pd/Au、Snなどが挙げられる。
プリント配線板10のソルダーレジスト層70Fの第1パッド710FIに、パッド92上の半田バンプ94を介してICチップ90が実装される(図8(B))。ICチップ90の上面に合わせてモールド樹脂80がプリント配線板の上に充填される(図9(A))。金属ポスト77の頂部の半田めっき膜88を露出させる開口80Aがモールド樹脂80にレーザで形成される(図9(B))。
他のプリント配線板(上基板)110が半田バンプ112を介して金属ポスト77に接合される。他のプリント配線板110がプリント配線板10に搭載される(図1)。
第1実施形態に係るプリント配線板の製造方法では、ICチップ接続用の第1開口71FIと、上基板接続用の金属ポスト形成用の第2開口71FPを備えるソルダーレジスト層70Fを形成し、第1開口に半田バンプを形成すること無く、先に第2開口に金属ポスト77を形成する。半田バンプによる影響を受けないため、金属ポストの形成時の信頼性を高めることができ、上基板と金属ポストとの接続信頼性が向上する。
[第2実施形態]
本発明の第2実施形態に係るプリント配線板10の応用例が図10に示されている。
第2実施形態では、金属ポスト77の側壁77Wは湾曲していて、上面から下面の間でポストの径が細くなっている。金属ポストが細い部分を有するので、金属ポストが変形しやすくなる。そのため、応力が緩和される。パッド710FP間のピッチp1が0.3mm以下でも、実施形態のプリント配線板と上基板間の接続信頼性が低下しない。
本発明の第2実施形態に係るプリント配線板10の応用例が図10に示されている。
第2実施形態では、金属ポスト77の側壁77Wは湾曲していて、上面から下面の間でポストの径が細くなっている。金属ポストが細い部分を有するので、金属ポストが変形しやすくなる。そのため、応力が緩和される。パッド710FP間のピッチp1が0.3mm以下でも、実施形態のプリント配線板と上基板間の接続信頼性が低下しない。
第2実施形態のプリント配線板では、金属ポスト77の側壁77Wは湾曲していて、頂部と底部の間に細い部分を有している。このため、金属ポストの剛性が下がり、金属ポストで応力の緩和ができるため、上基板と金属ポストとの接続信頼性が向上する。また、金属ポスト77の側壁77Wの面積が増大するため、金属ポストをモールドするモールド樹脂80と金属ポストと接触面積が増え、金属ポストの信頼性が高まる。
図11、図12に、第2実施形態のプリント配線板の金属ポストの製造方法が示される。図4〜図7を参照して上述された第1実施形態と同様に、電解銅めっき86と半田めっき膜88から成る金属ポスト77を形成する(図11(A))。エッチングでシード層84を除去し、同時に、電解銅めっき膜86から成る金属ポスト77の側壁77Wを湾曲させ、金属ポスト77に砂時計形状のテーパーを設ける。この際に、金属ポスト77の頂部77Tは、半田めっき膜88が被覆されているので、エッチングされない。その後、下側のレジスト82Sを剥離する(図11(B))。第2実施形態では、シード層84を除去する際に、電解銅めっき膜86に湾曲を形成したが、シード層84を除去した後、電解銅めっき膜86から成る金属ポスト77の側壁77Wを選択エッチングし、側壁に湾曲を形成することもできる。
図8(B)を参照して上述された第1実施形態と同様に、プリント配線板10の第1パッド710FI上に、半田バンプ92を介してICチップ90が実装される。ICチップ90の上面に合わせてモールド樹脂80がプリント配線板の上に充填される(図12(A))。金属ポスト77の頂部77Tを露出させる開口80Aがモールド樹脂80にレーザで形成される(図12(B))。第1実施形態と同様に、上基板110がプリント配線板10に搭載される(図10)。
10 プリント配線板
70F ソルダーレジスト層
71FI 第1開口
710FI 第1パッド
71FP 第2開口
710FP 第2パッド
72 保護膜
77 金属ポスト
77T 頂部
84 シード層
86 電解めっき膜
88 半田めっき膜
90 ICチップ
110 他のプリント配線板
70F ソルダーレジスト層
71FI 第1開口
710FI 第1パッド
71FP 第2開口
710FP 第2パッド
72 保護膜
77 金属ポスト
77T 頂部
84 シード層
86 電解めっき膜
88 半田めっき膜
90 ICチップ
110 他のプリント配線板
Claims (9)
- プリント配線板の製造方法であって、
最外層の層間樹脂絶縁層、導体回路上に、プリント配線板の中央側の導体回路を露出する第1の開口と、プリント配線板の外周側の導体回路を露出する第2の開口とを有するソルダーレジスト層を形成することと、
前記ソルダーレジスト層、前記第1開口及び前記第2開口内、前記第1開口、前記第2開口から露出する導体回路上にシード層を形成することと、
前記シード層上に、前記第2の開口を露出させると共に、該第2の開口よりも径の大きなレジスト開口を備えるめっきレジストを形成することと、
前記シード層を介して前記レジスト開口を電解めっきで充填し金属ポストを形成することと、
前記めっきレジストを除去することと、
前記ソルダーレジスト層上に露出されているシード層を除去することと、
前記第1開口から露出する導体回路上に酸化防止表面処理膜を形成することと、から成る。 - 請求項1のプリント配線板の製造方法であって、
前記レジスト開口を電解めっきで充填し金属ポストを形成した後、前記めっきレジストを剥離する前に、該金属ポストの頂部に表面処理を施す。 - 請求項2のプリント配線板の製造方法であって、
前記表面処理は半田めっき膜の形成である。 - 請求項3のプリント配線板の製造方法であって、
前記シード層の除去の際、前記金属ポストの側壁をエッチングにより湾曲させ、前記金属ポストに前記頂部と低部の間に細い部分を形成する。 - 最上の層間樹脂絶縁層と、
前記最上の層間樹脂絶縁層上に形成されているパッドと、
前記パッド上に形成されている金属ポストとを有するプリント配線板であって、
前記金属ポストの前記側壁は湾曲していて、頂部と底部の間に細い部分を有し、
さらに、前記最上の層間樹脂絶縁層上に、プリント配線板の中央側に設けられバンプ形成用パッドを露出する第1の開口と、プリント配線板の外周側に設けられ前記金属ポストの形成される前記パッドを露出するための第2の開口とを有するソルダーレジスト層が形成されている。 - 請求項5に記載のプリント配線板であって、
前記金属ポストの頂部には半田めっきが形成されている。 - 請求項5のプリント配線板であって、
前記金属ポスト間のピッチは0.3mm以下である。 - 請求項7のプリント配線板であって、
前記金属ポストの径は50〜150μm、アスペクト比が0.6〜3である。 - ICチップの実装された下基板と、該下基板上に搭載される上基板とから成るパッケージ−オン−パッケージであって、
前記下基板は、最上の層間樹脂絶縁層と、
前記最上の層間樹脂絶縁層上に形成され、該下基板の中央側に形成されているICチップ接続用の第1パッドと、外周側に形成されている上基板接続用の第2パッドと、
前記最上の層間樹脂絶縁層上に形成され、前記第1パッドを露出する第1の開口と、前記第2パッドを露出する第2の開口とを備えるソルダーレジスト層と、
前記2パッド上に形成され、側壁が湾曲している金属ポストと、
第1バンプを備え、該第1バンプを介して前記第1パッドに実装されたICチップと、
前記ICチップと該下基板との間に充填され、前記金属ポストの頂部を露出する開口を備えるモールド樹脂とから成り、
前記上基板は、第2バンプを備え、該第2バンプが前記モールド樹脂の開口から露出する金属ポストの頂部に接続されている。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013207370A JP2015072983A (ja) | 2013-10-02 | 2013-10-02 | プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ |
US14/504,969 US20150092357A1 (en) | 2013-10-02 | 2014-10-02 | Printed wiring board, method for manufacturing printed wiring board and package-on-package |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
JP2015072983A true JP2015072983A (ja) | 2015-04-16 |
Family
ID=52739957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
US (1) | US20150092357A1 (ja) |
JP (1) | JP2015072983A (ja) |
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- 2013-10-02 JP JP2013207370A patent/JP2015072983A/ja active Pending
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- 2014-10-02 US US14/504,969 patent/US20150092357A1/en not_active Abandoned
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---|---|
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