KR20170072425A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

와이어 본딩을 이용하는 반도체 패키지 및 이의 제조방법이 개시된다. 본 발명의 실시예에 따른 반도체 패키지는 관통부가 형성되고 관통부 주위에 마련되는 관통배선을 통해 상부면과 하부면 사이에 전기적 신호의 전달이 가능한 프레임과, 관통부에 수용되는 제1 반도체 칩과, 프레임과 제1 반도체 칩의 하부에 마련되고 관통배선과 제1 반도체 칩을 전기적으로 연결하는 배선부와, 제1 반도체 칩 상에 적층되는 제2 반도체 칩과, 제2 반도체 칩과 프레임의 신호부를 전기적으로 연결하는 와이어와, 프레임과 제1 및 제2 반도체 칩과 와이어를 일체화하도록 몰딩하는 봉지재를 포함한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 와이어 본딩을 이용하는 반도체 패키지 및 이의 제조방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한, 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.
한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 적층하여 구성된 반도체 패키지를 도입하고 있다. 예를 들어, 하나의 반도체 패키지 않에 복수개의 반도체 칩들이 적층되어 있는 멀티 칩 패키지(Multi-Chip Package, MCP), 적층된 이종의 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System in Package, SiP)를 구현하고 있다.
도 1은 종래의 와이어 본딩이 적용된 반도체 패키지(1)를 나타내는 단면도이다.
도 1을 참고하면, 종래의 반도체 패키지는 PCB 기판(2) 위에 접착제(3a)를 이용하여 제1 반도체 칩(3)을 부착하고, 제1 와이어(4)를 본딩하여 PCB 기판(2)과 제1 반도체 칩(3)을 전기적으로 연결하고, 제1 반도체 칩(3) 위에 접착제(5a)를 이용하여 제2 반도체 칩(5)을 부착하고, 제2 와어어(6)를 본딩하여 PCB 기판(2)과 제2 반도체 칩(5)을 전기적으로 연결하고, 봉지재(7)를 이용하여 PCB 기판(2)과 제1 및 제2 반도체 칩(3, 5)을 일체로 몰딩하였다.
그러나 이러한 구조에서는 PCB 기판(2) 위에 두 층의 반도체 칩(3, 5)을 적층하기 때문에 최종 반도체 패키지의 두께가 두꺼워지는 단점이 있다. 또한, 와이어(4, 6)의 루프 길이가 길어짐에 따른 전기적 성능이 저하되는 단점이 있다.
공개특허공보 제10-2009-0043955호에는 본딩 와이어를 갖는 반도체 패키지가 개시되어 있다.
공개특허공보 제10-2009-0043955호(2009. 05. 07. 공개)
본 발명의 실시예는 반도체 패키지의 두께를 줄이고 와이어 루프의 길이를 최소로 할 수 있는 반도체 패키지 및 그 제조방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 관통부가 형성되고, 상기 관통부 주위에 마련되는 관통배선을 통해 상부면과 하부면 사이에 전기적 신호의 전달이 가능한 프레임; 상기 관통부에 수용되는 제1 반도체 칩; 상기 프레임과 상기 제1 반도체 칩의 하부에 마련되고, 상기 관통배선과 상기 제1 반도체 칩을 전기적으로 연결하는 배선부; 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩; 상기 제2 반도체 칩과 상기 프레임의 신호부를 전기적으로 연결하는 와이어; 및 상기 프레임과 상기 제1 및 제2 반도체 칩과 상기 와이어를 일체화하도록 몰딩하는 봉지재를 포함하는 반도체 패키지가 제공될 수 있다.
또한, 상기 제1 반도체 칩의 하면과 상기 프레임의 하면은 동일 평면을 형성할 수 있다.
또한, 상기 배선부는 상기 제1 반도체 칩의 신호패드와 상기 관통배선의 일 면을 노출하도록 상기 프레임과 상기 제1 반도체 칩의 일 면에 적층되는 제1 절연층과, 상기 제1 절연층 위에 마련되고 상기 제1 반도체 칩의 신호패드와 상기 관통배선의 일 면을 전기적으로 연결하는 배선층과, 상기 배선층을 절연하도록 덮는 제2 절연층을 포함할 수 있다.
또한, 상기 관통배선의 상부와 전기적으로 접속하고, 상기 봉지재의 상면으로 일부가 노출되는 외부 연결단자를 더 포함할 수 있다.
또한, 상기 프레임은 중앙에 관통부가 형성되고, 상기 관통부의 주위에 복수의 비아홀이 형성되며, 상기 관통배선은 상기 비아홀을 따라 상하 방향으로 마련되고, 상기 프레임의 상면에는 상기 관통배선과 연결되는 접속 연장부가 마련되며, 상기 와이어는 상기 제2 반도체 칩과 상기 접속 연장부를 연결하도록 마련될 수 있다.
또한, 상기 접속 연장부는 상기 관통배선에서 상기 프레임의 상면을 따라 상기 관통부에 인접하는 방향으로 연장될 수 있다.
또한, 상기 봉지재는 상기 와이어를 덮어 외부와 차단시키되, 상기 외부 연결단자의 단부는 노출시키도록 마련될 수 있다.
또한, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이에 개재되는 다이 접착층을 더 포함할 수 있다.
또한, 상기 다이 접착층은 에폭시 수지를 포함할 수 있다.
또한, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 비활성면이 서로 마주보도록 배치되고, 상기 다이 접착층의 일 면에는 상기 제1 반도체 칩의 비활성면이 부착되고, 상기 다이 접착층의 타 면에는 상기 제2 반도체 칩의 비활성면이 부착될 수 있다.
또한, 상기 프레임은 PCB(Printed Circuit Board) 기판일 수 있다.
본 발명의 다른 측면에 따르면, 캐리어 상에 관통배선이 형성된 프레임을 배치하고, 상기 관통배선의 상측에 외부 연결단자를 접속시키고, 상기 프레임의 관통부에 상기 제1 반도체 칩이 수용되도록 배치하되, 상기 제1 반도체 칩의 활성면이 아래를 향하도록 배치하고, 상기 제1 반도체 칩 상에 제2 반도체 칩을 탑재하되, 상기 제2 반도체 칩의 활성면이 위를 향하도록 배치하고, 상기 제2 반도체 칩과 상기 관통배선을 와이어 본딩을 통해 전기적으로 연결하고, 상기 프레임과 상기 제1 및 제2 반도체 칩과 상기 와이어를 봉지재로 몰딩하여 하나의 구조체로 일체화시키되, 상기 외부 연결단자의 상단부가 노출되도록 하는 반도체 패키지 제조방법이 제공될 수 있다.
또한, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 다이 접착층에 의해 접착되어 고정될 수 있다.
또한, 상기 봉지재로 몰딩한 후, 상기 캐리어를 제거하고, 상기 캐리어가 제거된 면에 배선부를 적층하되, 상기 제1 반도체 칩의 신호패드와 상기 관통배선의 일 측을 연결하는 배선층을 형성할 수 있다.
본 발명의 또 다른 측면에 따르면, 중앙에 관통부가, 상기 관통부 주위에 복수의 비아홀이 형성되는 프레임; 상기 비아홀을 따라 상하 방향으로 마련되는 관통배선; 상기 관통부에 수용되고 신호패드가 아래를 향하는 제1 반도체 칩; 상기 프레임의 하면과 상기 제1 반도체 칩의 하면에 적층되고, 상기 관통배선과 상기 제1 반도체 칩의 신호패드를 전기적으로 연결하는 배선층과 상기 배선층을 절연하는 절연층을 포함하는 배선부; 상기 제1 반도체 칩 상에 적층되고, 신호패드가 위를 향하는 제2 반도체 칩; 상기 제2 반도체 칩의 신호패드와 상기 관통배선의 상부를 전기적으로 연결하는 와이어; 상기 관통배선의 상부에 배치되는 외부 연결단자; 및 상기 프레임과 상기 제1 및 제2 반도체 칩과 상기 와이어를 일체화하도록 몰딩하되, 상기 외부 연결단자의 단부를 노출하는 봉지재를 포함하는 반도체 패키지가 제공될 수 있다.
본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법은 기판의 중앙부에 반도체 칩을 수용함으로써 반도체 패키지의 전체 두께를 줄여서 제품을 다양한 범위에 적용시킬 수 있다.
또한, 기판의 중앙부에 수용되는 반도체 칩과 기판을 전기적으로 연결하는 데 팬아웃 금속 패턴을 이용함으로써 와이어 루프가 길어짐으로써 발생하는 문제를 극복할 수 있다.
또한, 하부 반도체 칩의 하부에 팬아웃 금속 패턴을 포함하여, 반도체 칩에 형성된 좁은 간격의 신호 패드들을 보다 넓게 확장시킬 수 있다.
도 1은 종래의 와이어 본딩이 적용된 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 단면도이다.
본 발명의 일 실시예에 따른 반도체 패키지(100)는 프레임(130), 프레임(130)의 개구부 또는 관통부(131)에 수용되는 제1 반도체 칩(110), 제1 반도체 칩(110) 상에 적층되는 제2 반도체 칩(120), 제2 반도체 칩(120)과 프레임(130)의 신호부를 전기적으로 연결하는 와이어(125), 프레임(130)과 제1 반도체 칩(110)과 제2 반도체 칩(120)과 와이어(125)를 일체화하도록 몰딩하는 봉지재(150), 제1 반도체 칩(110) 및 프레임(130)의 신호부와 전기적으로 연결되는 배선부(160), 및 프레임의 신호부와 전기적으로 연결되어 외부 회로(미도시)에 반도체 패키지(100)를 연결하는 외부 연결단자(170)를 포함할 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(120)은 메모리칩이거나 로직칩일 수 있다. 일 예인 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 일 예인 로직칩은 메모리칩들을 제어하는 제어기일 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(120)은 서로 같은 종류의 것일 수도, 또는 서로 다른 종류의 것일 수도 있다. 일 예로, 제1 반도체 칩(110)과 제2 반도체 칩(120)이 서로 종류의 것으로 마련되되 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(System in Package, SiP)일 수 있다.
제1 반도체 칩(110)은 회로가 형성되는 활성영역을 포함하는 활성면(111)을 구비할 수 있다. 그리고 활성면(111)의 반대면은 비활성면(112)일 수 있다. 활성면(111)에는 외부와 신호를 교환하기 위한 신호패드(113)가 형성될 수 있다. 신호패드(113)는 제1 반도체 칩(110)과 일체로 형성되는 것을 포함한다.
신호패드(113)는 배선부(160)와 전기적으로 연결된다. 신호패드(113)와 배선부(160)의 연결은 범프 또는 도전성 접착물질에 의할 수 있다. 예를 들어, 금속(납(Pb) 혹은 주석(Sn)을 포함)의 용융재에 의한 솔더 조인트 접합일 수 있다.
또한, 제1 반도체 칩(110)은 프레임(110)의 중앙부에 형성되는 관통부(131) 내측에 마련될 수 있다. 그리고 제1 반도체 칩(110)의 측면은 프레임(110)과 떨어져 배치될 수 있다. 그리고 제1 반도체 칩(110)과 프레임(110)의 사이에는 봉지재(150)가 충진될 수 있다.
또한, 제1 반도체 칩(110)은 활성면(111)이 아래를 향하도록 배치되어 배선부(160)를 마주볼 수 있다. 이 때, 제1 반도체 칩(110)의 활성면(즉, 아랫면)과 프레임(130)의 아랫면은 동일 평면을 형성할 수 있다. 또한, 제1 반도체 칩(110)의 높이는 프레임(130)의 높이 보다 낮을 수 있다.
프레임(130)은 제1 반도체 칩(110) 및 제2 반도체 칩(120)과 전기적으로 연결될 수 있다. 구체적으로 프레임(130)은 일 면에 마련되는 배선부(160)를 통해 제1 반도체 칩(110)과 전기적으로 연결되고, 타 면에 마련되는 접속 연장부(141)를 통해 제2 반도체 칩(120)과 전기적으로 연결될 수 있다.
그리고 프레임(130)은 반도체 패키지(100)를 지지하는 지지부재로서 역할을 할 수 있다. 프레임(130)은 외부의 습기 또는 충격 등으로부터 반도체 칩들을 보호 및 지지하는 골격 역할을 할 수 있다.
프레임(130)은 비아 프레임(Via frame)일 수 있다. 비아 프레임은 관통 비아(Through Via)가 형성되는 기판(Substrate)으로 마련될 수 있다. 기판은 절연 기판(Insulation Substrate)일 수 있으며, 절연기판은 절연 물질을 포함할 수 있다. 일 예로, 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 그리고 기판은 회로가 형성되는 PCB(Printed Circuit board)일 수 있다.
프레임(130)은 제1 반도체 칩(110)을 수용하는 관통부(131)가 중앙에 형성되고, 관통부(131)의 주위에 복수의 관통홀, 즉 비아홀(132)이 형성될 수 있다. 관통부(131)는 프레임(130)을 관통하도록 형성되며, 중앙부에 위치하여 제1 반도체 칩(110)을 수용할 수 있다. 그리고 비아홀(132)은 프레임(130)을 관통하도록 형성되며, 제1 반도체 칩(110)의 외곽을 따라 복수로 마련될 수 있다. 그리고 비아홀(132)에는 상하 방향으로 전기적 신호를 전달하는 관통배선(140)이 마련된다.
관통배선(140)은 프레임(130)의 일 면에 마련되는 배선부(160)에서 전달되는 전기적 신호를 프레임(130)의 타 측으로 전달할 수 있다. 일 예로, 관통배선(140)의 일 측은 배선부(160)와 접속되되 배선층(161)을 통해 제1 반도체 칩(110)과 전기적으로 연결되고, 타 측은 프레임(130)의 타 면을 따라 확장되는 접속 연장부(141)와 연결되는 와이어(125)를 통해 제2 반도체 칩(120)과 전기적으로 연결될 수 있다. 또한 관통배선(140)의 타 측은 외부 연결단자(170)와 전기적으로 연결되어 외부의 기판 등에 접속될 수 있다.
그리고 관통배선(140)은 프레임(130)에 마련되는 비아홀(132)을 통해 상하 방향으로 배치될 수 있다. 관통배선(140)은 비아홀(132)에 충진되는 도전성 물질일 수 있으며, 비아홀(132)에 코팅되는 금속층일 수 있다. 일 예로, 관통배선(140)은 원기둥 형상으로 마련될 수 있다. 또는 관통배선(140)은 솔더볼 등의 형태로 마련되어 비아홀(132)을 관통하거나, 비아홀(132)에 충진되는 솔더 레지스트 잉크(Solder resist ink)일 수 있다.
한편, 관통배선(140)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.
한편, 도면에 도시되지는 않았지만 프레임(130)은 복수의 신호 리드(미도시)들을 포함할 수 있다. 신호 리드들은 프레임(130)의 일 면에 부착되어 마련될 수 있다.
접속 연장부(141)는 프레임(130)의 타 면에 마련되는 신호 리드일 수 있다. 접속 연장부(141)는 관통배선(140)과 연결되고 관통배선(140)으로부터 프레임(130)의 중앙 부분으로 연장될 수 있다. 즉, 접속 연장부(141)는 관통배선(140)에서 제1 반도체 칩(110)에 가까워지는 방향으로 연장될 수 있다.
그리고 접속 연장부(141)는 관통배선(140)과 일체로 형성될 수 있다. 접속 연장부의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.
제2 반도체 칩(120)은 회로가 형성되는 활성영역을 포함하는 활성면(121)을 구비할 수 있다. 그리고 활성면(121)의 반대면은 비활성면(122)일 수 있다. 활성면(121)에는 외부와 신호를 교환하기 위한 신호패드(123)가 형성될 수 있다. 신호패드(123)는 제2 반도체 칩(120)과 일체로 형성되는 것을 포함한다.
또한, 제2 반도체 칩(120)은 제1 반도체 칩(110)의 상부에 배치될 수 있다. 일 예로, 제1 반도체 칩(110)의 비활성면(112)에 제2 반도체 칩(120)의 비활성면(122)이 마주보도록 배치될 수 있다.
또한, 제2 반도체 칩(120)은 제1 반도체 칩(110) 상에 다이 접착층(124)을 매개로 부착될 수 있다. 일 예로, 다이 접착층(124)은 에폭시(Epoxy) 수지를 포함할 수 있다. 그리고 다이 접착층(124)은 접착필름의 형태로 마련될 수 있다. 양면 접착필름으로 마련되는 경우 일 면에 제1 반도체 칩(110)이 부착되고, 타 면에 제2 반도체 칩(120)이 부착될 수 있다. 또는 다이 접착층(124)은 제1 반도체 칩(110) 상에 수지의 형태로 도포될 수 있다. 이 경우 다이 접착층(124)은 제2 반도체 칩(120)을 적층한 후에 경화되는 과정에서 제2 반도체 칩(120)을 제1 반도체 칩(110) 상에 부착시킬 수 있다.
신호패드(123)는 상부를 향하도록 배치된다. 그리고 신호패드(123)는 와이어(125)와 연결된다. 따라서 제2 반도체 칩(120)은 신호패드(123)와 와이어(125)를 통해 제2 반도체 칩(120)의 외측에 위치하는 프레임(130)으로 전기적 신호를 전달할 수 있다.
와이어(125)는 제2 반도체 칩(120)을 프레임(130)과 전기적으로 접속시킨다. 즉, 제2 반도체 칩(120)은 와이어 본딩(Wire bonding)을 통해 프레임(130)에 전기적으로 접속된다. 와이어(125)는 전도성이 좋은 금(Au)을 포함하여 제공되거나 경제성을 고려하여 구리(Cu)를 포함하여 제공될 수 있다.
또한, 와이어(125)의 일 측은 제2 반도체 칩(120)의 신호패드(123)에 연결되고 타 측은 관통배선(140) 또는 접속 연장부(141)에 연결될 수 있다.
한편, 도면에 도시되지는 않았지만 제2 반도체 칩(120) 상에는 제3 반도체 칩 이상의 반도체 칩들이 추가적으로 적층될 수 있다. 이 때, 제3 반도체 칩들은 프레임(130)과 와이어 본딩될 수 있다. 또는 제3 반도체 칩은 제2 반도체 칩(120)과 범프 또는 솔더볼을 통해 직접 접속될 수도 있다.
봉지재(150)는 제1 및 제2 반도체 칩(110, 120)과 프레임(130)과 배선부(160)와 와이어(125)를 일체화하도록 몰딩할 수 있다. 봉지재(150)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
봉지재(150)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 일 예로, 봉지재(150)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 봉지재(150) 내부의 가스 등을 제거할 수 있다. 봉지재(150)가 경화되면서 프레임(130)과 제1 반도체 칩(110) 등은 일체화되어 하나의 구조체를 이룬다.
또한, 봉지재(150)는 프레임(130)의 관통부(131)와 제1 및 제2 반도체 칩(110, 120) 사이에 사이에 충진 수 있다. 또한, 봉지재(150)는 프레임(130)과 제2 반도체 칩(120)의 상부를 덮도록 마련될 수 있다.
또한, 봉지재(150)는 외부 연결단자(170)의 단부를 노출하도록 마련될 수 있다. 즉, 봉지재(150)는 와이어(125)가 외부로 노출되지 않도록 와이어(125)를 덮는 정도로 마련되되, 외부 연결단자(170)의 단부가 노출되도록 외부 연결단자(170)의 단부 보다 낮은 높이로 마련될 수 있다.
배선부(160)는 제1 반도체 칩(110)을 관통배선(140)과 전기적으로 연결할 수 있다. 배선부(160)는 예를 들어 금속배선의 재배치 공정으로 형성할 수 있다. 배선부(160)는 금속 등의 도전성 물질을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
배선층(161)은 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있다. 일 예로, 배선층(161)은 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
또한, 배선부(160)는 배선층(161)과 절연층(162, 163)을 포함할 수 있다. 절연층(162)은 유기 또는 무기 절연 물질을 포함할 수 있다. 일 예로, 절연층(162)은 에폭시(epoxy) 수지를 포함할 수 있다.
절연층(162, 163)은 2층(two layer) 구조로 형성되고, 그 사이에 배선층(161)이 개재될 수 있다. 즉, 절연층(162, 163)은 제1 반도체 칩(110) 및 프레임(130)과 배선층(161) 사이를 절연하는 제1 절연층(162)과 배선층(161)을 외부와 절연하는 제2절연층(163)을 포함할 수 있다.
배선부(160)는 제1 반도체 칩(110)을 재배선하여 회로를 형성할 수 있다. 이를 빌드업(Build-up) 공정이라 부르기도 한다. 즉, 제1 반도체 칩(110)이 배선부(160)에 의해 재배선됨으로서 반도체 패키지(100)는 팬아웃 구조를 가질 수 있다. 따라서 제1 반도체 칩(110)의 입출력 단자를 미세화하는 동시에 입출력 단자의 개수를 증가시킬 수 있다.
팬아웃 구조를 가지는 반도체 패키지(100)는 외부 연결단자(170)의 연결영역이 제1 반도체 칩(110)의 활성영역 보다 더 넓도록 마련된다. 여기서 외부 연결단자(170)의 연결영역은 최외곽에 위치하는 외부 연결단자(170)를 연결하였을 때 형성되는 영역을 의미하고, 제1 반도체 칩(110)의 활성영역은 최외곽에 위치하는 신호패드(113)를 연결하였을 때 형성되는 영역을 의미한다.
외부 연결단자(170)는 관통배선(140)의 타 측(도면에서 상부면)에 연결되어 반도체 패키지(100)와 외부 기판(미도시) 또는 다른 반도체 패키지(미도시) 등을 전기적으로 연결한다. 도 1에는 외부 연결단자(170)의 일 예로 솔더볼을 도시하였지만, 솔더범프 등을 포함한다. 또한, 외부 연결단자(170)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
다음으로 도면을 참고하여 반도체 패키지(100)의 제작 공정을 설명하기로 한다. 도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제작 공정을 나타내는 단면도이다.
도 3은 캐리어(10) 상에 프레임(130)이 배치된 상태를 도시한다. 프레임(130)은 접착층(11)에 의해 캐리어(10)에 고정될 수 있다. 프레임(130)은 중앙에 관통부(131)를 형성하고, 중앙에 형성되는 관통부(131) 주위에 복수의 비아홀(132)을 형성할 수 있다.
또한, 프레임(130)은 관통배선(140)이 마련된 상태일 수 있다. 즉, 비아홀(132) 내부에 관통배선(140)이 충진되어 프레임(130)의 양 면을 전기적으로 연결할 수 있다. 또한, 프레임(130)의 상면에는 관통배선(140)과 연결되는 접속 연장부(141)가 마련될 수 있으며, 접속 연장부(141)는 신호 리드일 수 있다. 그리고 관통배선(140)과 접속 연장부(141)는 하나의 공정으로 형성될 수 있다.
또한, 관통배선(140)의 상부면에는 외부 연결단자(170)가 접속된 상태일 수 있다. 다만, 경우에 따라서 외부 연결단자(170)는 이후 공정에 접속될 수도 있다.
외부 연결단자(170)는 관통배선(140)의 일 면에 부착되어 반도체 패키지(100)를 외부와 전기적으로 연결한다. 외부는 회로기판 또는 다른 반도체 패키지가 될 수 있다.
한편, 도면에는 외부 연결단자(170)의 일 예로 솔더볼을 나타내었지만 솔더범프 등을 포함한다.
캐리어(10)는 프레임(130)과 제1 반도체 칩(110)을 지지하기 위한 것으로 강성이 상당하고 열변형이 적은 재질로 마련될 수 있다. 캐리어(10)는 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 폴리이미드 테이프(polyimide tape) 등의 재료를 사용할 수 있다.
접착층(11)은 양면 접착필름을 사용할 수 있으며, 일 면이 캐리어(10) 상에 부착되어 고정되고 타 면에 프레임(130)이 부착될 수 있다.
도 4는 캐리어(10) 상에 제1 반도체 칩(110)이 배치된 상태를 도시한다. 제1 반도체 칩(110)은 프레임(130)의 중앙에 위치하는 관통부(131) 사이에 수용되도록 배치될 수 있다. 반도체 칩(110)의 양 측면은 프레임(130)과 떨어져 배치될 수 있다.
제1 반도체 칩(110)은 활성면(111)이 아래를 향하도록 하여 배치될 수 있다. 도 4에는 제1 반도체 칩(110)의 활성면(111)이 직접 접착층(11)에 부착되는 것을 도시하였으나, 이와 달리 신호패드(113)와 전기적으로 연결되는 신호전달부(미도시)가 접착층(11)에 접착되어 제1 반도체 칩(110)이 접착층(11)과 떨어지도록 배치되는 것을 포함한다.
한편, 도면에는 캐리어(10) 상에 하나의 반도체 패키지(100)가 제조되는 것을 도시하였지만, 이와 달리 캐리어(10) 상에는 소정 간격을 두고 다수의 프레임(130)과 제1 반도체 칩(110)이 부착되어, 한 번의 공정으로 다수의 반도체 패키지(100)를 동시에 제조할 수 있다.
도 5는 제1 반도체 칩(110) 상에 제2 반도체 칩(120)을 탑재한 상태를 나타낸다. 제2 반도체 칩(120)은 다이 접착층(124)을 매개로 제1 반도체 칩(111) 상에 탑재될 수 있다. 다이 접착층(124)은 접착필름 형태로 마련되거나 수지 형태로 도포될 수 있다.
제2 반도체 칩(120)은 비활성면(122)이 아래로 향하도록 탑재될 수 있다. 즉, 제1 반도체 칩(110)의 비활성면(112)과 제2 반도체 칩(120)의 비활성면(122)이 서로 마주볼 수 있다. 따라서 다이 접착층(124)의 일 면에는 제1 반도체 칩(110)의 비활성면(112)이 접착되고, 다이 접착층(124)의 타 면에는 제2 반도체 칩(120)의 비활성면(122)이 접착된다.
한편, 제2 반도체 칩(120)의 너비는 제1 반도체 칩(110)의 너비 보다 더 작을 수 있다.
도 6은 와이어 본딩을 한 상태를 나타낸다. 제2 반도체 칩(120)은 복수의 와이어(125)를 이용하여 프레임(130)에 접속될 수 있다. 구체적으로 와이어(125)는 일 측이 제2 반도체 칩(120)의 신호패드(123)에 부착되고, 타 측이 관통배선(140)으로부터 확장되는 접속 연장부(141)에 부착될 수 있다.
도면에는 신호패드(123)와 연결되는 하나의 와이어(125)가 관통배선(140)으로 접속되는 것을 도시하였지만 이와 달리 하나의 신호패드(123)에 함께 본딩되는 2개 이상의 와이어들이 각각 프레임(130)의 다른 영역에 접속할 수 있다.
도 7은 봉지재(150)를 밀봉한 상태를 나타낸다. 봉지재(150)는 캐리어(10)와 상부 금형(미도시) 사이에 유동성이 있는 상태로 주입되어 캐리어(10) 상에 제공될 수 있으며, 상부 금형에 의해 고온 상태에서 압착되어 경화될 수 있다.
봉지재(150)는 금형 안에 부어져 인접하는 프레임(130)과 제1 및 제2 반도체 칩(110, 120) 사이를 충진하고, 프레임(130)과 제2 반도체 칩(120)의 상부를 덮도록, 나아가 와이어(125)를 덮도록 몰딩한다. 시간의 경과에 따라 봉지재(150)가 경화되고, 이 과정에서 프레임(130)과 제1 및 제2 반도체 칩(110,120)과 와이어(125)가 일체화된다.
봉지재(150)를 밀봉하는 방법으로 봉지재(150)가 유동성 있는 상태로 주입되는 것을 설명하였지만, 이와 달리 도포되거나 인쇄되는 등의 방법을 사용할 수 있다. 또한, 봉지재(150)의 몰딩 방법으로 관련 기술분야에서 통상적으로 사용되는 다양한 기술들이 사용될 수 있다.
봉지재(150)는 외부 연결단자(170)의 단부를 노출시키도록 형성될 수 있다. 봉지재(150)를 몰딩하는 과정에서 외부 연결단자(170)를 노출하기 위해 봉지재(150)의 두께를 조절할 수 있다. 이는 이후 과정에서 외부 연결단자(170)를 노출하기 위해 봉지재(150)를 식각하는 과정을 생략할 수 있기 때문에 의미가 크다.
봉지재(150)의 두께를 조절하기 위해 외부 연결단자(170)의 노출부에 마스킹 부재(미도시)를 접촉시킬 수 있다. 마스킹 부재는 상부 금형(미도시)과 봉지재(150)가 들러붙는 것을 방지하기 위한 필름일 수 있으며, 일 예로 이형필름(Release Film)일 수 있다. 또한, 상부 금형의 하부에 별도로 삽입되는 부재를 포함한다.
마스킹 부재는 신축성을 가질 수 있으며, 이에 의해 외부 연결단자(170)의 노출부를 수용할 수 있다. 따라서 봉지재(150)가 캐리어(10)와 마스킹 부재 사이에 충진될 때 외부 연결단자(170)의 노출부는 봉지재(150)에 의해 밀봉되지 않을 수 있다.
도 8은 기존의 캐리어(10)와 접착층(11)을 제거하고 배선부(160)를 형성하기 위해 중간 제품을 뒤집은 상태를 나타낸다. 즉, 외부 연결단자(170)가 아래를 향하도록 배치할 수 있다.
한편, 도면에는 도시하지 않았지만 중간 제품은 접착층에 의해 다른 캐리어(미도시)에 고정될 수 있다. 또한, 접착층 또는 캐리어는 돌출된 외부 연결단자(170)의 노출부를 수용할 수 있도록 마련할 수 있다.
도 9 내지 도 11은 배선부(160)를 형성하는 과정 나타낸다.
도 9를 참고하면, 제1 반도체 칩(110)의 활성면(111)과 봉지재(150)와 프레임(130) 상에 제1 절연층(162)을 적층하되, 제1 반도체 칩(110)의 신호패드(113)와 관통배선(140)의 일부를 노출한다. 제1 절연층(162)의 일부를 노출하는 방법으로 레이저 가공 또는 화학 가공 등에 의해 식각하는 방법을 사용할 수 있다.
다음으로 도 10을 참고하면, 제1 절연층(162) 상에 배선층(161)을 형성한다. 배선층(161)은 미리 패턴이 형성된 상태로 적층되거나 적층 후에 마스크를 통해 패턴이 형성될 수 있다. 배선층(161)은 제1 절연층(162)의 노출부를 통해 신호패드(113) 및 관통배선(140)과 전기적으로 연결되고 재배선층을 형성할 수 있다. 배선층(161)은 증착 또는 도금 등 다양한 방법을 이용하여 형성될 수 있다.
마지막으로 도 11을 참고하면, 제2 절연층(163)을 적층하여 배선층(161)을 외부로부터 절연시킨다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
100: 반도체 패키지, 110: 제1 반도체 칩,
120: 제2 반도체 칩, 124: 다이 접착층,
125: 와이어, 130: 프레임,
140: 관통부재, 150: 봉지재,
160: 배선부, 170: 외부 연결단자.

Claims (15)

  1. 관통부가 형성되고, 상기 관통부 주위에 마련되는 관통배선을 통해 상부면과 하부면 사이에 전기적 신호의 전달이 가능한 프레임;
    상기 관통부에 수용되는 제1 반도체 칩;
    상기 프레임과 상기 제1 반도체 칩의 하부에 마련되고, 상기 관통배선과 상기 제1 반도체 칩을 전기적으로 연결하는 배선부;
    상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩;
    상기 제2 반도체 칩과 상기 프레임의 신호부를 전기적으로 연결하는 와이어; 및
    상기 프레임과 상기 제1 및 제2 반도체 칩과 상기 와이어를 일체화하도록 몰딩하는 봉지재를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩의 하면과 상기 프레임의 하면은 동일 평면을 형성하는 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 배선부는 상기 제1 반도체 칩의 신호패드와 상기 관통배선의 일 면을 노출하도록 상기 프레임과 상기 제1 반도체 칩의 일 면에 적층되는 제1 절연층과, 상기 제1 절연층 위에 마련되고 상기 제1 반도체 칩의 신호패드와 상기 관통배선의 일 면을 전기적으로 연결하는 배선층과, 상기 배선층을 절연하도록 덮는 제2 절연층을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 관통배선의 상부와 전기적으로 접속하고, 상기 봉지재의 상면으로 일부가 노출되는 외부 연결단자를 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 프레임은 중앙에 관통부가 형성되고, 상기 관통부의 주위에 복수의 비아홀이 형성되며,
    상기 관통배선은 상기 비아홀을 따라 상하 방향으로 마련되고,
    상기 프레임의 상면에는 상기 관통배선과 연결되는 접속 연장부가 마련되며,
    상기 와이어는 상기 제2 반도체 칩과 상기 접속 연장부를 연결하도록 마련되는 반도체 패키지.
  6. 제5항에 있어서,
    상기 접속 연장부는 상기 관통배선에서 상기 프레임의 상면을 따라 상기 관통부에 인접하는 방향으로 연장되는 반도체 패키지.
  7. 제4항에 있어서,
    상기 봉지재는 상기 와이어를 덮어 외부와 차단시키되, 상기 외부 연결단자의 단부는 노출시키도록 마련되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이에 개재되는 다이 접착층을 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 다이 접착층은 에폭시 수지를 포함하는 반도체 패키지.
  10. 제8항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 비활성면이 서로 마주보도록 배치되고, 상기 다이 접착층의 일 면에는 상기 제1 반도체 칩의 비활성면이 부착되고, 상기 다이 접착층의 타 면에는 상기 제2 반도체 칩의 비활성면이 부착되는 반도체 패키지.
  11. 제1항에 있어서,
    상기 프레임은 PCB(Printed Circuit Board) 기판인 반도체 패키지.
  12. 캐리어 상에 관통배선이 형성된 프레임을 배치하고,
    상기 관통배선의 상측에 외부 연결단자를 접속시키고,
    상기 프레임의 관통부에 상기 제1 반도체 칩이 수용되도록 배치하되, 상기 제1 반도체 칩의 활성면이 아래를 향하도록 배치하고,
    상기 제1 반도체 칩 상에 제2 반도체 칩을 탑재하되, 상기 제2 반도체 칩의 활성면이 위를 향하도록 배치하고,
    상기 제2 반도체 칩과 상기 관통배선을 와이어 본딩을 통해 전기적으로 연결하고,
    상기 프레임과 상기 제1 및 제2 반도체 칩과 상기 와이어를 봉지재로 몰딩하여 하나의 구조체로 일체화시키되, 상기 외부 연결단자의 상단부가 노출되도록 하는 반도체 패키지 제조방법.
  13. 제12항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 다이 접착층에 의해 접착되어 고정되는 반도체 패키지 제조방법.
  14. 제12항에 있어서,
    상기 봉지재로 몰딩한 후, 상기 캐리어를 제거하고,
    상기 캐리어가 제거된 면에 배선부를 적층하되, 상기 제1 반도체 칩의 신호패드와 상기 관통배선의 일 측을 연결하는 배선층을 형성하는 반도체 패키지 제조방법.
  15. 중앙에 관통부가, 상기 관통부 주위에 복수의 비아홀이 형성되는 프레임;
    상기 비아홀을 따라 상하 방향으로 마련되는 관통배선;
    상기 관통부에 수용되고 신호패드가 아래를 향하는 제1 반도체 칩;
    상기 프레임의 하면과 상기 제1 반도체 칩의 하면에 적층되고, 상기 관통배선과 상기 제1 반도체 칩의 신호패드를 전기적으로 연결하는 배선층과 상기 배선층을 절연하는 절연층을 포함하는 배선부;
    상기 제1 반도체 칩 상에 적층되고, 신호패드가 위를 향하는 제2 반도체 칩;
    상기 제2 반도체 칩의 신호패드와 상기 관통배선의 상부를 전기적으로 연결하는 와이어;
    상기 관통배선의 상부에 배치되는 외부 연결단자; 및
    상기 프레임과 상기 제1 및 제2 반도체 칩과 상기 와이어를 일체화하도록 몰딩하되, 상기 외부 연결단자의 단부를 노출하는 봉지재를 포함하는 반도체 패키지.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
WO2019066988A1 (en) * 2017-09-30 2019-04-04 Intel Corporation INTEGRATED PCB / HOUSING STACK FOR DOUBLE-SIDED INTERCONNECTION
KR20190063219A (ko) * 2017-11-29 2019-06-07 삼성전기주식회사 팬-아웃 반도체 패키지
US20190189589A1 (en) * 2017-12-15 2019-06-20 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102163694B1 (ko) * 2019-06-21 2020-10-08 시그네틱스 주식회사 지문인식센서 패키지

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220014222A (ko) 2020-07-28 2022-02-04 주식회사 엘지에너지솔루션 Fpcb 및 그의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040096138A (ko) * 2003-05-07 2004-11-16 삼성전자주식회사 초박형 볼 그리드 어레이 패키지
KR20090043955A (ko) 2007-10-30 2009-05-07 주식회사 하이닉스반도체 본딩 와이어 및 이를 갖는 반도체 패키지
JP2010073893A (ja) * 2008-09-18 2010-04-02 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
KR20120094182A (ko) * 2011-02-16 2012-08-24 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4702586B2 (ja) * 2001-09-10 2011-06-15 日本電気株式会社 指紋センサ及び指紋センサ実装構造並びに該指紋センサを備えた指紋検出器
KR101435450B1 (ko) * 2012-11-26 2014-08-28 (주)와이솔 지문 인식용 센서 패키지 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040096138A (ko) * 2003-05-07 2004-11-16 삼성전자주식회사 초박형 볼 그리드 어레이 패키지
KR20090043955A (ko) 2007-10-30 2009-05-07 주식회사 하이닉스반도체 본딩 와이어 및 이를 갖는 반도체 패키지
JP2010073893A (ja) * 2008-09-18 2010-04-02 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
KR20120094182A (ko) * 2011-02-16 2012-08-24 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019066988A1 (en) * 2017-09-30 2019-04-04 Intel Corporation INTEGRATED PCB / HOUSING STACK FOR DOUBLE-SIDED INTERCONNECTION
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
KR20190063219A (ko) * 2017-11-29 2019-06-07 삼성전기주식회사 팬-아웃 반도체 패키지
US10832986B2 (en) 2017-11-29 2020-11-10 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US20190189589A1 (en) * 2017-12-15 2019-06-20 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10438927B2 (en) 2017-12-15 2019-10-08 Samsung Electronics Co, Ltd. Fan-out semiconductor package
KR102163694B1 (ko) * 2019-06-21 2020-10-08 시그네틱스 주식회사 지문인식센서 패키지

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