KR102586794B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR102586794B1
KR102586794B1 KR1020180066049A KR20180066049A KR102586794B1 KR 102586794 B1 KR102586794 B1 KR 102586794B1 KR 1020180066049 A KR1020180066049 A KR 1020180066049A KR 20180066049 A KR20180066049 A KR 20180066049A KR 102586794 B1 KR102586794 B1 KR 102586794B1
Authority
KR
South Korea
Prior art keywords
substrate
conductive pattern
semiconductor chip
connection
package
Prior art date
Application number
KR1020180066049A
Other languages
English (en)
Other versions
KR20190139491A (ko
Inventor
심종보
김지황
조차제
한상욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180066049A priority Critical patent/KR102586794B1/ko
Priority to US16/287,249 priority patent/US10978431B2/en
Priority to CN201910484072.0A priority patent/CN110581107A/zh
Publication of KR20190139491A publication Critical patent/KR20190139491A/ko
Application granted granted Critical
Publication of KR102586794B1 publication Critical patent/KR102586794B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06137—Square or rectangular array with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/2413—Connecting within a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/29191—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

하부 기판, 상기 하부 기판 상에 접속되고, 내부에 케비티를 갖는 연결 기판, 상기 연결 기판은 그의 상면 상에 제공되는 제 1 도전 패턴을 갖고, 상기 케비티 내부에서 상기 하부 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩은 그의 상면 상에 제공되는 제 2 도전 패턴을 갖고, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 본딩부, 및 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 실장되는 상부 패키지를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 작동 시 열 안정성이 높은 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 하부 기판, 상기 하부 기판 상에 접속되고, 내부에 케비티를 갖는 연결 기판, 상기 연결 기판은 그의 상면 상에 제공되는 제 1 도전 패턴을 갖고, 상기 케비티 내부에서 상기 하부 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩은 그의 상면 상에 제공되는 제 2 도전 패턴을 갖고, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 본딩부, 및 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 실장되는 상부 패키지를 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 내부에 케비티를 갖고, 상면 상의 제 1 도전 패턴을 갖는 연결 기판, 상기 케비티 내에 제공되고, 비활성면 상의 제 2 도전 패턴을 갖는 반도체 칩, 상기 반도체 칩은 상기 비활성면과 대향하는 활성면을 갖고, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 전기적으로 연결하는 와이어 본딩을 포함할 수 있다. 상기 반도체 칩과 상기 제 2 도전 패턴은 전기적으로 절연될 수 있다. 상기 연결 기판은 상기 연결 기판을 관통하고 상기 제 1 도전 패턴과 연결되는 연결 기판 비아를 가질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 비활성면 상에 제 1 도전 패턴이 형성된 하부 반도체 칩을 제공하는 것, 내부에 케비티를 갖고, 상면 상에 제 2 도전 패턴이 형성된 연결 기판을 제공하는 것, 하부 기판 상에 상기 하부 반도체 칩 및 상기 연결 기판을 제공하는 것, 상기 하부 반도체 칩을 상기 연결 기판의 상기 케비티 내에 배치되고, 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 본딩하는 것, 하면 상에 연결 단자들을 갖는 상부 패키지를 제공하는 것, 및 상기 연결 단자들이 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 접속되도록, 상기 하부 반도체 칩 및 상기 연결 기판 상에 상기 상부 패키지를 실장하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 상부 패키지의 연결 단자들이 연결 기판 및 하부 반도체 칩 상에 모두 배치될 수 있다. 도전 패턴들은 상부 패키지의 전기 회로를 재배선할 수 있으며, 상부 패키지와 하부 패키지 간의 배선 자유도가 향상될 수 있다.
또한, 하부 패키지와 상부 패키지 사이에 재배선을 위한 별도의 기판이 필요하지 않아 반도체 패키지의 두께가 감소할 수 있다. 즉, 반도체 패키지의 소형화에 유리할 수 있다.
더하여, 반도체 패키지의 전체 두께가 감소함에 따라, 하부 반도체 칩의 두께를 증가시킬 수 있으며, 이는 하부 반도체 칩의 열 방출에 유리할 수 있다. 이에 더해, 하부 반도체 칩에서 발생한 열이 도전 패턴들을 통해 외부로 방출될 수 있다. 즉, 반도체 패키지의 열 방출 효과가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 제 1 도전 패턴, 제 2 도전 패턴 및 본딩부를 설명하기 위한 평면도이다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 바도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 23는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하여, 하부 패키지(P100)가 제공될 수 있다. 하부 패키지(P100)는 하부 기판(100), 연결 기판(200), 하부 반도체 칩(300) 및 하부 몰드부(400)를 포함할 수 있다.
하부 기판(100)은 상면에 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 하부 기판(100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다.
하부 기판(100)의 아래에 외부 단자들(110)이 배치될 수 있다. 외부 단자들(110)은 솔더 볼들 또는 솔더 범프를 포함할 수 있고, 외부 단자들(110)의 종류에 따라 하부 패키지(P100)는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다.
하부 기판(100) 상에 연결 기판(200)이 배치될 수 있다. 연결 기판(200)은 하부 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 연결 기판(200)은 솔더 범프 또는 솔더 볼을 통해 하부 기판(100)에 실장될 수 있다. 연결 기판(200)은 하부 기판(100)을 통하여 외부 단자들(110)과 전기적으로 연결될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다.
연결 기판(200)은 내부를 관통하는 오프닝(OP)을 가질 수 있다. 예를 들어, 오프닝(OP)은 연결 기판(200)의 하면(200b) 및 상면(200a)을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(200)은 베이스층(210) 및 베이스층(210) 내의 도전부(220)를 포함할 수 있다. 일 예로, 베이스층(210)은 실리콘 산화물을 포함할 수 있다. 도전부(220)는 오프닝(OP)보다 연결 기판(200)의 외측에 배치될 수 있다. 도전부(220)는 연결 기판 패드들(222), 연결 기판 비아들(224) 및 제 1 도전 패턴(226)을 포함할 수 있다.
연결 기판 패드들(222)은 연결 기판(200)의 하부에 배치될 수 있다. 연결 기판(200)은 연결 기판 패드들(222) 상에 배치되는 솔더 볼들이나 솔더 범프에 의해 하부 기판(100)과 전기적으로 연결될 수 있다. 연결 기판 비아들(224)은 베이스층(210)을 관통하고, 연결 기판 패드들(222)과 전기적으로 연결될 수 있다. 제 1 도전 패턴(226)은 연결 기판(200)의 상부에 배치될 수 있다. 제 1 도전 패턴(226)은 후술되는 상부 패키지(P200)가 실장되는 제 1 패드들(CP1), 연결 기판 비아들(224)과 접하는 제 2 패드들(CP2), 제 1 배선(EL1) 및 제 1 본딩 패드(BP1)를 포함할 수 있다. 제 1 배선(EL1)은 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 1 본딩 패드(BP1)와 함께 회로를 구성할 수 있다. 도 1에 도시된 바와 같이, 제 2 패드들(CP2) 상에도 상부 패키지(P200)가 실장될 수 있다. 즉, 하부 패키지(P100)는 제 1 패드들(CP1)와 제 2 패드들(CP2)가 동일한 역할을 할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
하부 기판(100) 상에 하부 반도체 칩(300)이 배치될 수 있다. 하부 반도체 칩(300)은 연결 기판(200)의 오프닝(OP) 내에 배치될 수 있다. 하부 반도체 칩(300)은 평면적인 관점에서 오프닝(OP)보다 작은 평면 형상을 가질 수 있다. 즉, 하부 반도체 칩(300)은 오프닝(OP)의 내벽과 이격될 수 있다. 하부 반도체 칩(300)은 하부 기판(100)을 향하는 하면(300b) 및 하면(300b)과 대향하는 상면(300a)을 가질 수 있다. 하부 반도체 칩(300)의 하면(300b)은 활성면이고, 하부 반도체 칩(300)의 상면(300a)은 비활성면일 수 있다. 하부 반도체 칩(300)은 하부 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 하부 반도체 칩(300)은 플립칩 본딩(flip chip bonding) 방식으로 실장될 수 있다. 즉, 하부 반도체 칩(300)은 하부 칩 패드들(305) 상에 배치되는 솔더 볼들이나 솔더 범프와 같은 하부 칩 단자들(310)에 의해 하부 기판(100)과 전기적으로 연결되는 제 1 회로(EC1)를 가질 수 있다. 이때, 하부 반도체 칩(300)과 하부 기판(100) 사이의 공간은 플럭스(340)에 의해 채워질 수 있다. 하부 반도체 칩(300)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 로직 칩은 로직 부분 및 메모리 부분을 포함할 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다. 하부 반도체 칩(300)은 외부 단자들(110)과 전기적으로 연결될 수 있다. 도 1에서는 하나의 하부 반도체 칩(300)을 포함하는 것을 도시하였으나, 하부 반도체 칩(300)은 복수로 제공될 수도 있다.
하부 반도체 칩(300)은 비활성면인 그의 상면(300a) 상의 제 2 도전 패턴(320)을 포함할 수 있다. 이때, 하부 반도체 칩(300)의 상면(300a)은 연결 기판(200)의 상면(200a)과 동일한 레벨에 위치할 수 있다. 제 2 도전 패턴(320)은 상부 패키지(P200)가 실장되는 제 3 패드들(CP3), 제 2 배선(EL2) 및 제 2 본딩 패드(BP2)를 포함할 수 있다. 제 2 배선(EL2)은 제 3 패드들(CP3) 및 제 2 본딩 패드(BP2)의 전기적 연결을 재배선할 수 있다. 제 2 도전 패턴(320)은 하부 반도체 칩(300)과 직접적으로 전기적으로 연결되지 않을 수 있다.
다른 실시예들에 따르면, 하부 반도체 칩(300)은 그를 관통하는 칩 비아(330)를 포함할 수 있다. 칩 비아(330)는 하부 반도체 칩(300)의 상면(300a)으로부터 하면(300b)으로 연장될 수 있다. 칩 비아(330)는 제 3 패드들(CP3) 중 어느 하나와 접할 수 있다. 칩 비아(330)는 하부 기판(100)에 접속될 수 있다. 즉, 칩 비아(330)는 제 2 도전 패턴(320)과 하부 기판(100)을 전기적으로 연결할 수 있다. 이때, 칩 비아(330)는 하부 반도체 칩(300)의 제 1 회로(EC1)에 접속되지 않을 수 있다. 도 1에 도시된 바와는 다르게, 하부 반도체 칩(300)은 칩 비아(330)를 포함하지 않을 수 있다.
본딩부(BM)가 제공될 수 있다. 본딩부(BM)는 제 1 본딩 패드(BP1)와 제 2 본딩 패드(BP2)를 전기적으로 연결할 수 있다. 실시예들에 따르면, 본딩부(BM)는 와이어 본딩(wire bonding)일 수 있다. 제 2 배선(EL2) 및 제 3 패드들(CP3)은 제 1 및 제 2 본딩 패드들(BP1, BP2) 및 본딩부(BM)를 통하여 연결 기판(200) 및 하부 기판(100)과 전기적으로 연결될 수 있다.
도 2는 제 1 도전 패턴, 제 2 도전 패턴 및 본딩부를 설명하기 위한 평면도로, 하부 반도체 칩의 일부와 연결 기판의 일부를 예시적으로 나타낸 도면이다. 연결 기판(200)의 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 1 본딩 패드들(BP1)은 제 1 배선(EL1)에 의해 전기적으로 연결될 수 있다. 하부 반도체 칩(300)의 제 3 패드들(CP3) 및 제 2 본딩 패드들(BP2)은 제 2배선(EL2)에 의해 전기적으로 연결될 수 있다. 제 1 본딩 패드들(BP1) 및 제 2 본딩 패드들(BP2)은 오프닝(OP)상에 위치하는 본딩부(BM)에 의해 전기적으로 연결될 수 있다. 도 2에서 패드들(CP1, CP2, CP3), 배선들(EL1, EL2) 및 본딩 패드들(BP1, BP2)의 배치는 설명의 편의를 위하여 임의로 나타낸 것이며, 본 발명이 이에 한정되는 것은 아니다.
도 1을 다시 참조하여, 하부 기판(100) 상에 하부 몰드부(400)가 배치될 수 있다. 하부 몰드부(400)는 연결 기판(200)과 하부 반도체 칩(300) 사이를 채울 수 있다. 하부 몰드부(400)는 하부 반도체 칩(300)의 상면(300a) 및 연결 기판(200)의 상면(200a)을 덮을 수 있다. 하부 몰드부(400)는 제 1 배선(EL1), 제 2 배선(EL2), 제 1 본딩 패드(BP1), 제 2 본딩 패드(BP2) 및 본딩부(BM)를 덮을 수 있다. 제 1 리세스(RS1)가 하부 몰드부(400) 내에 형성되어 연결 기판(200)의 제 1 패드들(CP1)과 제 2 패드들(CP2), 그리고 하부 반도체 칩(300)의 제 3 패드들(CP3)을 노출시킬 수 있다. 하부 몰드부(400)는 ABF(Ajinomoto Build-up Film), 에폭시계 폴리머와 같은 절연성 폴리머, 또는 열경화성 수지(resin)와 같은 고분자 물질을 포함할 수 있다.
다른 실시예들에 다르면, 하부 몰드부(400)는 하부 반도체 칩(300)의 상면(300a)을 노출시킬 수 있다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 3에 도시된 바와 같이, 하부 몰드부(400)는 하부 반도체 칩(300)의 상면(300a) 상의 제 2 배선(EL2) 및 제 3 패드들(CP3)을 노출시킬 수 있다. 이때, 하부 반도체 칩(300)의 제 2 본딩 패드(BP2) 및 본딩부(BM)는 하부 몰드부(400)에 매립될 수 있다.
도 1을 다시 참조하여, 하부 패키지(P100) 상에 상부 패키지(P200)가 제공될 수 있다. 상부 패키지(P200)는 상부 기판(500), 상부 반도체 칩(600), 상부 몰드부(700) 및 연결 단자(510)를 포함할 수 있다.
상부 기판(500)은 상면에 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 상부 기판(500)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 상부 기판(500)의 폭은 하부 반도체 칩(300)의 폭(W1)보다 클 수 있다. 상부 기판(500)의 폭은 하부 기판(100)의 폭과 같거나 작을 수 있으나, 본 발명이 이에 한정되는 것을 아니다.
상부 기판(500) 상에 상부 반도체 칩(600)이 배치될 수 있다. 상부 반도체 칩(600)의 폭(W2)은 하부 반도체 칩(300)의 폭(W1)보다 클 수 있다. 평면적 관점에서, 상부 반도체 칩(600)은 하부 반도체 칩(300)과 오버랩(overlap)되고, 연결 기판(200)의 일부와 오버랩될 수 있다. 상부 반도체 칩(600)은 상부 기판(500)을 향하는 하면(600b) 및 하면(600b)과 대향하는 상면(600a)을 가질 수 있다. 상부 반도체 칩(600)의 상면(600a)은 활성면일 수 있다. 상부 반도체 칩(600)은 상부 기판(500)의 상면 상에 실장될 수 있다. 예를 들어, 상부 반도체 칩(600)은 와이어 본딩(wire bonding) 방식으로 상부 기판(500)에 실장될 수 있다. 즉, 상부 반도체 칩(600)은 본딩 와이어(610)에 의해 상부 기판(500)과 전기적으로 연결될 수 있다. 상부 반도체 칩(600)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 로직 칩은 로직 부분 및 메모리 부분을 포함할 수 있다.
상부 기판(500) 상에 상부 몰드부(700)가 배치될 수 있다. 상부 몰드부(700)는 상부 기판(500)의 상면 및 반도체 칩(600)의 상면(600a)을 덮을 수 있다. 상부 몰드부(700)는 ABF(Ajinomoto Build-up Film), 에폭시계 폴리머와 같은 절연성 폴리머, 또는 열경화성 수지(resin)와 같은 고분자 물질을 포함할 수 있다.
상부 기판(500)의 아래에 연결 단자들(510)이 배치될 수 있다. 연결 단자들(510)은 솔더 볼들 또는 솔더 범프를 포함할 수 있고, 연결 단자들(510)의 종류에 따라 상부 반도체 패키지는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다. 상부 반도체 칩(600)은 연결 단자들(510)과 전기적으로 연결될 수 있다.
연결 단자들(510)은 제 1 연결 단자들(512) 및 제 2 연결 단자들(514)을 포함할 수 있다. 제 1 연결 단자들(512)은 연결 기판(200) 상에 제공될 수 있다. 제 1 연결 단자들(512)은 연결 기판(200)의 제 1 패드들(CP1)에 접속될 수 있다. 제 2 연결 단자들(514)은 하부 반도체 칩(300) 상에 제공될 수 있다. 제 2 연결 단자들(514)은 하부 반도체 칩(300)의 제 3 패드들(CP3)에 접속될 수 있다. 상부 반도체 칩(600)은 상부 기판(500)을 통해 제 1 연결 단자(512) 및 제 2 연결 단자(514)와 전기적으로 연결될 수 있다. 상부 반도체 칩(600)의 전기적 연결은 제 2 연결 단자(514), 제 2 도전 패턴(320), 본딩부(BM), 제 1 도전 패턴(226)을 통해 외부 단자(110)와 전기적으로 연결되는 제 2 회로(EC2), 및 제 1 연결 단자(512) 및 제 1 도전 패턴(226)을 통해 외부 단자(110)와 연결되는 제 3 회로(EC3)를 포함할 수 있다. 제 2 회로(EC2) 및 제 3 회로(EC3)는 하부 반도체 칩(300)의 제 1 회로(EC1)와 전기적으로 연결되지 않을 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 4를 참조하면, 본딩부(BM)가 제공될 수 있다. 본딩부(BM)는 제 1 본딩 패드(BP1)와 제 2 본딩 패드(BP2)를 전기적으로 연결할 수 있다. 실시예들에 따르면, 본딩부(BM)는 제 3 도전 패턴(410)을 포함할 수 있다. 제 3 도전 패턴(410)은 하부 몰드부(400)의 제 2 리세스(RS2) 내에 배치될 수 있다. 이때, 제 2 리세스(RS2)는 제 1 본딩 패드(BP1)와 제 2 본딩 패드(BP2) 사이에 형성될 수 있다. 즉, 제 3 도전 패턴(410)은 하부 몰드부(400)의 제 2 리세스(RS2) 내에서 제 1 본딩 패드(BP1)의 일면으로부터 제 2 본딩 패드(BP2)의 일면으로 연장되는 형상을 가질 수 있다.
도 5를 참조하여, 하부 패키지(P100)는 팬 아웃 패널 레벨 패키지(PO-PLP)일 수 있다. 일 예로, 하부 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 하부 기판(100)은 절연층들(102) 및 도전층들(104)을 포함할 수 있다. 도전층들(104)은 절연층들(102)을 관통하는 비아(via)를 포함할 수 있다. 절연층들(102)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연층을 포함할 수 있다. 또는, 절연층들(102)은 폴리머 물질을 포함할 수 있다. 도전층들(104)은 절연층들(102)에 둘러싸일 수 있다. 도전층들(104)은 하부 기판(100) 상에 실장되는 하부 반도체 칩(300)의 하부 칩 패드들(305)과 하부 기판(100)의 외부 단자들(110) 사이의 전기적 연결을 재배선할 수 있다. 하부 패키지(P100)는 하부 기판(100)에 의해 팬-아웃(fan-out) 구조를 가질 수 있다. 도전층들(104)은 금속을 포함할 수 있다. 도전층들(104)은 하부 기판(100)의 하면 상에 배치되는 기판 패드들(106)에 연결될 수 있다. 보호층(108)이 하부 기판(100)의 하면 상에 배치될 수 있다. 보호층(108)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기물질 또는 무기물질을 포함할 수 있다. 외부 단자들(110)이 하부 기판(100)의 하면 상에 배치될 수 있다. 외부 단자들(110)은 기판 패드들(106) 상에 배치될 수 있다. 외부 단자들(110)은 기판 패드들(106)을 통해 도전층(104)과 전기적으로 연결될 수 있다.
하부 기판(100)은 연결 기판(200)의 하면(200b) 및 하부 반도체 칩(300)의 하면(300b)과 직접적으로 접할 수 있다. 일 예로, 하부 반도체 칩(300)의 하부 칩 패드들(305) 및 연결 기판(200)의 연결 기판 패드들(222)은 하부 기판(100)에 직접 접속될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 연결 기판(200)의 상면(200a) 상 및 하부 반도체 칩(300)의 상면(300a) 상에 도전 패턴들(226, 320)이 제공될 수 있으며, 상기 도전 패턴들(226, 320)에 상부 패키지(P200)가 실장될 수 있다. 상부 패키지(P200)의 연결 단자들(510)이 연결 기판(200) 및 하부 반도체 칩(300) 상에 모두 배치될 수 있다. 즉, 연결 단자들(510)이 재치될 수 있는 면적이 증가하게 되며, 이에 따라 동일 면적의 하부 패키지(P100) 상에서 상부 패키지(P200)의 출력 단자(즉, 연결 단자들(510))의 수가 증가될 수 있다. 도전 패턴들(226, 320)은 상부 패키지(P200)의 전기 회로를 재배선할 수 있으며, 상부 패키지(P200)와 하부 패키지(P100) 간의 배선 자유도가 향상될 수 있다. 즉, 반도체 패키지의 전기적 특성이 향상될 수 있다.
또한, 하부 패키지(P100)와 상부 패키지(P200) 사이에 재배선을 위한 별도의 기판이 필요하지 않아 반도체 패키지의 두께가 감소할 수 있다. 재배선을 위한 재배선 기판이 제공되지 않아도, 얇은 두께의 도전 패턴(226, 320)을 이용하여 상부 패키지(P200)의 전기적 연결을 재배선할 수 있다. 즉, 반도체 패키지의 소형화에 유리할 수 있다.
더하여, 반도체 패키지의 전체 두께가 감소함에 따라, 하부 반도체 칩(300)의 두께를 증가시킬 수 있으며, 이는 하부 반도체 칩(300)의 열 방출에 유리할 수 있다. 이에 더해, 하부 반도체 칩(300)에서 발생한 열이 도전 패턴들(226, 320)을 통해 외부로 방출될 수 있다. 즉, 반도체 패키지의 열 방출 효과가 향상될 수 있으며, 작동 시 안정성이 높을 수 있다.
도 6 내지 도 12은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하여, 하부 반도체 칩(300)이 제공될 수 있다. 하부 반도체 칩(300)은 하면(300b) 및 하면(300b)과 대향하는 상면(300a)을 가질 수 있다. 하부 반도체 칩(300)의 하면(300b)은 활성면이고, 하부 반도체 칩(300)의 상면(300a)은 비활성면일 수 있다. 하부 반도체 칩(300)은 그의 하면(300b) 상에 배치되는 하부 칩 패드들(305)을 가질 수 있다. 하부 반도체 칩(300)은 그를 관통하는 칩 비아(330)를 포함할 수 있다. 칩 비아(330)는 하부 반도체 칩(300)의 상면(300a)으로부터 하면(300b)으로 연장될 수 있다.
도 7을 참조하여, 하부 반도체 칩(300)의 상면(300a) 상에 제 2 도전 패턴(320)이 형성될 수 있다. 일 예를 들어, 하부 반도체 칩(300)의 상면(300a) 상에 도전막을 형성한 후, 상기 도전막을 패터닝하여 제 2 도전 패턴(320)이 형성될 수 있다. 또는, 하부 반도체 칩(300)의 상면(300a) 상에 쉐도우 마스크를 형성한 후, 상기 쉐도우 마스크의 패턴 내에 도전 물질을 증착하여 제 2 도전 패턴(320)이 형성될 수 있다. 상기 쉐도우 마스크의 상기 패턴은 하부 반도체 칩(300)의 상면(300a)의 일부를 노출시킬 수 있으며, 제 2 도전 패턴(320)이 형성되는 영역을 정의할 수 있다. 상기 쉐도우 마스크는 제 2 도전 패턴(320)이 형성된 후 제거될 수 있다. 제 2 도전 패턴(320)은 제 3 패드(CP3), 제 2 배선(EL2) 및 제 2 본딩 패드(BP2)를 포함할 수 있다.
도 8을 참조하여, 하부 반도체 칩(300)이 하부 기판(100) 상에 실장될 수 있다. 하부 반도체 칩(300)은 플립 칩 본딩 방식으로 실장될 수 있다. 예를 들어, 활성면인 하부 반도체 칩(300)의 하면(300b) 상에 플럭스(340)를 도포한 후, 하부 반도체 칩(300)의 하면(300b) 상의 하부 칩 단자들(310)이 하부 기판(100)의 상면을 향하도록 배치될 수 있다. 이때, 플럭스(340)는 하부 반도체 칩(300)의 측면 상으로 돌출될 수 있다. 플럭스(340)는 수지(resin), 활성화제(activator) 및 용매를 포함할 수 있다. 용매는 글리콜 에테르 에스테르계 화합물, 글리콜 에테르계 화합물, 에스테르계 화합물, 케톤계 화합물 또는 시클릭 에스테르계 화합물을 포함할 수 있다. 이후, 하부 칩 단자들(310)에 리플로우(reflow) 공정이 수행되어, 하부 반도체 칩(300)이 하부 기판(100)에 실장될 수 있다.
도 9를 참조하여, 연결 기판(200)이 제공될 수 있다. 연결 기판(200)은 베이스층(210) 및 베이스층(210) 내에 형성되는 도전부(220)를 포함할 수 있다. 도전부(220)는 연결 기판 패드들(222), 연결 기판 비아들(224), 및 제 1 도전 패턴(226)을 포함할 수 있다. 예를 들어, 연결 기판 패드들(222), 연결 기판 비아들(224), 및 제 1 도전 패턴(226)은 베이스층을 식각한 후 그 내부를 도전 물질로 채워서 형성될 수 있다. 연결 기판(200) 내에 오프닝(OP)이 형성될 수 있다. 오프닝(OP)은 연결 기판(200)을 관통하도록 연결 기판(200)의 일부 영역을 제거하여 형성될 수 있다. 예를 들어, 오프닝(OP)을 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다.
연결 기판(200)이 하부 기판(100) 상에 실장될 수 있다. 일 예로, 연결 기판(200)이 하부 기판(100) 상에 제공될 수 있다. 이때, 연결 기판(200)은 그의 오프닝(OP) 내에 하부 반도체 칩(300)이 위치하도록 배치될 수 있다. 이후, 연결 기판 패드들(222) 상의 솔더 볼들이나 솔더 범프가 리플로우되어, 연결 기판(200)이 하부 기판(100) 상에 실장될 수 있다.
도 10을 참조하여, 본딩부(BM)를 형성할 수 있다. 일 예로, 연결 기판(200)의 제 1 본딩 패드(BP1)와 하부 반도체 칩(300)의 제 2 본딩 패드(BP2)가 와이어 본딩(wire bonding) 방식으로 연결될 수 있다. 이때, 제 1 본딩 패드(BP1)와 제 2 본딩 패드(BP2)의 와이어 본딩 공정을 용이하게 하기 위하여, 연결 기판(200)의 상면(200a) 및 하부 반도체 칩(300)의 상면(300a)은 동일한 레벨이 되도록 형성될 수 있다.
도 11을 참조하여, 하부 기판(100) 상에 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 연결 기판(200)과 하부 반도체 칩(300) 사이를 채울 수 있다. 예를 들어, 연결 기판(200)과 하부 반도체 칩(300) 사이에 절연 부재를 주입한 후, 상기 절연 부재를 경화시켜 하부 몰드부(400)가 형성될 수 있다. 이때, 상기 절연 부재는 연결 기판(200)의 제 1 도전 패턴(226), 하부 반도체 칩(300)의 제 2 도전 패턴(320) 및 본딩부(BM)를 덮을 수 있다. 상기 절연 부재는 절연성 폴리머 또는 열경화성 수지를 포함할 수 있다.
이후, 하부 몰드부(400)를 식각하여 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3)을 노출시키는 제 1 리세스(RS1)가 형성될 수 있다. 이와는 다르게, 제 1 리세스(RS1)는 하부 반도체 칩(300)의 상면(300a)을 노출시키도록 형성될 수 있다. 즉, 하부 몰드부(400)는 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3)과 하부 반도체 칩(300)의 상면(300a) 상의 제 2 배선(EL2)을 노출시킬 수 있다. 이와 같이 하부 몰드부(400)를 형성하는 경우, 도 2의 반도체 패키지를 제조할 수 있다. 이하, 하부 몰드부(400)가 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3) 만을 노출시키는 것을 기준으로 계속 설명한다.
도 12를 참조하여, 하부 기판(100)의 하면 상에 외부 단자들(110)이 형성될 수 있다. 외부 단자들(110)은 솔더 볼들 또는 솔더 범프를 포함할 수 있다. 외부 단자들(110)은 하부 기판(100), 연결 기판(200)의 도전부(220) 및 본딩부(BM)에 의해 제 1 도전 패턴(226) 및 제 2 도전 패턴(320)과 전기적으로 연결될 수 있다. 상기의 과정을 통해 하부 패키지(P100)가 형성될 수 있다.
도 1을 다시 참조하여, 하부 패키지(P100) 상에 상부 패키지(P200)가 제공될 수 있다. 상부 패키지(P200)는 상부 기판(500), 상부 반도체 칩(600), 상부 몰드부(700) 및 연결 단자들(510)을 포함할 수 있다. 상부 기판(500)은 상면에 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 상부 기판(500) 상에 상부 반도체 칩(600)이 실장될 수 있다. 상부 몰드부(700)는 상부 기판(500)의 상면 및 반도체 칩(600)의 상면(600a)을 덮을 수 있다. 상부 기판(500)의 아래에 연결 단자들(510)이 배치될 수 있다. 연결 단자들(510)은 제 1 연결 단자들(512) 및 제 2 연결 단자들(514)을 포함할 수 있다. 제 2 연결 단자들(514)은 제 1 연결 단자들(512)의 외측에 위치할 수 있다.
제 1 연결 단자들(512)이 제 1 도전 패턴(226) 상에 위치하고, 제 2 연결 단자들(514)이 제 2 도전 패턴(320) 상에 위치하도록, 하부 패키지(P100)와 상부 패키지(P200)가 정렬될 수 있다. 제 1 연결 단자들(512) 및 제 2 연결 단자들(514)을 각각 제 1 도전 패턴(226) 및 제 2 도전 패턴(320)에 접촉시킨 후, 제 1 연결 단자들(512) 및 제 2 연결 단자들(514)을 리플로우시켜 상부 패키지(P200)가 하부 패키지(P100) 상에 실장될 수 있다. 상기의 과정을 통해 도 1의 반도체 패키지가 형성될 수 있다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하여, 도 8을 참조하여 제조된 결과물 상에, 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 연결 기판(200)과 하부 반도체 칩(300) 사이를 채울 수 있다. 예를 들어, 연결 기판(200)과 하부 반도체 칩(300) 사이에 절연 부재를 주입한 후, 상기 절연 부재를 경화시켜 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 제 1 도전 패턴(226) 및 제 2 도전 패턴(320)을 덮을 수 있다.
도 14를 참조하여, 하부 몰드부(400)를 식각하여 제 1 리세스(RS1) 및 제 2 리세스(RS2)가 형성될 수 있다. 제 1 리세스(RS1) 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3)을 노출시킬 수 있다. 평면적 관점에서, 제 2 리세스(RS2)는 연결 기판(200)과 하부 반도체 칩(300)의 사이, 구체적으로는, 연결 기판(200)의 제 1 본딩 패드(BP1)와 하부 반도체 칩(300)의 제 2 본딩 패드(BP2)의 사이에 형성될 수 있다. 제 2 리세스(RS2)는 제 1 본딩 패드(BP1)의 측면 및 제 2 본딩 패드(BP2)의 측면을 노출할 수 있다.
도 15를 참조하여, 제 2 리세스(RS2) 내에 제 3 도전 패턴(410)이 형성될 수 있다. 제 2 리세스(RS2) 내에 도전 물질을 채워 제 3 도전 패턴(410)이 형성될 수 있다. 일 예로, 도금 공정을 수행하여 제 2 리세스(RS2) 내에 도전 물질이 채워질 수 있다. 이와는 다르게, 상기 도전 물질을 채우는 공정은 잉크 젯 프린팅(ink jet printing)과 같은 프린팅 공정을 통해 수행될 수 있다. 상기의 과정을 통해 하부 패키지(P100)가 형성될 수 있다.
이후, 도 1을 참고하여 설명한 공정이 수행될 수 있다. 즉, 하부 패키지(P100) 상에 상부 패키지(P200)가 실장되어, 도 3의 반도체 패키지가 형성될 수 있다.
도 16 내지 도 23는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 16을 참조하여, 연결 기판(200)이 제공될 수 있다. 연결 기판(200)은 베이스층(210) 및 베이스층(210) 내에 형성되는 도전부(220)를 포함할 수 있다. 도전부(220)는 연결 기판 패드들(222), 연결 기판 비아들(224), 및 제 1 도전 패턴(226)을 포함할 수 있다. 예를 들어, 연결 기판 패드들(222), 연결 기판 비아들(224), 및 제 1 도전 패턴(226)은 베이스층(210)을 식각한 후 그 내부를 도전 물질로 채워서 형성될 수 있다.
도 17을 참조하여, 연결 기판(200) 내에 오프닝(OP)이 형성될 수 있다. 오프닝(OP)은 연결 기판(200)을 관통하도록 연결 기판(200)의 일부 영역을 제거하여 형성될 수 있다. 예를 들어, 오프닝(OP)을 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다. 상기 제거되는 연결 기판(200)의 일부 영역은 후술되는 공정에서 하부 반도체 칩(300)이 제공되는 공간일 수 있다.
연결 기판(200)이 제 1 캐리어 기판(800) 상에 부착될 수 있다. 일 예로, 제 1 캐리어 기판(800)은 유리 또는 폴리머를 포함하는 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다.
제 1 캐리어 기판(800)은 그의 상면 상에 제공되는 접착 부재(미도시)를 통해 연결 기판(200)의 하면과 접착될 수 있다. 일 예로, 접착 부재(미도시)는 접착 테이프를 포함할 수 있다.
도 18을 참조하여, 하부 반도체 칩(300)이 캐리어 기판(800) 상에 제공될 수 있다. 하부 반도체 칩(300)은 도 5 및 6을 참조하여 제조된 하부 반도체 칩(300)과 동일할 수 있다. 하부 반도체 칩(300)은 연결 기판(200)의 오프닝(OP) 내에 제공될 수 있다. 이때, 하부 반도체 칩(300)은 캐리어 기판(800) 상에 부착될 수 있다. 하부 반도체 칩(300)은 그의 하부에 배치된 하부 칩 패드들(305)을 가질 수 있다. 즉, 캐리어 기판(800)과 접하는 하부 반도체 칩(300)의 하면(300b)은 활성면일 수 있다.
도 19를 참조하여, 본딩부(BM)를 형성할 수 있다. 일 예로, 연결 기판(200)의 제 1 본딩 패드(BP1)와 하부 반도체 칩(300)의 제 2 본딩 패드(BP2)가 와이어 본딩 방식으로 연결될 수 있다.
도 20을 참조하여, 캐리어 기판(800) 상에 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 연결 기판(200)과 하부 반도체 칩(300) 사이를 채울 수 있다. 예를 들어, 연결 기판(200)과 하부 반도체 칩(300) 사이에 절연 부재를 주입한 후, 상기 절연 부재를 경화시켜 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 연결 기판(200)의 제 1 도전 패턴(226) 및 하부 반도체 칩(300)의 제 2 도전 패턴(320)을 덮을 수 있다.
도 21을 참조하여, 연결 기판(200) 상에 지지 기판(910)이 제공될 수 있다. 일 예로, 지지 기판(910)은 유리 기판과 같은 절연성 기판일 수 있다. 상세하게는, 지지 기판(910)은 접착층(920)을 이용하여 하부 몰드부(400)의 상면 상에 부착될 수 있다. 일 예로, 접착층(920)은 수지 필름일 수 있다.
이후, 캐리어 기판(800)이 제거될 수 있다. 점선으로 도시한 바와 같이, 캐리어 기판(800)이 제거되어 하부 반도체 칩(300)의 하면(300b) 및 연결 기판(200)의 하면(200b)이 노출될 수 있다. 캐리어 기판(800)은 전단 응력을 가하거나 접착층의 화학적 처리를 통하여 제거될 수 있다.
도 22를 참조하여, 하부 반도체 칩(300)의 하면(300b) 및 연결 기판(200)의 하면(200b) 상에 하부 기판(100)이 형성될 수 있다. 예를 들어, 절연층(102), 도전층(104) 및 기판 패드(106)가 하부 반도체 칩(300)의 하면(300b) 및 연결 기판(200)의 하면(200b) 상에 형성되어, 하부 기판(100)이 제조될 수 있다. 연결 기판(200)의 하면(200b) 및 하부 반도체 칩(300)의 하면(300b) 상에 실리콘 산화층과 같은 절연층을 형성한 후, 상기 절연층을 패터닝하여 절연층(102)의 일부가 형성될 수 있다. 절연층(102)에 의해 하부 칩 패드들(305) 및 연결 기판 패드들(222)이 노출될 수 있다. 절연층(102)의 하면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 도전층(104) 및 기판 패드들(106)이 형성될 수 있다. 도전층(104)은 하부 반도체 칩(300) 및 연결 기판(200)과 전기적으로 연결될 수 있다. 도전층(104)의 하면 상에 절연층을 형성한 후, 상기 절연층을 패터닝하여 절연층(102)의 다른 일부가 형성될 수 있다. 이때, 절연층(102)에 의해 기판 패드들(106)이 노출될 수 있다.
노출된 기판 패드들(106) 상에 외부 단자들(110)이 형성될 수 있다. 외부 단자들(110)은 솔더 볼들 또는 솔더 범프를 포함할 수 있다.
도 23을 참조하여, 지지 기판(910)이 제거될 수 있다. 일 예로, 지지 기판(910)은 전단 응력을 가하거나 접착층의 화학적 처리를 통하여 제거될 수 있다. 점선으로 도시한 바와 같이 지지 기판(910)이 제거되어 하부 몰드부(400)의 상면이 노출될 수 있다.
하부 몰드부(400)를 식각하여 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3)을 노출시키는 제 1 리세스(RS1)가 형성될 수 있다.
이후, 도 1을 참고하여 설명한 공정이 수행될 수 있다. 즉, 하부 패키지(P100) 상에 상부 패키지(P200)가 실장되어, 도 4의 반도체 패키지가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 기판 200: 연결 기판
300: 하부 반도체 칩 400: 하부 몰드부
500: 상부 기판 600: 상부 반도체 칩
700: 상부 몰드부
BM: 본딩부
P100: 하부 패키지 P200: 상부 패키지

Claims (20)

  1. 하부 기판;
    상기 하부 기판 상에 접속되고, 내부에 케비티를 갖는 연결 기판, 상기 연결 기판은 그의 상면 상에 제공되는 제 1 도전 패턴을 갖고;
    상기 케비티 내부에서 상기 하부 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩은 그의 상면 상에 제공되는 제 2 도전 패턴을 갖고;
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 와이어 본딩; 및
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 실장되는 상부 패키지를 포함하되,
    상기 상부 패키지는 상부 기판, 상기 상부 기판 상에 실장되는 상부 반도체 칩, 상기 상부 기판의 하면 상에 제공되고 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 접속되는 연결 단자를 포함하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 연결 단자는 상기 하부 반도체 칩 상에 제공되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 연결 단자는 상기 제 1 도전 패턴에 접속되는 제 1 연결 단자 및 제 2 도전 패턴에 접속되는 제 2 연결 단자를 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 2 연결 단자는 상기 제 2 도전 패턴, 상기 와이어 본딩 및 상기 연결 기판을 통해 상기 하부 기판에 전기적으로 접속되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 연결 단자는 상기 하부 반도체 칩과 전기적으로 절연되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 상부 반도체 칩의 폭은 상기 하부 반도체 칩의 폭보다 큰 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 하부 반도체 칩의 상기 상면은 비활성면인 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 연결 기판의 상기 상면 및 상기 하부 반도체 칩의 상기 상면은 동일한 레벨에 위치하는 반도체 패키지.

  10. 삭제
  11. 내부에 케비티를 갖고, 상면 상의 제 1 도전 패턴을 갖는 연결 기판;
    상기 케비티 내에 제공되고, 비활성면 상의 제 2 도전 패턴을 갖는 반도체 칩, 상기 반도체 칩은 상기 비활성면과 대향하는 활성면을 갖고; 및
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 전기적으로 연결하는 와이어 본딩;
    연결 단자들을 이용하여 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 접속되는 상부 패키지를 포함하되,
    상기 반도체 칩과 상기 제 2 도전 패턴은 전기적으로 절연되고,
    상기 연결 기판은 상기 연결 기판을 관통하고 상기 제 1 도전 패턴과 연결되는 연결 기판 비아를 갖는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 연결 기판의 상기 상면 및 상기 반도체 칩의 상기 비활성면은 공면을 이루는 반도체 패키지.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 상부 패키지의 상기 연결 단자들은 제 1 연결 단자 및 제 2 연결 단자를 포함하되,
    상기 제 1 연결 단자는 상기 제 1 도전 패턴과 접하고,
    상기 제 2 연결 단자는 상기 제 2 도전 패턴과 접하는 반도체 패키지.
  15. 제 11 항에 있어서,
    상기 상부 패키지의 폭은 상기 연결 기판의 폭과 동일한 반도체 패키지.
  16. 제 11 항에 있어서,
    상기 연결 기판의 아래에 제공되는 기판을 더 포함하되,
    상기 연결 기판 및 상기 반도체 칩은 상기 기판에 접속되고,
    상기 반도체 칩의 상기 활성면은 상기 기판을 향하는 반도체 패키지.

  17. 비활성면 상에 제 1 도전 패턴이 형성된 하부 반도체 칩을 제공하는 것;
    내부에 케비티를 갖고, 상면 상에 제 2 도전 패턴이 형성된 연결 기판을 제공하는 것;
    하부 기판 상에 상기 하부 반도체 칩 및 상기 연결 기판을 제공하는 것, 상기 하부 반도체 칩을 상기 연결 기판의 상기 케비티 내에 배치되고;
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 와이어 본딩하는 것;
    하면 상에 연결 단자들을 갖는 상부 패키지를 제공하는 것; 및
    상기 연결 단자들이 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 접속되도록, 상기 하부 반도체 칩 및 상기 연결 기판 상에 상기 상부 패키지를 실장하는 것을 포함하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 하부 반도체 칩을 제공하는 것은:
    상기 하부 반도체 칩의 비활성면 상에 도전막을 도포하는 것; 및
    상기 도전막을 패터닝하는 것을 포함하는 반도체 패키지의 제조 방법.
  19. 제 17 항에 있어서,
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 와이어 본딩하기 전에,
    상기 연결 기판 및 상기 하부 반도체 칩을 몰딩하는 몰드부를 형성하는 것; 및
    상기 몰드부에 식각 공정을 수행하여 상기 제 1 도전 패턴 및 제 2 도전 패턴을 노출하는 제 1 리세스를 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.

  20. 삭제
KR1020180066049A 2018-06-08 2018-06-08 반도체 패키지 및 그 제조 방법 KR102586794B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180066049A KR102586794B1 (ko) 2018-06-08 2018-06-08 반도체 패키지 및 그 제조 방법
US16/287,249 US10978431B2 (en) 2018-06-08 2019-02-27 Semiconductor package with connection substrate and method of manufacturing the same
CN201910484072.0A CN110581107A (zh) 2018-06-08 2019-06-04 半导体封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180066049A KR102586794B1 (ko) 2018-06-08 2018-06-08 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20190139491A KR20190139491A (ko) 2019-12-18
KR102586794B1 true KR102586794B1 (ko) 2023-10-12

Family

ID=68765263

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180066049A KR102586794B1 (ko) 2018-06-08 2018-06-08 반도체 패키지 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10978431B2 (ko)
KR (1) KR102586794B1 (ko)
CN (1) CN110581107A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102540829B1 (ko) * 2018-10-05 2023-06-08 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
DE102019121012B4 (de) * 2019-08-02 2024-06-13 Infineon Technologies Ag Package und Verfahren zum Herstellen eines Packages
KR20220146073A (ko) * 2021-04-23 2022-11-01 주성엔지니어링(주) 반도체 패키징 장치
KR20220167637A (ko) * 2021-06-14 2022-12-21 삼성전자주식회사 반도체 패키지

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7894203B2 (en) 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
TWI335652B (en) * 2007-04-04 2011-01-01 Unimicron Technology Corp Stacked packing module
US8188379B2 (en) * 2008-07-04 2012-05-29 Unimicron Technology Corp. Package substrate structure
TWI373109B (en) * 2008-08-06 2012-09-21 Unimicron Technology Corp Package structure
US8471376B1 (en) 2009-05-06 2013-06-25 Marvell International Ltd. Integrated circuit packaging configurations
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
KR101695846B1 (ko) 2010-03-02 2017-01-16 삼성전자 주식회사 적층형 반도체 패키지
US8901435B2 (en) * 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
US9704780B2 (en) 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US9685414B2 (en) * 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
US9831214B2 (en) 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
KR20160012424A (ko) * 2014-07-24 2016-02-03 삼성전기주식회사 전자부품 내장 인쇄회로기판
US9543277B1 (en) 2015-08-20 2017-01-10 Invensas Corporation Wafer level packages with mechanically decoupled fan-in and fan-out areas
KR102595276B1 (ko) * 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
KR102059403B1 (ko) * 2016-10-04 2019-12-26 삼성전자주식회사 팬-아웃 반도체 패키지
US10347598B2 (en) * 2017-05-19 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Composite antenna substrate and semiconductor package module
KR102073956B1 (ko) * 2017-11-29 2020-02-05 삼성전자주식회사 팬-아웃 반도체 패키지
US10347586B2 (en) * 2017-11-30 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package

Also Published As

Publication number Publication date
US20190378825A1 (en) 2019-12-12
CN110581107A (zh) 2019-12-17
KR20190139491A (ko) 2019-12-18
US10978431B2 (en) 2021-04-13

Similar Documents

Publication Publication Date Title
KR102492796B1 (ko) 반도체 패키지
KR102491103B1 (ko) 반도체 패키지 및 그 제조방법
KR102537528B1 (ko) 반도체 패키지 제조 방법
CN106711094B (zh) 半导体封装件及其制造方法
JP5280014B2 (ja) 半導体装置及びその製造方法
KR102586794B1 (ko) 반도체 패키지 및 그 제조 방법
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
KR20170113743A (ko) 반도체 패키지
KR20220019186A (ko) 반도체 패키지 및 그의 제조 방법
KR102618460B1 (ko) 반도체 패키지 및 그 제조 방법
KR20170140849A (ko) 반도체 패키지 및 그 제조 방법
KR101892903B1 (ko) 팬-아웃 반도체 패키지
US20220319973A1 (en) Semiconductor package including an interposer and method of fabricating the same
CN110875278A (zh) 半导体封装件
CN116072634A (zh) 电子封装件及其制法
CN111725146A (zh) 电子封装件及其制法
KR20190017233A (ko) 팬-아웃 반도체 패키지
KR20210016119A (ko) 반도체 패키지
KR20240022787A (ko) 반도체 패키지
KR20230122825A (ko) 반도체 패키지
KR20230010399A (ko) 반도체 패키지
KR102540829B1 (ko) 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR100836642B1 (ko) 전자 패키지 및 그 제조방법
US12132003B2 (en) Electronic package and manufacturing method thereof
US20240234286A9 (en) Semiconductor packages

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant