KR20210016119A - 반도체 패키지 - Google Patents

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KR20210016119A
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KR
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disposed
pads
connection terminals
connection
interposer
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KR1020190093098A
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오주현
최우진
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삼성전자주식회사
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
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    • H01L2224/81815—Reflow soldering
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Abstract

본 발명의 일 실시예는, 복수의 제1 패드들이 배치되는 상면과 상기 복수의 제1 패드들에 전기적으로 연결된 복수의 제2 패드들이 배치되는 하면을 갖는 기판, 상기 기판의 상기 상면에 배치되며, 상기 복수의 제1 패드들 중 적어도 일부와 연결된 접속 전극들이 배치되는 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖는 반도체 칩, 상기 반도체 칩의 상기 제2 면에 배치되며, 상기 복수의 제1 패드들 중 다른 일부와 연결된 복수의 제1 연결 패드들과 복수의 제2 연결 패드들이 배치되는 상면과 상기 상면의 반대측에 위치하며 상기 반도체 칩의 상기 제2 면과 마주보는 하면을 가지며, 적어도 일 방향에서 상기 반도체 칩의 폭 보다 큰 폭을 갖는 인터포저, 상기 인터포저의 상기 복수의 제2 연결 패드들 중 적어도 일부에 각각 배치되는 복수의 연결 단자들, 및 상기 기판의 상기 상면에 배치되며, 상기 인터포저의 적어도 상기 상면을 덮으며, 상기 복수의 연결 단자들 중 2개 이상의 인접한 연결 단자들을 노출시키는 적어도 하나의 트렌치(Trench)부를 갖는 몰딩재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화, 및 소형화 요구가 증대되고 있다. 이러한 추세에 따라, 반도체 패키지 분야에서도 단일한 인터포저 또는 패키지 기판에 복수의 반도체 칩들을 실장하는 스택(Stack) 패키지, 복수의 패키지를 적층하는 POP(Package on package) 등의 패키지가 등장하였다. 한편, POP 구조에서 상부 패키지와 하부 패키지의 외부 접속 단자가 서로 융합되면서 인접한 외부 접속 단자와 쇼트(Short)가 발생하는 경향이 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 반도체 패키지의 외부 연결 단자들 사이의 쇼트(Short)를 방지할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예는, 복수의 제1 패드들이 배치되는 상면과 상기 복수의 제1 패드들에 전기적으로 연결된 복수의 제2 패드들이 배치되는 하면을 갖는 기판, 상기 기판의 상기 상면에 배치되며, 상기 복수의 제1 패드들 중 적어도 일부와 연결된 접속 전극들이 배치되는 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖는 반도체 칩, 상기 반도체 칩의 상기 제2 면에 배치되며, 상기 복수의 제1 패드들 중 다른 일부와 연결된 복수의 제1 연결 패드들과 복수의 제2 연결 패드들이 배치되는 상면과 상기 상면의 반대측에 위치하며 상기 반도체 칩의 상기 제2 면과 마주보는 하면을 가지며, 적어도 일 방향에서 상기 반도체 칩의 폭 보다 큰 폭을 갖는 인터포저, 상기 인터포저의 상기 복수의 제2 연결 패드들 중 적어도 일부에 각각 배치되는 복수의 연결 단자들, 및 상기 기판의 상기 상면에 배치되며, 상기 인터포저의 적어도 상기 상면을 덮으며, 상기 복수의 연결 단자들 중 2개 이상의 인접한 연결 단자들을 노출시키는 적어도 하나의 트렌치(Trench)부를 갖는 몰딩재를 포함하는 반도체 패키지를 제공한다.
또한, 본 발명의 일 실시예는, 복수의 패드들이 각각 배치되는 상면과 하면을 갖는 기판, 상기 기판의 상기 상면에 배치되며, 상기 기판에 전기적으로 연결되는 반도체 칩, 상기 반도체 칩 상에 배치되며, 복수의 연결 패드들이 배치되는 상면을 갖는 인터포저, 상기 인터포저의 상기 복수의 연결 패드들 중 적어도 일부에 배치되는 복수의 연결 단자들, 및 상기 기판의 상기 상면에 배치되며, 상기 인터포저의 적어도 상기 상면을 덮으며 상기 복수의 연결 단자들을 노출시키는 적어도 하나의 트렌치(Trench)부를 갖는 몰딩재를 포함하고, 상기 인터포저의 상기 복수의 연결 패드들 중 상기 복수의 연결 단자들이 배치되지 않은 일부의 연결 패드들은 상기 기판에 연결되는 반도체 패키지를 제공한다.
또한, 본 발명의 일 실시예는, 복수의 패드들이 각각 배치되는 상면과 하면을 갖는 기판, 상기 기판의 상기 상면에 배치되며, 복수의 연결 패드들이 배치되는 상면을 갖는 반도체 칩, 상기 반도체 칩의 상기 상면에 배치되며, 상기 복수의 연결 패드들 중 적어도 일부와 연결되는 상부 연결 단자들, 및 상기 반도체 칩의 적어도 상기 상면을 덮으며 상기 복수의 연결 단자들의 적어도 일부를 노출시키는 트렌치(Trench)부를 갖는 몰딩재를 포함하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 외부 연결 단자의 점유 공간을 확보할 수 있는 트렌치(Trench) 부를 도입함으로써 반도체 패키지의 외부 연결 단자들 사이의 쇼트(Short)를 방지할 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 2a 내지 도 2d는 다양하게 변형되는 트렌치 부의 형태를 예시적으로 나타내는 도 1에 도시된 반도체 패키지의 상부 평면도이다.
도 3 내지 도 8은 도 1에 도시된 반도체 패키지의 제조과정을 개략적으로 나타내는 측단면도들이다.
도 9 내지 도 11은 도 1에 도시된 제1 반도체 패키지에 제2 반도체 패키지가 결합된 구조를 나타내는 측단면도들이다.
도 12 및 도 13은 본 발명에서 채용된 트렌치 부에 의한 효과를 설명하기 위해서 도 9와 도 10의 “A” 부분에서 제1 상부 연결 단자와 제2 하부 연결 단자의 융합 전(a)과 융합 후(b)의 상태를 나타내는 단면도들이다.
도 14는 비아 구조와 트렌치 구조에서 연결 단자가 점유할 수 있는 부피비를 나타내는 그래프이다.
도 15 는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 16은 도 15에 도시된 반도체 패키지와 제2 반도체 패키지의 결합 상태를 나타내는 측단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 18은 도 17에 도시된 반도체 패키지와 제2 반도체 패키지의 결합 상태를 나타내는 측단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 20은 도 19에 도시된 반도체 패키지와 제2 반도체 패키지의 결합 상태를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타내는 측단면도이고, 도 2a 내지 도 2d는 트렌치 부의 다양한 형태를 나타내는 반도체 패키지의 상부 평면도이다. 여기서, 도 1은 도 2a 내지 도 2d의 반도체 패키지를 Ⅰ-Ⅰ'으로 절개하여 본 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100A)는, 기판(110), 반도체 칩(120), 인터포저(130), 몰딩재(140)를 포함할 수 있다. 또한, 하부 연결 단자들(150)를 더 포함할 수 있다.
상기 기판(110)은 복수의 제1 패드들(111), 복수의 제2 패드들(112), 및 상기 복수의 제1 패드들(111)과 상기 복수의 제2 패드들(112)을 전기적으로 연결하는 배선들(미도시)을 포함할 수 있다. 상기 기판(110)은 인쇄회로기판(PCB), 세라믹 기판, 테이프 배선기판 등의 반도체 패키지용 기판일 수 있다. 예를 들어, 상기 기판(110)은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지 또는 감광성 절연층을 포함할 수 있다. 구체적으로, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin) 등의 재료를 포함할 수 있다.
상기 복수의 제1 패드들(111)은 상기 기판(110)의 상면에 배치될 수 있고, 상기 반도체 칩(120)과 전기적으로 및/또는 물리적으로 연결될 수 있다.
상기 복수의 제1 패드들(111)은 상기 복수의 제2 패드들(112)의 수평 폭 보다 작은 수평 폭을 가질 수 있다. 따라서, 메인보드 등의 외부 기판에 반도체 패키지가 연결되는 경우 반도체 칩과 외부 기판의 회로 폭의 차이를 보상할 수 있다.
상기 복수의 제2 패드들(112)은 상기 기판(110)의 하면에 배치될 수 있고, 하부 연결 단자들(150)과 전기적으로 및/또는 물리적으로 연결될 수 있다.
상기 복수의 제2 패드들(112)은 상기 하부 연결 단자들(150)을 통하여 메인 보드 등의 외부 장치와 전기적으로 연결될 수 있다. 예를 들어, 하부 연결 단자들(150)은 솔더볼(Solder ball), 도전성 범프(Conductive bump) 또는 핀 그리드 어레이(Pin grid array), 볼 그리드 어레이(Ball grid array), 랜드 그리드 어레이(Land grid array)와 같은 그리드 어레이를 가진 플립칩(Flip-chip) 연결 구조를 가질 수 있다.
상기 반도체 칩(120)은 접속 전극들(120P)이 배치되는 활성면과 상기 활성면의 반대면인 비활성면을 가질 수 있다. 상기 반도체 칩(120)은 로직(Logic) 칩 또는 메모리(Memory) 칩일 수 있다. 예를 들어, 상기 반도체 칩(120)은 시스템 LSI(Large scale integration), 로직(Logic) 회로, CIS(CMOS imaging sensor), 또는 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 엠램(MRAM) HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 메모리 소자, 또는 MEMS(Microelectromechanical system) 소자 등을 포함할 수 있다.
상기 접속 전극들(120P) 상에는 접속 부재들(121)이 배치될 수 있다. 접속 부재들(121)은 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있고, 이를 통해서 상기 반도체 칩(120)은 상기 기판(110) 상에 플립-칩 본딩(Flip-chip bonding) 방식으로 실장될 수 있다. 예를 들어, 상기 반도체 칩(120)의 상기 활성면과 상기 기판(110)의 상기 상면 사이에, 상기 접속 전극들(120P)과 상기 복수의 제1 패드들(111) 중 적어도 일부를 서로 연결시키는 접속 부재들(121)이 배치될 수 있다. 한편, 도면에는 도시되지 않았으나, 상기 반도체 칩(120)의 상기 활성면과 상기 기판(110)의 상기 상면 사이에 접속 부재들(121)을 감싸는 언더필 수지(Underfill resin)가 형성될 수 있다.
다만, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 본 발명의 다양한 실시예에서는 상기 반도체 칩(120)은 상기 기판(110) 상에 와이어-본딩(Wire bonding) 방식으로 실장될 수 있다.
상기 인터포저(130)는 상면에 배치되는 복수의 제1 및 제2 연결 패드들(131, 132)과 복수의 상부 연결 단자들(133)(본 명세서에서는 "연결 단자"라고도 함)을 포함할 수 있다. 상기 인터포저(130)는 서로 대향하는 상면 및 하면을 가질 수 있다. 상기 인터포저(130)는 반도체 물질 또는 절연 물질을 포함하는 기판이거나, 반도체 칩일 수 있다. 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 세라믹 등을 포함할 수 있다.
도면에는 상기 제1 및 제2 연결 패드들(131, 132)이 상기 인터포저(130)의 상면에만 도시되어 있으나, 상기 인터포저(130)의 하면에도 연결 패드들이 추가 배치될 수 있다. 또한, 도면에는 도시되지 않았으나, 상기 인터포저(130)는 상기 복수의 제1 및 제2 연결 패드들(131, 132)을 서로 연결하는 배선회로(미도시)를 포함하는 것으로 이해할 수 있다.
상기 인터포저(130)는 적어도 일 방향에서 상기 반도체 칩(120)의 폭 보다 큰 폭을 가질 수 있다. 예를 들어, 상기 인터포저(130)는 상기 반도체 칩(120)의 수평 폭(120W) 보다 큰 수평 폭(130W)을 가질 수 있다. 따라서, 상기 인터포저(130)의 상면 또는/및 하면 상에 상기 복수의 제1 및 제2 연결 패드들(131, 132)의 배치 공간을 충분히 확보할 수 있다.
상기 복수의 제1 연결 패드들(131)은 상기 인터포저(130)의 평면 상에서 모서리에 가깝게 배치될 수 있고, 상기 복수의 제2 연결 패드들(132)은 상기 인터포저(130)의 평면 상에서 상기 복수의 제1 연결 패드들(131)에 둘러싸인 내측에 배치될 수 있다. 또한, 상기 복수의 제1 연결 패드들(131)은 상기 평면 상에서 상기 반도체 칩과 중첩되는 영역의 외측에 배치될 수 있다.
상기 상부 연결 단자들(133)은 상기 복수의 제2 연결 패드들(132) 중 적어도 일부에 각각 배치될 수 있다. 상기 상부 연결 단자들(133)이 배치되지 않은 상기 복수의 제1 연결 패드들(131)은 상기 기판(110)의 상기 복수의 제1 패드들(111) 중 일부와 연결될 수 있다. 상기 상부 연결 단자들(133)은 예를 들어, 솔더볼(Solder ball)일 수 있고, 상기 복수의 제1 연결 패드들(131)은 예를 들어, 본딩 와이어(WB)에 의해 상기 복수의 제1 패드들(111) 중 일부와 연결될 수 있다.
또한, 후술하는 이유로 상기 상부 연결 단자들(133) 사이의 간격(d)은 약 0.2mm 이하일 수 있다(도 14의 설명 참조).
상기 몰딩재(140)는 상기 인터포저(130)의 적어도 상기 상면을 덮으며, 상기 상부 연결 단자들(133) 중 적어도 2개 이상의 인접한 연결 단자들(133)을 노출시키는 적어도 하나의 트렌치(Trench)부(141)를 가질 수 있다. 예를 들어, 상기 몰딩재(140)는 상기 기판(110)의 상면, 상기 반도체 칩(120)의 측면, 상기 인터포저(130)의 상면을 덮으며, 상기 반도체 칩(120)과 상기 기판(110) 사이의 공간을 채울 수 있다. 상기 몰딩재(140)는 절연물질을 포함하며, 예를 들어, 에폭시 몰딩 컴파운드(EMC; Epoxy molding compound) 등이 사용될 수 있다.
상기 트렌치 부(141)는 상기 몰딩재(140)의 최상면과 단차를 갖는 하면(141B)과 상기 몰딩재(140)의 상기 최상면과 상기 트렌치 부(141)의 상기 하면(141B)을 연결하는 벽면(141S)을 가질 수 있다. 상기 트렌치 부(141)는 레이저 드릴(Laser drill) 등을 이용하여 형성할 수 있다.
상기 트렌치 부(141)의 상기 하면(141B)은 상기 상부 연결 단자들(133)과 상기 복수의 제2 연결 패드들(132)의 접촉 계면 보다 높은 레벨에 위치할 수 있다. 즉, 몰딩재(140)의 일부가 상기 상부 연결 단자들(133)의 측면의 적어도 일부와 물리적으로 접촉될 수 있다. 따라서, 외부 충격이나 반도체 패키지의 워피지(Warpage) 등에서 발생하는 응력을 분산시킴으로써 상기 상부 연결 단자(133)의 접속 신뢰성을 개선할 수 있다.
또한, 상기 상부 연결 단자들(133)의 점유 공간을 확보하기 위해서 상기 트렌치 부(141)의 하면(141B)은 상기 상부 연결 단자(133)의 측부의 적어도 일부 노출시키는 레벨에 위치할 수 있다. 또한, 상기 트렌치 부(141)는 상기 상부 연결 단자(133)의 최대폭(W1)을 연결하는 선(L)을 기준으로 상기 상부 연결 단자(133)의 상부 영역 및 상기 상부 연결 단자(133)의 하부 영역의 적어도 일부를 노출시킬 수 있다.
상기 상부 연결 단자들(133)의 점유 공간을 확보하기 위해서, 상기 트렌치 부(141)의 상기 벽면(141S)은 인접하게 배치된 상기 상부 연결 단자들(133)과 이격될 수 있다. 상기 트렌치 부(141)의 상기 벽면(141S)은 상기 트렌치 부(141)의 상기 하면(141B)으로 갈수록 인접하게 배치된 상기 상부 연결 단자들(133)에 근접하도록 테이퍼된(Tapered) 형상일 수 있다.
도 2a 내지 도 2d를 참조하면, 상기 트렌치 부(141)는 평면 상에서 각각 상기 상부 연결 단자들(133)을 일렬로 노출시키는 복수의 바(Bar) 형상일 수 있으며, 상기 복수의 바(Bar)들이 서로 연결된 형상일 수 있다.
예를 들어, 상기 상부 연결 단자들(133)은 복수의 열로 배열되며, 상기 적어도 하나의 트렌치 부(141)는 상기 복수의 열에 각각 배열되어 각 열에 배치된 상부 연결단자들을 노출시키는 복수의 트렌치를 포함할 수 있다.
예를 들어, 도 2b를 참조하면, 상기 상부 연결 단자들(133)은 상기 인터포저(130)의 평면 상에서 상기 인터포저(130)의 모서리를 따라서 적어도 하나 이상의 격자 형태로 배치될 수 있고, 상기 적어도 하나의 트렌치 부(141)는 상기 격자 형태의 모서리에 각각 배열되어 각 모서리에 배치된 상기 복수의 연결 단자들(133)을 노출시키는 복수의 트렌치를 포함할 수 있다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지(100A)의 제조과정을 개략적으로 나타내는 측단면도들이다.
도 3을 참조하면, 복수의 제1 패드들(111)이 배치되는 상면과 상기 복수의 제1 패드들(111)에 전기적으로 연결된 복수의 제2 패드들(112)이 배치되는 하면을 갖는 기판(110)이 제공될 수 있다. 도면에는 도시되지 않았으나, 상기 기판(110)은 상기 제1 패드들(111)과 상기 제2 패드들(112)을 연결하는 배선회로를 더 포함할 수 있다.
도 4를 참조하면, 상기 기판(110)의 상면에 반도체 칩(120)이 배치될 수 있다. 상기 반도체 칩(120)의 하면에 배치된 접속 전극들(120P)은 접속 부재들(121)을 통해서 상기 기판(110) 상면의 복수의 제1 패드들(111)과 연결될 수 있다. 상기 접속 부재들(121)는 구리 필라(Copper pillar)일 수 있다.
도 5를 참조하면, 상기 반도체 칩(120)의 상면에 인터포저(130)을 배치할 수 있다. 상기 반도체 칩(120)의 상면과 상기 인터포저(130)의 하면은 부착 부재(DA)에 의해 접착될 수 있다. 상기 부착 부재(DA)는 NCF(non-conductive film), ACF(anisotropic conductive film),UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제 및 초음파 경화형 접착제, NCP(nonconductive paste)등이 사용될 수 있다.
상기 인터포저(130)의 상면에 복수의 제1 및 제2 연결 패드들(131, 132)이 배치될 수 있으며, 평면상에서 상기 제2 연결 패드들(132) 보다 외곽에 배치된 상기 제1 연결 패드들(131)은 본딩 와이어(WB)에 의해서 복수의 제1 패드들(111)과 연결될 수 있다. 또한, 평면상에서 내부에 배치된 복수의 제2 연결 패드들(132) 상에는 상부 연결 단자들(133)이 형성될 수 있다. 상기 상부 연결 단자들(133)은 솔더볼일 수 있다.
도 6을 참조하면, 상기 기판(110), 상기 반도체칩(120), 상기 인터포저(130)를 덮도록 몰딩재(140)를 형성할 수 있다. 상기 몰딩재(140)는 에폭시 몰딩 컴파운드(EMC)일 수 있다. 상기 몰딩재(140)는 상기 인터포저(130)의 상면에 배치된 복수의 상부 연결 단자들(133)을 모두 덮도록 형성될 수 있다.
도 7을 참조하면, 상기 몰딩재(140)의 상부에 상기 상부 연결 단자들(133)을 노출시키는 트렌치(Trench) 부(141)가 형성될 수 있다. 상기 트렌치 부(141)는 레이저 드릴 등을 이용하여 형성될 수 있다. 상기 트렌치 부(141)의 하면(141B)은 상기 상부 연결 단자들(133)의 하면 보다 높은 레벨에 위치하도록 형성될 수 있다. 따라서, 상기 상부 연결 단자들(133)의 측부의 일부를 몰딩재(140)가 덮고 있어 상기 상부 연결 단자들(133)의 접속 신뢰성을 향상시킬 수 있다.
또한, 상기 트렌치 부(141)의 벽면(141S)은 인접한 상기 상부 연결 단자들(133)과 이격되어 있으며, 상기 트렌치 부(141)의 상기 하면(141B)으로 갈수록 인접하게 배치된 상기 상부 연결 단자(133)에 근접하도록 테이퍼된(Tapered) 형상일 수 있다.
도 8을 참조하면, 상기 기판(110)의 하면에 배치된 복수의 제2 패드들(112) 상에 하부 연결 단자들(150)이 형성될 수 있다. 상기 하부 연결 단자들(150)은 리플로우(Reflow) 공정에 의해 형성될 수 있다.
도 9 내지 도 11은 도 1에 도시된 제1 반도체 패키지(100A)에 제2 반도체 패키지(200A, 200B)가 결합되는 구조를 나타내는 측단면도들이다.
도 9를 참조하면, 제2 반도체 패키지(200A)는 제2 기판(210), 제2 반도체 칩(220), 제2 몰딩재(240), 및 제2 하부 연결 단자들(250)을 포함할 수 있다. 상기 제2 반도체 칩(220)은 본딩 와이어(221)에 의해 상기 제2 기판(210)에 실장될 수 있다. 상기 제2 반도체 패키지(200A)의 제2 하부 연결 단자들(250)은 제1 반도체 패키지(100A)의 제1 상부 연결 단자들(133)과 각각 대응하여 물리적/전기적으로 연결될 수 있다.
도 10을 참조하면, 상기 "A" 영역에서 상기 제1 상부 연결 단자들(133)과 상기 제2 하부 연결 단자들(250)이 리플로우(Reflow) 공정에 의해서 서로 융합될 수 있다.
도 11을 참조하면, 제2 반도체 패키지(200B)는 제2 반도체 칩(220)이 플립-칩 방식으로 제2 기판(210)에 실장될 수 있다. 예를 들어, 제2 접속 부재들(221)이 상기 제2 반도체 칩(220)과 상기 제2 기판(210) 사이에 배치될 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에서 채용된 트렌치 부에 의한 효과를 설명하기 위해서 도 9와 도 10의 “A” 부분에서 제1 상부 연결 단자(133)와 제2 하부 연결 단자(250)의 융합 전(a)과 융합 후(b)의 상태를 나타내는 단면도이다.
도 12를 참조하면, 제1 상부 연결 단자(133)와 제2 하부 연결 단자(250)의 융합 후(b)의 연결 단자(C)의 최대폭(W2)은 제1 상부 연결 단자(133)와 제2 하부 연결 단자(250)의 융합 전(a) 상기 제1 상부 연결 단자(133)의 최대폭(W1) 보다 증가할 수 있다.
상기 트렌치 부(141)는 제1 상부 연결 단자(133)의 최대폭(W1)을 연결하는 선(L)을 기준으로 상기 제1 상부 연결 단자(133)의 상부 영역 및 상기 제1 상부 연결 단자(133)의 하부 영역의 적어도 일부를 몰딩재(140)로부터 노출시킨다. 이에 따라, 융합 후(b) 연결 단자(C)의 점유 공간을 충분히 확보할 수 있다.
또한, 상기 제1 상부 연결 단자(133)가 솔더볼인 경우 상기 몰딩재(140)는 상기 제1 상부 연결 단자(133)가 관통하는 개구부(140H)를 가질 수 있고, 상기 개구부(140H)의 최대폭(HW)은 상기 제1 상부 연결 단자(133)의 최대폭(W1) 보다 작을 수 있다.
반면, 도 13을 참조하면, 몰딩재(140)를 관통하는 비아홀(141')을 통해서 제1 상부 연결 단자들(133)을 각각 노출시키는 경우, 융합 후(b) 연결 단자(C)의 최대폭(W3)이 급격히 증가할 수 있다. 리플로우 공정에서 용융된 제1 상부 연결 단자(133)가 테이퍼진 비아홀(141')의 벽면(141'S)에 밀착되어 비아홀(141')의 상부로 올라오기 때문에 도 13의 융합 후(b) 연결 단자(C')의 최대폭(W3)은 도 12의 융합 후(b) 연결 단자(C)의 최대폭(W2) 보다 증가할 수 있다.
도 14는 비아 구조와 트렌치 구조에서 연결 단자가 점유할 수 있는 부피비(비아/트렌치)를 나태내는 그래프이다.
도 14를 참조하면, 제1 상부 연결 단자들(133) 사이의 간격이 약 0.4mm 일 때, 트렌치 구조에 대한 비아 구조의 부피가 82% 수준이다. 제1 상부 연결 단자들(133) 사이의 간격이 약 0.2mm 일 때, 트렌치 구조에 대한 비아 구조의 부피가 약 41% 수준으로 급감한다.
따라서, 인접하게 배치된 제1 상부 연결 단자들(133) 사이의 간격이 약 0.2mm 이하인 경우, 트렌치 구조를 적용하여 융합된 연결 단자의 점유 공간을 충분히 확보함으로써 상기 융합된 연결 단자들 사이의 쇼트(Short) 발생을 방지할 수 있다.
도 15 는 본 발명의 다른 실시예에 따른 반도체 패키지(100B)를 나타내는 측단면도이고, 도 16은 도 15에 도시된 반도체 패키지(100B)와 제2 반도체 패키지(200A)의 결합 상태를 나타내는 측단면도이다.
도 15 및 도 16을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(100B)에서, 반도체 칩(120)은 접속 전극들(120P)이 배치되는 하면과 연결 패드들(122)이 배치되는 상면을 가질 수 있다. 또한, 상기 연결 패드들(122) 중 일부는 본딩 와이어(WB)에 의해 기판(110)의 제1 패드(111)에 접속될 수 있고, 상기 연결 패드들(122)의 나머지 일부는 상부 연결 단자들(123)과 연결될 수 있다. 상기 상부 연결 단자들(123)은 제2 반도체 패키지(200A)의 하부 연결 단자들을 수용할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 패키지(100C)를 나타내는 측단면도이고, 도 18은 도 17에 도시된 반도체 패키지(100C)와 제2 반도체 패키지(200A)의 결합 상태를 나타내는 측단면도이다.
도 17 및 도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(100C)에서, 반도체 칩(120)은 접속 전극들(120P)이 배치되는 상면과 상기 상면의 반대면에 위치하며 기판(110)에 부착되는 하면을 가질 수 있다. 상기 접속 전극들(120P)의 일부는 본딩 와이어(WB)에 의해 기판(110)의 제1 패드(111)에 접속될 수 있고, 상기 접속 전극들(120P)의 나머지 일부는 상부 연결 단자들(123)과 연결될 수 있다. 상기 상부 연결 단자들(123)은 제2 반도체 패키지(200A)의 하부 연결 단자들을 수용할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지(100D)를 나타내는 측단면도이고, 도 20은 도 20에 도시된 반도체 패키지(100D)와 제2 반도체 패키지(200A)의 결합 상태를 나타내는 측단면도이다.
도 19 및 도 20을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(100D)에서, 반도체 칩(120)은 접속 전극들(120P)이 배치되는 하면과 연결 패드들(122)이 배치되는 상면을 가질 수 있고, 상기 접속 전극들(120P)과 상기 연결 패드들(122)을 연결하는 관통 전극(124)을 더 포함할 수 있다. 상기 연결 패드들(122)은 상부 연결 단자들(123)과 연결될 수 있다. 따라서, 상기 상부 연결 단자들(123)은 제2 반도체 패키지(200A)의 하부 연결 단자들을 수용할 수 있고, 반도체 칩(120)의 관통 전극(124)를 통해서 상기 기판(110)과 전기적으로 연결될 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 기판 111: 제1 패드
112: 제2 패드 120: 반도체 칩
120P: 접속 전극 121: 접속 부재
122: 연결 패드 123: 상부 연결 단자
124: 관통 전극 130: 인터포저
131, 132: 연결 패드 133: 상부 연결 단자
140: 몰딩재 141: 트렌치 부
150: 하부 연결 단자 WB: 본딩 와이어

Claims (10)

  1. 복수의 제1 패드들이 배치되는 상면과 상기 복수의 제1 패드들에 전기적으로 연결된 복수의 제2 패드들이 배치되는 하면을 갖는 기판;
    상기 기판의 상기 상면에 배치되며, 상기 복수의 제1 패드들 중 적어도 일부와 연결된 접속 전극들이 배치되는 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖는 반도체 칩;
    상기 반도체 칩의 상기 제2 면에 배치되며, 상기 복수의 제1 패드들 중 다른 일부와 연결된 복수의 제1 연결 패드들과 복수의 제2 연결 패드들이 배치되는 상면과 상기 상면의 반대측에 위치하며 상기 반도체 칩의 상기 제2 면과 마주보는 하면을 가지며, 적어도 일 방향에서 상기 반도체 칩의 폭 보다 큰 폭을 갖는 인터포저;
    상기 인터포저의 상기 복수의 제2 연결 패드들 중 적어도 일부에 각각 배치되는 복수의 연결 단자들; 및
    상기 기판의 상기 상면에 배치되며, 상기 인터포저의 적어도 상기 상면을 덮으며, 상기 복수의 연결 단자들 중 2개 이상의 인접한 연결 단자들을 노출시키는 적어도 하나의 트렌치(Trench)부를 갖는 몰딩재; 를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 몰딩재의 최상면은 상기 트렌치 부의 하면과 단차를 갖는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 트렌치 부의 하면은 상기 복수의 연결 단자들과 상기 복수의 제2 연결 패드들의 접촉 계면 보다 높은 레벨에 위치하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 복수의 연결 단자들은 솔더볼이며,
    상기 트렌치 부는 상기 복수의 연결 단자들 각각의 최대폭을 연결하는 선을 기준으로 상기 복수의 연결 단자들의 상부 영역 및 상기 복수의 연결 단자들의 하부의 적어도 일부 영역을 노출시키는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 몰딩재의 최상면과 상기 트렌치 부의 하면을 연결하는 상기 트렌치 부의 벽면은 인접하게 배치된 상기 복수의 연결 단자들과 이격된 반도체 패키지.
  6. 제1 항에 있어서,
    상기 복수의 연결 단자들은 상기 인터포저의 평면 상에서 상기 인터포저의 모서리를 따라서 적어도 하나 이상의 격자 형태로 배열되며,
    상기 적어도 하나의 트렌치 부는 상기 격자 형태의 모서리에 각각 배열되어 상기 모서리에 배치된 상기 복수의 연결 단자들을 노출시키는 복수의 트렌치를 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 복수의 제1 연결 패드들은 상기 인터포저의 평면 상에서 모서리에 가깝게 배치되고, 상기 복수의 제2 연결 패드들은 상기 인터포저의 평면 상에서 상기 복수의 제1 연결 패드들에 둘러싸인 영역에 배치되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 복수의 제1 연결 패드들은 와이어 본딩(Wire Bonding)에 의해 상기 다른 일부의 상기 복수의 제1 패드들과 연결되는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 복수의 연결 단자들 중 서로 인접하게 배치된 한 쌍의 연결 단자들 사이의 간격은 0.2mm 이하인 반도체 패키지.
  10. 복수의 패드들이 각각 배치되는 상면과 하면을 갖는 기판;
    상기 기판의 상기 상면에 배치되며, 상기 기판에 전기적으로 연결되는 반도체 칩;
    상기 반도체 칩 상에 배치되며, 복수의 연결 패드들이 배치되는 상면을 갖는 인터포저;
    상기 인터포저의 상기 복수의 연결 패드들 중 적어도 일부에 배치되는 복수의 연결 단자들; 및
    상기 기판의 상기 상면에 배치되며, 상기 인터포저의 적어도 상기 상면을 덮으며 상기 복수의 연결 단자들을 노출시키는 적어도 하나의 트렌치(Trench)부를 갖는 몰딩재; 를 포함하고,
    상기 인터포저의 상기 복수의 연결 패드들 중 상기 복수의 연결 단자들이 배치되지 않은 일부의 연결 패드들은 상기 기판에 연결되는 반도체 패키지.
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