KR20180117239A - 반도체 패키지 - Google Patents

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Abstract

기판, 상기 기판 상에 배치된 제 1 반도체 칩, 상기 기판 상에 상기 제 1 반도체 칩과 이격되어 배치되는 제 2 반도체 칩, 상기 기판 상에 제공되며, 상기 제 1 및 제 2 반도체 칩들의 측면들을 덮는 몰딩막, 및 상기 제 1 및 제 2 반도체 칩들 및 상기 몰딩막 상에 배치되고, 상기 제 1 반도체 칩과 전기적으로 연결되는 이미지 센서부를 포함하는 반도체 패키지를 제공할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 상세하게는 적층된 씨모스 반도체 패키지에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변화시키는 반도체 소자이다. 이미지 센서는 크게 전하결합소자 (charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다. 이미지 센서는 카메라, 캠코더, 멀티 미디어 퍼스널 컴퓨터 및/또는 감시 카메라 등에 응용되고 있으며, 그 사용이 폭발적으로 증가하고 있다.
한편, CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되어 제조 공정이 복잡한 단점을 갖는다.
본 발명이 해결하고자 하는 다른 과제는 열 방출 효율 및 이미지 왜곡 현상이 개선된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 전력 효율 및 신호 전달이 개선된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 미소한 크기의 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 배치된 제 1 반도체 칩, 상기 기판 상에 상기 제 1 반도체 칩과 이격되어 배치되는 제 2 반도체 칩, 상기 기판 상에 제공되며, 상기 제 1 및 제 2 반도체 칩들의 측면들을 덮는 몰딩막, 및 상기 제 1 및 제 2 반도체 칩들 및 상기 몰딩막 상에 배치되고, 상기 제 1 반도체 칩과 전기적으로 연결되는 이미지 센서부를 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 서로 대향하는 제 1 면 및 제 2 면을 갖는 이미지 센서부, 상기 이미지 센서부의 상기 제 1 면 상에 실장되는 제 1 하부 반도체 칩 및 제 2 하부 반도체 칩, 상기 이미지 센서부의 상기 제 1 면 상에 배치되며 상기 제 1 및 제 2 하부 반도체 칩들의 측면들을 덮는 몰딩막, 및 상기 이미지 센서부의 상기 제 1 면과 상기 제 1 하부 반도체 칩 사이에 제공되어 상기 제 1 하부 반도체 칩과 상기 이미지 센서부와 전기적으로 연결하는 연결 단자를 포함할 수 있다. 상기 이미지 센서부의 상기 제 2 면 상에 픽셀 영역들이 제공될 수 있다. 상기 제 1 및 제 2 하부 반도체 칩들은 상기 이미지 센서부의 너비보다 좁은 너비들을 가질 수 있다.
본 발명에 따른 반도체 패키지는 이미지 센서부 아래의 여분의 공간에 더미 칩인 제 2 반도체 칩이 배치되어, 이미지 센서부의 열방출 효율이 향상될 수 있다. 이에 따라, 이미지 센서부에서 열에 의한 노이즈 발생이 방지/감소되고, 이미지 센서부의 화질이 향상될 수 있다.
더하여, 제 2 반도체 칩을 메모리 칩, 로직 칩, 커패시터 또는 이들의 조합으로 구성하여 반도체 패키지의 성능이 향상될 수 있으며, 제 2 반도체 칩을 이미지 센서부의 일부로 구성하여 반도체 패키지의 크기가 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지의 열전달을 설명하기 위한 단면도들이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하의 도면에서 반도체 칩 내의 배선 패턴들 및 집적 소자들의 도시는 생략하거나 간략히 표시한다.
도 1을 참조하여, 기판(100)이 제공될 수 있다. 예를 들어, 기판(100)은 인쇄 회로 기판(PCB)을 포함할 수 있다. 기판(100)은 기판 패드(120) 및 외부 단자(130)를 포함할 수 있다. 기판 패드(120)는 기판(100)의 상면 상에 제공될 수 있다. 외부 단자(130)는 기판(100)의 하면 상에 제공될 수 있다. 외부 단자(130)는 솔더 볼 또는 솔더 범프의 형상을 가질 수 있다. 외부 단자(130)는 점선으로 도시된 바와 같이 기판(100)을 통하여 기판 패드(120)와 전기적으로 연결될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다.
기판(100) 상에 제 1 반도체 칩(200)이 제공될 수 있다. 제 1 반도체 칩(200)은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩을 포함할 수 있다. 제 1 반도체 칩(200)은 실리콘 물질을 포함할 수 있다. 제 1 반도체 칩(200)의 상면은 활성면일 수 있다. 예를 들어, 제 1 반도체 칩(200)은 그의 상부에 제 1 도전 패턴(210) 및 제 1 칩 패드(220)를 포함할 수 있다. 제 1 칩 패드(220)는 제 1 도전 패턴(210) 내의 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다.
기판(100) 상에 제 2 반도체 칩(300)이 제공될 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)과 이격될 수 있다. 제 2 반도체 칩(300)은 더미 칩일 수 있다. 예를 들어, 제 2 반도체 칩(300)은 단일 물질로 이루어진 단일층 또는 복수의 서로 다른 물질로 이루어진 단일층 구조를 가질 있다. 제 2 반도체 칩(300)은 폴리 실리콘 또는 벌스 금속을 포함할 수 있다. 또는, 제 2 반도체 칩(300)은 메모리 칩, 로직 칩, 커패시터 또는 이들의 조합을 포함할 수 있다. 이때, 제 2 반도체 칩(300)은 실리콘 물질을 포함할 수 있다. 제 2 반도체 칩(300)의 상면은 활성면일 수 있다. 예를 들어, 제 2 반도체 칩(300)의 상부에 제 2 도전 패턴(310) 및 제 2 칩 패드(320)를 포함할 수 있다. 제 2 칩 패드(320)는 제 2 도전 패턴(310) 내의 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 이와는 다르게, 제 2 반도체 칩(300)이 더미 칩일 경우, 제 2 도전 패턴(310) 및 제 2 칩 패드(320)는 생략될 수 있다.
제 1 및 제 2 반도체 칩들(200, 300)은 기판(100) 상에 접착될 수 있다. 예를 들어, 제 1 및 제 2 반도체 칩들(200, 300)과 기판(100) 사이에 기판 접착층(110)이 더 개재될 수 있다.
기판(100) 상에 몰딩막(400)이 제공될 수 있다. 몰딩막(400)은 제 1 및 제 2 반도체 칩들(200, 300)을 덮을 수 있다. 이때, 제 1 및 제 2 반도체 칩들(200, 300)의 측면들(200a, 300a)은 몰딩막(400)에 의해 노출되지 않을 수 있다. 몰딩막(400)은 제 1 반도체 칩(200)과 제 2 반도체 칩(300)의 사이를 채울 수 있다. 몰딩막(400)은 제 1 및 제 2 반도체 칩들(200, 300)의 하면들을 덮지 않을 수 있다. 몰딩막(400)은 제 1 반도체 칩(200)의 제 1 칩 패드(220) 및 제 2 반도체 칩(300)의 제 2 칩 패드(320)를 노출시킬 수 있다. 몰딩막(400)은 외부의 충격 및 수분 등에 의해 제 1 및 제 2 반도체 칩들(200, 300)이 손상되는 것을 방지할 수 있다. 몰딩막(400)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 폴리머를 포함할 수 있다. 몰딩막(400)은 기판(100), 제 1 및 제 2 반도체 칩들(200, 300)보다 낮은 열전도율을 가질 수 있다. 몰딩막(400)이 제 1 및 제 2 반도체 칩들(200, 300)의 하면들을 덮지 않아, 반도체 패키지의 동작 시 제 1 및 제 2 반도체 칩들(200, 300)에서 발생하는 열이 기판(100)을 통해 외부로 용이하게 방출될 수 있다.
몰딩막(400) 상에 이미지 센서부(600)가 배치될 수 있다. 이미지 센서부(600)의 폭(W1)은 제 1 반도체 칩(200)의 폭(W2) 및 제 2 반도체 칩(300)의 폭(W3)보다 클 수 있다. 이미지 센서부(600)의 폭(W1)은 제 1 반도체 칩(200)의 폭(W2)과 제 2 반도체 칩(300)의 폭(W3)의 합보다 클 수 있다. 평면적 관점에서, 이미지 센서부(600)는 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)과 오버랩(overlap)될 수 있다. 이미지 센서부(600)는 상면(600a) 및 하면(600b)을 가질 수 있다. 이미지 센서부(600)의 상면(600a)은 빛이 입사되는 전면일 수 있다. 이미지 센서부(600)의 하면(600b)은 제 1 및 제 2 반도체 칩들(200, 300)을 향할 수 있다. 실시예들에 따르면, 이미지 센서부(600)의 하면(600b)과 제 1 및 제 2 반돠체 칩들(200, 300) 사이에 접착층(미도시)이 제공될 수도 있다. 이미지 센서부(600)의 하면(600b)은 접착층(미도시)에 의해 제 1 및 제 2 반돠체 칩들(200, 300) 상에 견고하게 접착될 수 있다. 이미지 센서부(600)의 측면(600c)은 몰딩막(400)의 측면(400c)과 공면(coplanar)을 이룰 수 있다. 이미지 센서부(600)는 몰딩막(400)에 의해 지지될 수 있다. 이에 따라, 이미지 센서부(600)가 제 1 및 제 2 반도체 칩들(200, 300)과 몰딩막(400) 상에 안정적으로 배치될 수 있다. 이미지 센서부(600)는 상면(600a)으로 입사되는 빛을 센싱하여 전기적 신호로 출력할 수 있다.
이미지 센서부(600)는 제 3 반도체 칩(610) 및 센싱 칩(620)을 포함할 수 있다. 센싱 칩(620)은 빛을 감지하는 포토 다이오드를 포함할 수 있다. 제 3 반도체 칩(610)은 센싱 칩(620)으로부터 감지된 빛을 전기적 신호로 변환하는 로직 칩을 포함할 수 있다.
몰딩막(400) 상에 제 3 반도체 칩(610)이 배치될 수 있다. 제 3 반도체 칩(610)은 제 1 베이스층(611), 제 1 회로층(612), 제 1 비아(613) 및 제 1 본딩 패드(614)를 포함할 수 있다. 제 1 베이스층(611)은 실리콘 기판을 포함할 수 있다. 제 1 회로층(612)은 제 1 베이스층(611) 상에 제공될 수 있다. 제 1 회로층(612)은 직접 회로들(예를 들어, 트랜지스터들) 및 배선 패턴을 포함할 수 있다. 제 1 비아(613)는 제 1 베이스층(611)을 관통하여, 제 1 회로층(612)과 제 1 또는 제 2 반도체 칩들(200, 300)을 전기적으로 연결할 수 있다. 이에 따라, 제 1 및 제 2 반도체 칩들(200, 300)과 제 3 반도체 칩(610) 사이의 전기적 연결 경로가 짧을 수 있다. 제 1 본딩 패드(614)는 제 3 반도체 칩(610)의 상면 상에 배치되어, 제 3 반도체 칩(610)의 상면이 활성면으로 기능할 수 있다.
제 3 반도체 칩(610) 상에 센싱 칩(620)이 배치될 수 있다. 센싱 칩(620)은 제 2 베이스층(621), 제 2 회로층(622), 제 2 비아(623) 및 제 2 본딩 패드(624)를 포함할 수 있다. 제 2 베이스층(621)은 실리콘 기판을 포함할 수 있다. 제 2 회로층(622)은 제 3 반도체 칩(610)과 인접하도록, 센싱 칩(620)의 하부에 배치될 수 있다. 제 2 회로층(622)은 포토 다이오드, 직접 회로(예를 들어, 센싱 트랜지스터) 및 배선 패턴을 포함할 수 있다. 제 2 본딩 패드(624)는 센싱 칩(620)의 하면 상에 배치되어, 센싱 칩(620)의 하면이 활성면으로 기능할 수 있다. 제 2 본딩 패드(624)는 제 1 본딩 패드(614)와 접할 수 있다. 이에 따라, 센싱 칩(620)은 제 1 및 제 2 본딩 패드들(614, 624)에 의해 제 3 반도체 칩(610)과 전기적으로 연결될 수 있다. 제 2 비아(623)는 센싱 칩(620)의 적어도 일부를 관통할 수 있다. 제 2 비아(623)는 센싱 칩(620)을 관통하여, 제 3 반도체 칩(610)과 전기적으로 연결될 수 있다. 또는, 제 2 비아(623)는 센싱 칩(620)의 일부를 관통하여, 센싱 칩(620)과 전기적으로 연결될 수 있다.
이미지 센서부의 상부에 픽셀 어레이가 제공될 수 있다. 픽셀 어레이는 센싱 칩(620) 상에 제공되는 픽셀들(P)을 포함할 수 있다. 평면적 관점에서, 픽셀들(P)은 이미지 센서부(600)의 중심 영역에 제공될 수 있다. 컬러 필터들(630) 및 마이크로 렌즈들(640)이 이미지 센서부(600)의 상면(600a) 상에서 픽셀들(P)에 각각 제공될 수 있다.
이미지 센서부(600)의 상면(600a) 상에 연결 패드(650)가 배치될 수 있다. 이때, 연결 패드(650)는 이미지 센서부(600)의 상면(600a)의 외각부 상에 배치될 수 있다. 연결 패드(650)는 픽셀 어레이와 이격될 수 있다. 연결 패드(650)는 센싱 칩(620)의 제 2 비아(623)와 전기적으로 연결될 수 있다. 연결 패드(650)는 본딩 와이어(700)를 통해 기판 패드(120)에 접속될 수 있다. 이미지 센서부(600)는 본딩 와이어(700)를 통해 기판(100)과 전기적으로 연결될 수 있다.
실시예들에 따르면, 제 1 및 제 2 반도체 칩들(200, 300)과 이미지 센서부(600) 사이에 재배선층(500)이 제공될 수도 있다. 재배선층(500)은 몰딩막(400)과 이미지 센서부(600) 사이로 연장될 수 있다. 일 실시예에 따라, 접착층(미도시)이 제공되는 경우, 접착층(미도시)은 재배선층(500)과 제 1 및 제 2 반도체 칩들(200, 300) 사이에 배치되어, 재배선층(500)과 제 1 및 제 2 반도체 칩들(200, 300)을 견고하게 접착시킬 수 있다. 재배선층(500)은 절연막들(510) 및 재배선 패턴(520)을 포함할 수 있다. 재배선 패턴(520)은 도전층 및 도전 비아들을 포함할 수 있다. 재배선층(500)은 제 3 반도체 칩(610)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(200)은 제 1 연결 단자(230)에 의해 재배선층(500)과 전기적으로 연결될 수 있다. 예를 들어, 재배선층(500)과 제 1 반도체 칩(200) 사이에 제 1 연결 단자(230)가 제공될 수 있다. 제 2 반도체 칩(300)은 제 2 연결 단자(330)에 의해 재배선층(500)과 전기적으로 연결될 수 있다. 예를 들어, 재배선층(500)과 제 2 반도체 칩(300) 사이에 제 2 연결 단자(330)가 제공될 수 있다. 재배선층(500)에 의해 제 1 및 제 2 반도체 칩들(200, 300)의 배치 자유도가 증대될 수 있다. 이와는 다르게, 제 2 반도체 칩(300)은 재배선층(500)과 전기적으로 연결되지 않을 수도 있다.
홀더(810)가 기판(100) 상에 제공되어, 렌즈(800)를 지지할 수 있다. 렌즈(800)는 홀더(810) 상에 배치될 수 있다. 렌즈(800)는 이미지 센서부(600)와 이격되어 마주할 수 있다. 렌즈(800)는 빛을 투과시킬 수 있다.
본 발명에 따른 반도체 패키지는 열 방출 효율이 증가할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지의 열전달을 설명하기 위한 단면도들이다. 도 2 및 도 3에서는 설명을 간략화하기 위해 일부의 구성이 생략되었다.
도 2를 참조하여, 발열원(HS)이 이미지 센서부(600) 내에 발생될 수 있다. 발열원(HS)은 도시된 바에 제한되지 않고, 제 3 반도체 칩(610) 및 센싱 칩(620)의 다양한 위치에서 발생될 수 있다. 이미지 센서부(600)의 동작 시, 발열원(HS)에서 발생한 열이 이미지 센서부(600)의 상면(600a)을 향해 이동할 수 있다. 이때, 상기 열에 의해 픽셀들(P)에 암전류와 같은 노이즈가 발생할 수 있다.
이미지 센서부(600)의 아래에 더미 칩인 제 2 반도체 칩(300)이 제공되지 않는 경우, 그의 여분의 공간은 몰딩막(400)으로 채워질 수 있다. 몰딩막(400)은 비교적 낮은 열전도율(예를 들어, 0.88W/mK)을 가질 수 있다. 따라서, 이미지 센서부(600)의 발열원(HS)에서 발생한 열이 몰딩막(400)을 통해 방출되기 어렵다.
본 발명에 따른 반도체 패키지는 이미지 센서부(600) 아래의 여분의 공간에 더미 칩인 제 2 반도체 칩(300)이 배치될 수 있다. 제 2 반도체 칩(300)은 몰딩막(400)에 비해 높은 열전도율을 갖는 실리콘(예를 들어, 149W/mK) 또는 금속을 포함할 수 있다. 이미지 센서부(600) 아래의 몰딩막(400)의 일부를 열전도율이 높은 제 2 반도체 칩(300)으로 대체하여, 이미지 센서부(600)의 열방출 효율이 향상될 수 있다.
반도체 패키지는 발열원(HS)의 위치에 따라 열 방출 효율이 감소하지 않을 수 있다. 도 3에 도시된 바와 같이, 발열원(HS)이 이미지 센서부(600)의 외각부에 배치될 수 있다. 이미지 센서부(600)의 아래에 더미 칩인 제 2 반도체 칩(300)이 제공되지 않는 경우에 비하여, 본 발명에 따른 반도체 패키지는 이미지 센서와 제 1 및 제 2 반도체 칩들(200, 300)이 오버랩되는 면적이 클 수 있다. 따라서, 발열원(HS)의 위치에 무관하게, 발열원(HS)에서 발생한 열이 제 1 및 제 2 반도체 칩들(200, 300)을 통해 방출되기 용이하다. 실시예들에 따르면, 열전도율이 높은 제 2 반도체 칩(300)이 발열원(HS)과 인접하게 배치되어, 반도체 패키지의 발열 효율이 더욱 향상될 수도 있다. 복수의 발열원(HS)이 이미지 센서부(600)의 다양한 위치에서 발생하는 경우에도, 제 1 반도체 칩(200) 또는 제 2 반도체 칩(300)을 통해 열이 용이하게 방출될 수 있다.
또한, 반도체 패키지는 제 1 및 제 2 반도체 칩(200, 300)과 이미지 센서부(600)를 전기적으로 연결하기 위한 별도의 인터포저 또는 별도의 연결 단자들(예를 들어, 본딩 와이어 또는 솔더 볼)를 포함하지 않으며, 플레이팅(plating) 형태의 기판(예를 들어, 재배선층(500)을 이용하여 제 1 및 제 2 반도체 칩(200, 300)과 이미지 센서부(600)를 전기적으로 연결할 수 있다. 따라서, 반도체 패키지의 이미지 센서부(600) 아래 영역의 두께가 감소할 수 있어, 반도체 패키지의 크기가 줄어들고, 반도체 패키지 하방을 향한 열 방출이 용이할 수 있다.
반도체 패키지는 제 1 및 제 2 반도체 칩들(200, 300)을 통해 열을 용이하게 방출시키며, 픽셀들(P)에 열이 전달되는 것을 방지/감소시킬 수 있다. 이에 따라, 이미지 센서부(600)에서 열에 의한 노이즈 발생이 방지/감소되고, 이미지 센서부(600)의 화질이 향상될 수 있다.
더하여, 반도체 패키지는 제 2 반도체 칩(300)을 제공하여, 그의 성능이 향상될 수 있다. 예를 들어, 반도체 패키지의 메모리 용량을 증가시키기 위하여, 제 2 반도체 칩(300)은 메모리 칩을 포함할 수 있다. 예를 들어, 반도체 패키지의 전력 효율의 향상 및 신호 전달 개선을 위하여, 제 2 반도체 칩(300)은 로직 칩 또는 커패시터를 포함할 수 있다. 예를 들어, 제 2 반도체 칩(300)은 반도체 패키지와 함께 모듈에 실장되는 칩들 중 일부를 포함할 수도 있다. 이에 따라, 반도체 패키지의 성능이 향상될 수 있다.
또는, 제 2 반도체 칩(300)이 포함하는 로직 칩은 제 3 반도체 칩(610)의 일부를 포함할 수도 있다. 이에 따라, 이미지 센서부(600)의 크기가 감소할 수 있으며, 미소한 크기의 반도체 패키지를 제작하는 것이 용이할 수 있다.
이하, 도면을 참고하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의를 위하여, 앞서 설명한 바와 중복되는 내용 및 일부의 구성은 생략되었다. 이하, 제 1 및 제 2 반도체 칩(200. 300), 재배선층(500) 및 이미지 센서부(600)의 상면들 및 하면들은 도 1을 기준으로 설명한다.
도 4를 참조하여, 이미지 센서부(600)가 제공될 수 있다. 예를 들어, 센싱 칩(620)의 하면(620B) 상에 제 3 반도체 칩(610)을 접합하여 이미지 센서부(600)가 형성될 수 있다.
제 2 베이스층(621) 상에 제 2 비아(623), 제 2 회로층(622) 및 제 2 본딩 패드(624)가 형성되어, 센싱 칩(620)이 제조될 수 있다. 제 2 베이스층(621)의 상면(620a) 상에 컬러 필터들(630), 마이크로 렌즈들(640) 및 연결 패드(650)가 형성될 수 있다. 제 1 베이스층(611) 상에 제 1 비아(613), 제 1 회로층(612) 및 제 1 본딩 패드(614)가 형성되어, 제 3 반도체 칩(610)이 형성될 수 있다. 제 1 및 제 2 본딩 패드들(614, 624)은 금속과 같은 도전체를 포함할 수 있다.
이후, 센싱 칩(620)과 제 3 반도체 칩(610)이 접합될 수 있다. 제 3 반도체 칩(610) 및 센싱 칩(620)은 직접 본딩 공정에 의해 진행될 수 있다. 예를 들어, 센싱 칩(620)이 제 3 반도체 칩(610) 상에 배치될 수 있다. 이때, 제 1 본딩 패드(614)와 제 2 본딩 패드(624)가 정렬될 수 있다. 제 3 반도체 칩(610) 및 센싱 칩(620)에 열처리 공정이 수행될 수 있다. 상기 열처리 공정을 통해 제 1 및 제 2 본딩 패드들(614, 624)이 결합되어, 제 3 반도체 칩(610) 및 센싱 칩(620)이 전기적으로 연결될 수 있다. 또한, 상기 열처리 공정을 통해 제 3 반도체 칩(610) 및 센싱 칩(620)이 접합될 수 있다. 일 예로, 제 3 반도체 칩(610) 및 센싱 칩(620)이 실리콘을 포함하는 경우, 상기 열처리 공정 중 제 3 반도체 칩(610) 및 센싱 칩(620) 사이의 경계면에 산화 또는 질화가 발생하여, 제 3 반도체 칩(610) 및 센싱 칩(620)이 접합될 수 있다.
도 5를 참조하여, 이미지 센서부(600)가 캐리어 기판(900) 상에 제공될 수 있다. 이때, 센싱 칩(620)의 상면(620a)이 캐리어 기판(900)을 향할 수 있다. 이미지 센서부(600)는 캐리어 접착층(910)에 의해 캐리어 기판(900) 상에 접착될 수 있다.
이후, 제 3 반도체 칩(610)의 일부(615)가 제거될 수 있다. 상세하게는, 제 1 비아(613)가 노출되도록, 제 1 베이스층(611)이 박형화될 수 있다. 예를 들어, 센싱 칩(620)과 대향하는 제 1 베이스층(611)의 일면 상에 그라인딩 공정이 수행될 수 있다.
도 6을 참조하여, 이미지 센서부(600)의 하면(600b) 상에 재배선층(500)이 형성될 수 있다. 예를 들어, 제 3 반도체 칩(610) 상에 절연막들(510) 및 재배선 패턴(520)이 형성될 수 있다. 재배선 패턴(520)은 제 1 비아(613)와 전기적으로 연결될 수 있다. 이후의 공정에서 제 1 및 제 2 반도체 칩들(200, 300)이 배치되는 위치에 따라, 재배선 패턴(520)은 다른 형상을 가질 수 있다.
도 7을 참조하여, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)이 재배선층(500) 상에 실장될 수 있다. 예를 들어, 재배선층(500)의 하면(500b) 상에 제 1 반도체 칩(200)과 제 2 반도체 칩(300)이 제공될 수 있다. 재배선층(500)과 제 1 반도체 칩(200) 사이에 제 1 연결 단자(230)를 형성되어, 제 1 반도체 칩(200)이 이미지 센서부(600)와 전기적으로 연결될 수 있다. 재배선층(500)과 제 2 반도체 칩(300) 사이에 제 2 연결 단자(330)를 형성되어, 제 2 반도체 칩(300)이 이미지 센서부(600)와 전기적으로 연결될 수 있다.
도 8을 참조하여, 재배선층(500) 상에 몰딩막(400)이 형성될 수 있다. 몰딩막(400)은 제 1 및 제 2 반도체 칩들(200, 300)의 측면들(200a, 300a)과 재배선층(500)을 덮을 수 있다. 몰딩막(400)은 제 1 및 제 2 반도체 칩들(200, 300)의 하면들(200b, 300b)을 덮지 않을 수 있다. 몰딩막(400)의 측면(400c)은 재배선층(500)의 측면(500c) 및 이미지 센서부(600)의 측면(600c)과 공면(coplanar)을 이룰 수 있다. 지금까지 설명한 제조예에 의해, 칩 스택(10)이 완성될 수 있다.
도 9를 참조하여, 칩 스택(10)이 뒤집어진 후, 칩 스택(10)이 기판(100) 상에 배치될 수 있다. 이때, 제 1 반도체 칩(200)의 하면(200b) 및 제 2 반도체 칩(300)의 하면(300b)이 기판(100)을 향할 수 있다. 제 1 및 제 2 반도체 칩들(200, 300)을 기판(100) 상에 고정하기 위하여, 제 1 및 제 2 반도체 칩들(200, 300)과 기판(100) 사이에 접착층(110)이 제공될 수 있다. 캐리어 기판(900) 및 캐리어 접착층(910)이 제거되어, 컬러 필터들(630), 마이크로 렌즈들(640) 및 연결 패드(650)가 노출될 수 있다. 이후, 본딩 와이어(700)가 형성되어, 연결 패드(650) 및 기판 패드(120)와 접속될 수 있다.
도 1을 다시 참조하여, 칩 스택(10) 상에 홀더(810)가 제공될 수 있다. 홀더(810)는 렌즈(800)를 지지할 수 있다. 렌즈(800)는 이미지 센서부(600)와 이격되어 마주할 수 있다. 지금까지 설명한 제조예에 따라, 반도체 패키지의 제조가 완성될 수 있다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의를 위하여, 앞서 설명한 바와 중복되는 내용 및 일부의 구성은 생략되었다.
도 10을 참조하여, 제 1 반도체 기판(1610)과 제 2 반도체 기판(1620)이 접합될 수 있다. 제 1 반도체 기판(1610)의 내부에 복수의 제 3 반도체 칩들(610)이 제공될 수 있다. 제 1 반도체 기판(1610)은 웨이퍼 기판일 수 있다. 제 2 반도체 기판(1620)의 내부에 복수의 센싱 칩들(620)이 제공될 수 있다. 제 2 반도체 기판(1620)은 웨이퍼 기판일 수 있다. 제 1 반도체 기판(1610)과 제 2 반도체 기판(1620)이 본딩될 수 있다. 이때, 센싱 칩들(620)은 제 3 반도체 칩들(610)과 각각 전기적으로 연결될 수 있다. 상기 센싱 칩(620) 및 제 3 반도체 칩(610)의 형성 공정과 제 1 및 제 2 반도체 칩(200, 300)의 접합 공정은 도 4를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
도 11을 참조하여, 제 2 반도체 기판(1620)이 캐리어 기판(900) 상에 제공될 수 있다. 제 2 반도체 기판(1620)은 캐리어 접착층(910)에 의해 캐리어 기판(900) 상에 접착될 수 있다. 이 후, 제 1 및 제 2 반도체 기판(1610, 1620)이 뒤집어져, 캐리어 기판(900)이 제 1 반도체 기판(1610) 상에 위치할 수 있다.
제 1 반도체 기판(1610)의 일부가 제거될 수 있다. 예를 들어, 제 1 비아(613)가 노출될 때까지, 제 1 반도체 기판(1610)이 박형화될 수 있다.
도 12를 참조하여, 재배선층(500)이 제 1 반도체 기판(1610) 상에 형성되어 복수의 제 3 반도체 칩들(610)을 덮을 수 있다.
도 13을 참조하여, 제 1 및 제 2 반도체 칩들(200, 300)이 재배선층(500) 상에 실장될 수 있다. 제 1 및 제 2 반도체 칩들(200, 300)은 칩 온 웨이퍼(Chip-on-Wafer) 공정에 의해 형성될 수 있다. 예를 들어, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 복수로 제공될 수 있다. 이때, 제 1 반도체 칩들(200) 및 제 2 반도체 칩들(300) 각각은 제 3 반도체 칩들(610) 상에 각각 실장될 수 있다.
도 14를 참조하여, 제 1 및 제 2 반도체 칩들(200, 300) 상에 몰딩막(400)이 형성될 수 있다. 몰딩막(400)은 도 8을 참조하여 설명한 바와 실질적으로 동일할 수 있다.
제 1 반도체 기판(1610), 제 2 반도체 기판(1620) 및 몰딩막(400)이 도시된 쏘잉 라인(SL)을 따라 쏘잉(sawing)될 수 있다. 상기 쏘잉 공정을 통해 칩 스택들(10)이 서로 분리될 수 있다. 칩 스택들(10) 각각은 도 8의 칩 스택(10)과 동일할 수 있다. 예를 들어, 칩 스택들(10) 각각은 제 1 및 제 2 반도체 칩(200, 300), 몰딩막(400), 제 3 반도체 칩(610) 및 센싱 칩(620)를 포함할 수 있다. 칩 스택들(10)은 쏘잉 공정에 의해 분리되므로, 칩 스택들(10)각각에서 몰딩막(400)의 너비는 재배선층(500)의 너비 및 이미지 센서부(600)의 너비와 실질적으로 동일할 수 있다.
이후, 도 9를 참조하여 설명한 바와 같이, 칩 스택들(10) 중 어느 하나가 기판(100)에 실장된 후, 홀더(810) 및 렌즈(800)가 기판(100) 상에 제공되어 되어 반도체 패키지의 제조가 완성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 칩 스택 100: 기판
200: 제 1 반도체 칩 300: 제 2 반도체 칩
400: 몰딩막 500: 재배선층
600: 이미지 센서부 610: 제 3 반도체 칩
620: 센싱 칩

Claims (10)

  1. 기판;
    상기 기판 상에 배치된 제 1 반도체 칩;
    상기 기판 상에 상기 제 1 반도체 칩과 이격되어 배치되는 제 2 반도체 칩;
    상기 기판 상에 제공되며, 상기 제 1 및 제 2 반도체 칩들의 측면들을 덮는 몰딩막; 및
    상기 제 1 및 제 2 반도체 칩들 및 상기 몰딩막 상에 배치되고, 상기 제 1 반도체 칩과 전기적으로 연결되는 이미지 센서부를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 메모리 칩을 포함하고,
    상기 제 2 반도체 칩은 단일층의 더미 칩을 포함하되,
    상기 더미 칩은 폴리 실리콘 또는 금속을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 메모리 칩을 포함하고,
    상기 제 2 반도체 칩은 메모리 칩, 로직 칩, 커패시터 또는 이들의 조합을 포함하되,
    상기 제 2 반도체 칩은 상기 이미지 센서부와 전기적으로 연결되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 몰딩막의 측면은 상기 이미지 센서부의 측면과 공면을 이루는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 이미지 센서부는:
    그의 하면 상에 배치되는 연결 단자를 통해 상기 제 1 반도체 칩과 전기적으로 연결되는 제 3 반도체 칩; 및
    상기 제 3 반도체 칩 상에 적층되는 센싱 칩을 포함하되,
    상기 제 3 반도체 칩은 로직 칩을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 이미지 센서부의 하면 상에 제공되어, 상기 이미지 센서부와 전기적으로 연결되는 재배선층을 더 포함하되,
    상기 재배선층은 상기 몰딩막 및 상기 이미지 센서부 사이로 연장되는 반도체 패키지.
  7. 서로 대향하는 제 1 면 및 제 2 면을 갖는 이미지 센서부, 상기 이미지 센서부의 상기 제 2 면 상에 픽셀 영역들이 제공되고;
    상기 이미지 센서부의 상기 제 1 면 상에 실장되는 제 1 하부 반도체 칩 및 제 2 하부 반도체 칩, 상기 제 1 및 제 2 하부 반도체 칩들은 상기 이미지 센서부의 너비보다 좁은 너비들을 갖고;
    상기 이미지 센서부의 상기 제 1 면 상에 배치되며, 상기 제 1 및 제 2 하부 반도체 칩들의 측면들을 덮는 몰딩막; 및
    상기 이미지 센서부의 상기 제 1 면과 상기 제 1 하부 반도체 칩 사이에 제공되어, 상기 제 1 하부 반도체 칩과 상기 이미지 센서부와 전기적으로 연결하는 연결 단자를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 하부 반도체 칩은 메모리 칩을 포함하고,
    상기 제 2 반도체 칩은 단일층의 더미 칩을 포함하되,
    상기 더미 칩은 폴리 실리콘 또는 금속을 포함하는 더미 칩인 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제 1 하부 반도체 칩은 메모리 칩을 포함하고,
    상기 제 2 하부 반도체 칩은 메모리 칩, 로직 칩, 커패시터 또는 이들의 조합을 포함하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 이미지 센서부는:
    회로층을 포함하는 상부 반도체 칩; 및
    상기 로직칩 상에 적층되는 센싱 칩을 포함하되,
    상기 상부 반도체 칩은 로직 칩을 포함하는 반도체 패키지.
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