WO2023189010A1 - 半導体装置、電子機器及び半導体チップ - Google Patents

半導体装置、電子機器及び半導体チップ Download PDF

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祐太 中村
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present technology (technology according to the present disclosure) relates to semiconductor devices, electronic equipment, and semiconductor chips, and particularly relates to technology that is effective when applied to semiconductor devices, electronic equipment, and semiconductor chips in which a semiconductor chip is directly bonded to a base member. It is.
  • Photodetection devices such as solid-state imaging devices and distance measuring devices are known as semiconductor devices.
  • This photodetector uses three-dimensional integration technology that is effective for miniaturization and high integration.
  • Patent Document 1 discloses a method of directly bonding two semiconductor wafers. It also discloses a bonding wave that spreads from the center of the semiconductor wafer toward the periphery when two semiconductor wafers are directly bonded.
  • chip bonding method in which a rectangular semiconductor chip is directly bonded to a base member (bonding member) such as a semiconductor wafer or a rectangular semiconductor chip. Also in this chip bonding method, the generation of voids can be suppressed by performing the bonding wave so that bonding waves are generated from the center of the semiconductor chip toward the periphery.
  • the bonding wave that arrives at the side (edge) of the semiconductor chip increases its traveling speed and travels along the side of the semiconductor chip, spreading out in a circular shape to the arrival position of the bonding wave. be proactive. For this reason, voids are likely to occur on the side of the semiconductor chip, and there is room for improvement from the viewpoint of reliability.
  • voids are likely to occur on the side of the semiconductor chip, and there is room for improvement from the viewpoint of reliability.
  • the purpose of the present technology is to provide a technology that can suppress the generation of voids.
  • a semiconductor device includes a base member having a first bonding surface and a semiconductor chip having a rectangular second bonding surface.
  • the second bonding surface of the semiconductor chip and the first bonding surface of the base member are directly bonded.
  • the semiconductor chip has a dummy pad disposed on the side of the second bonding surface, and the dummy pad has a first end portion located on the side of the second bonding surface having a thickness as described above. The thickness is thinner than the second end opposite to the first end.
  • An electronic device includes the semiconductor device, an optical system that forms image light from a subject on the semiconductor device, and a signal processing method for a signal output from the semiconductor device. and a signal processing circuit for performing the processing.
  • a semiconductor chip according to another aspect of the present technology has a rectangular bonding surface and a dummy pad placed on a side of the bonding surface.
  • the thickness of the dummy pad on the side is thinner than the thickness on the side opposite to the side.
  • FIG. 1 is a schematic plan layout diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 2 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a1-a1 cutting line in FIG. 1.
  • FIG. FIG. 3 is a developed view of FIG. 2;
  • FIG. 2 is a schematic bottom view of the solid-state imaging device of FIG. 1.
  • FIG. FIG. 3 is a schematic plan view showing a state in which a second semiconductor chip is bonded to a first semiconductor chip.
  • FIG. 6 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a5-a5 section line in FIG. 5.
  • FIG. 6 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b5-b5 cutting line in FIG. 5.
  • FIG. 6 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c5-c5 cutting line in FIG. 5.
  • FIG. 3 is a schematic plan view showing the bonding surface side of the first semiconductor chip.
  • FIG. 3 is a schematic plan view showing the bonding surface side of the second semiconductor chip.
  • FIG. 8 is a schematic plan view of a main part in which a part of FIG. 7 is enlarged.
  • FIG. 9 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a8-a8 section in FIG. 8;
  • FIG. 9 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b8-b8 section in FIG. 8;
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 2 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit of a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 2 is a schematic plan view of a semiconductor wafer.
  • FIG. 11A is an enlarged view of region A in FIG. 11A showing the configuration of a chip formation region.
  • FIG. 3 is a schematic process plan view showing a state in which a dicing process has been performed.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 2 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit of
  • FIG. 3 is a schematic process plan view showing a state in which a ring CMP process is performed.
  • FIG. 3 is a schematic plan view of a wafer stack.
  • FIG. 2 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure of a wafer stack.
  • FIG. 12A is an enlarged view of region A in FIG. 12A showing the configuration of a chip formation region.
  • FIG. 1 is a schematic process plan view showing a method for manufacturing a semiconductor device according to a first embodiment of the present technology.
  • FIG. 13A is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a13-a13 of FIG. 13A.
  • FIG. 13A is a schematic process plan view following FIG. 13A.
  • FIG. 14A is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a14-a14 cutting line in FIG. 14A.
  • FIG. FIG. 6 is a diagram for explaining a method of bonding the bonding surface of the wafer stack and the bonding surface of the second semiconductor chip.
  • FIG. 6 is a diagram for explaining a method of bonding the bonding surface of the wafer stack and the bonding surface of the second semiconductor chip.
  • FIG. 14A is a schematic process plan view following FIG. 14A.
  • FIG. 15A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a15-a15 cutting line in FIG. 15A.
  • FIG. 15A is a schematic process plan view following FIG. 15A.
  • FIG. 16A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a16-a16 cutting line in FIG. 16A.
  • FIG. 2 is a diagram showing a schematic configuration of an electronic device according to
  • the first conductivity type is a p type and the second conductivity type is an n type will be exemplified as the conductivity type of the semiconductor, but if the conductivity types are selected in the opposite relationship,
  • the first conductivity type may be n type and the second conductivity type may be p type.
  • a first direction and a second direction that are orthogonal to each other in the same plane are respectively referred to as an X direction and a Y direction
  • the first direction and A third direction perpendicular to each of the second directions is defined as a Z direction.
  • the thickness direction of the first semiconductor chip 20 and second semiconductor chip 40 which will be described later, will be described as the Z direction.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1A includes a first semiconductor chip 20 having a bonding surface 20a, and a rectangular bonding surface 40a.
  • a second semiconductor chip 40 having a second semiconductor chip 40 is provided.
  • the bonding surface 20a of the first semiconductor chip 20 and the bonding surface 40a of the second semiconductor chip 40 are bonded by direct bonding.
  • the first embodiment includes two second semiconductor chips 40, 40 whose planar size is smaller than the planar size of the first semiconductor chip 20.
  • Each of the two second semiconductor chips 40 is spaced apart from each other within the two-dimensional plane of the first semiconductor chip 20.
  • Each of the first semiconductor chip 20 and the second semiconductor chip 40 has a rectangular two-dimensional planar shape when viewed from above.
  • direct bonding of the second semiconductor chip 40 for example, surface activated bonding can be used. Direct bonding of the second semiconductor chips 40 is performed in the state of a wafer stack before being divided into pieces into the first semiconductor chips 20.
  • the solid-state imaging device 1A according to the first embodiment of the present technology further includes a sealing body 51 provided on the bonding surface 20a side of the first semiconductor chip 20 to cover the second semiconductor chip 40.
  • a sealing body 51 for example, an epoxy-based thermosetting insulating resin or a polyimide-based thermoplastic insulating resin can be used.
  • the sealing body 51 has a rectangular planar shape when viewed from above, and in the first embodiment, it has a rectangular shape similar to the first semiconductor chip 20, for example.
  • the first semiconductor chip 20 corresponds to a specific example of the "base member" of the present technology.
  • the bonding surface 20a of the first semiconductor chip 20 corresponds to a specific example of the "first bonding surface” of the present technology
  • the bonding surface 40a of the semiconductor chip 40 corresponds to a specific example of the "second bonding surface” of the present technology. corresponds to
  • the solid-state imaging device 1A (101) captures image light (incident light 106) from a subject through an optical lens 102, and forms an image on an imaging surface.
  • the amount of incident light 106 is converted into an electrical signal for each pixel and output as a pixel signal (image signal).
  • the first semiconductor chip 20 includes a rectangular pixel array section 2A provided at the center, and a rectangular pixel array section 2A provided at the center in a two-dimensional plane including the X direction and Y direction that are orthogonal to each other.
  • a peripheral portion 2B is provided outside to surround the pixel array portion 2A.
  • the pixel array section 2A is a light receiving surface that receives light collected by an optical lens (optical system) 102 shown in FIG. 17, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in the X direction and the Y direction, which are orthogonal to each other within a two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral portion 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of the four sides of the first semiconductor chip 20 on the two-dimensional plane.
  • Each of the plurality of bonding pads 14 functions as an input/output terminal that electrically connects the first semiconductor chip 20 and an external device.
  • the first semiconductor chip 20 includes a logic circuit 13 shown in FIG. 10A.
  • the logic circuit 13 includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the logic circuit 13 is configured of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical drive circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives each pixel 3 row by row. That is, the vertical drive circuit 4 sequentially selectively scans each pixel 3 of the pixel array section 2A in the vertical direction row by row, and generates a signal charge generated by the photoelectric conversion section (photoelectric conversion element) of each pixel 3 according to the amount of light received.
  • a pixel signal from the pixel 3 based on the above is supplied to the column signal processing circuit 5 through the vertical signal line 11.
  • the column signal processing circuit 5 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal on the signals output from one row of pixels 3 for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion to remove fixed pattern noise specific to pixels.
  • the horizontal drive circuit 6 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5 to select each of the column signal processing circuits 5 in turn, and selects pixels on which signal processing has been performed from each of the column signal processing circuits 5.
  • the signal is output to the horizontal signal line 12.
  • the output circuit 7 performs signal processing on the pixel signals sequentially supplied from each column signal processing circuit 5 through the horizontal signal line 12 and outputs the signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, various digital signal processing, etc. can be used.
  • the control circuit 8 generates clock signals and control signals that serve as operating standards for the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. generate. Then, the control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, and the like.
  • each pixel 3 of the plurality of pixels 3 includes a photoelectric conversion region 35 and a pixel circuit (readout circuit) 15.
  • the photoelectric conversion region 35 includes a photoelectric conversion section 16, a transfer transistor TR, and a charge retention region (floating diffusion) FD.
  • the pixel circuit 15 is electrically connected to the charge retention region FD of the photoelectric conversion region 35.
  • one pixel circuit 15 is allocated to one pixel 3 as an example, but the circuit configuration is not limited to this, and one pixel circuit 15 is shared by a plurality of pixels 3.
  • circuit configuration in which: For example, a circuit configuration may be adopted in which one pixel circuit 15 is shared by four pixels 3 (one pixel block) in a 2 ⁇ 2 arrangement, two in each of the X direction and the Y direction.
  • the photoelectric conversion unit 16 shown in FIG. 10B is composed of, for example, a pn junction type photodiode (PD), and generates signal charges according to the amount of received light.
  • the photoelectric conversion unit 16 has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • the transfer transistor TR shown in FIG. 10B transfers the signal charge photoelectrically converted by the photoelectric conversion unit 16 to the charge holding region FD.
  • the source region of the transfer transistor TR is electrically connected to the cathode side of the photoelectric conversion section 16, and the drain region of the transfer transistor TR is electrically connected to the charge retention region FD.
  • the gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 10A).
  • the charge holding region FD shown in FIG. 10B temporarily holds (accumulates) the signal charge transferred from the photoelectric conversion section 16 via the transfer transistor TR.
  • a photoelectric conversion region 35 including the photoelectric conversion section 16, transfer transistor TR, and charge retention region FD is mounted on a semiconductor layer 32 (see FIG. 3), which will be described later. Further, although not limited thereto, for example, pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 15 are also mounted on the semiconductor layer 32.
  • pixel transistors AMP, SEL, RST, FDG
  • the pixel circuit 15 shown in FIG. 10B reads out the signal charge held in the charge holding region FD, converts the read out signal charge into a pixel signal, and outputs the pixel signal. In other words, the pixel circuit 15 converts the signal charge photoelectrically converted by the photoelectric conversion element PD into a pixel signal based on this signal charge, and outputs the pixel signal.
  • the pixel circuit 15 includes, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as pixel transistors.
  • Each of these pixel transistors (AMP, SEL, RST, FDG) and the above-mentioned transfer transistor TR are configured with, for example, a MOSFET as a field effect transistor. Moreover, MISFETs may be used as these transistors.
  • the selection transistor SEL, reset transistor RST, and switching transistor FDG each function as a switching element
  • the amplification transistor AMP functions as an amplification element
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor RST.
  • the gate electrode of the amplification transistor AMP is electrically connected to the charge holding region FD and the source region of the switching transistor FDG.
  • the selection transistor SEL has a source region electrically connected to the vertical signal line 11 (VSL), and a drain region electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line of the pixel drive lines 10 (see FIG. 10A).
  • the reset transistor RST has a source region electrically connected to the drain region of the switching transistor FDG, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line of the pixel drive lines 10 (see FIG. 10A).
  • the switching transistor FDG has a source region electrically connected to the charge holding region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the switching transistor FDG is electrically connected to a switching transistor drive line of the pixel drive lines 10 (see FIG. 10A).
  • the selection transistor SEL and the switching transistor FDG may be omitted as necessary.
  • the source region of the amplification transistor AMP is electrically connected to the vertical signal line 11 (VSL).
  • the switching transistor FDG is omitted, the source region of the reset transistor RST is electrically connected to the gate electrode of the amplification transistor AMP and the charge holding region FD.
  • the transfer transistor TR When the transfer transistor TR is turned on, the transfer transistor TR transfers the signal charge generated in the photoelectric conversion section 16 to the charge holding region FD.
  • the reset transistor RST When the reset transistor RST is turned on, the reset transistor RST resets the potential (signal charge) of the charge holding region FD to the potential of the power supply line Vdd.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 15.
  • the amplification transistor AMP generates, as a pixel signal, a voltage signal corresponding to the level of the signal charge held in the charge holding region FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal of a voltage corresponding to the level of the signal charge generated by the photoelectric conversion section 16.
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the charge holding region FD and outputs a voltage corresponding to the potential to the column signal processing circuit 5 via the vertical signal line 11 (VSL). do.
  • the switching transistor FDG controls charge retention by the charge retention region FD, and also adjusts the voltage multiplication factor according to the potential amplified by the amplification transistor AMP.
  • signal charges generated in the photoelectric conversion section 16 of the pixel 3 are held (accumulated) in the charge holding region FD via the transfer transistor TR of the pixel 3. Then, the signal charge held in the charge holding region FD is read out by the pixel circuit 15 and applied to the gate electrode of the amplification transistor AMP of the pixel circuit 15.
  • a horizontal line selection control signal is applied to the gate electrode of the selection transistor SEL of the pixel circuit 15 from the vertical shift register. Then, by setting the selection control signal to a high (H) level, the selection transistor SEL becomes conductive, and a current corresponding to the potential of the charge holding region FD amplified by the amplification transistor AMP flows to the vertical signal line 11. Furthermore, by setting the reset control signal applied to the gate electrode of the reset transistor RST of the pixel circuit 15 to a high (H) level, the reset transistor RST becomes conductive and resets the signal charge accumulated in the charge holding region FD. .
  • the second semiconductor chip 40 has an internal circuit 17 electrically connected to the logic circuit 13 of the first semiconductor chip 20.
  • Examples of the internal circuit 17 include storage circuits such as DRAM and flash memory, and control circuits.
  • the solid-state imaging device 1A has a chip stacked structure in which a first semiconductor chip 20 and a second semiconductor chip 40 are stacked with their bonding surfaces facing each other. . That is, the solid-state imaging device 1A includes a chip stack including a first semiconductor chip 20 and a second semiconductor chip 40.
  • the first semiconductor chip 20 includes a first substrate section 21 and a second substrate section 31, each of which is stacked facing each other in the thickness direction (Z direction). .
  • the first substrate section 21 is provided with the above-mentioned logic circuit 13 and the like.
  • the second substrate section 31 is provided with the above-described pixel array section 2A, peripheral section 2B, pixel transistors included in the pixel circuit 15, bonding pads 14, and the like.
  • the first substrate section 21 and the second substrate section 31 can also be expressed as semiconductor chips.
  • the second substrate portion 31 has a first surface (element formation surface, main surface) and a second surface (light incidence surface) located on opposite sides in the thickness direction (Z).
  • the multilayer wiring layer 33 is provided on the first surface side of the semiconductor layer 32. Further, the second substrate portion 31 is provided in order from the semiconductor layer 32 side on the light incident surface side (second surface side) opposite to the multilayer wiring layer 33 side (first surface side) of the semiconductor layer 32.
  • a color filter layer 36 and a microlens 37 are provided.
  • the first semiconductor chip 20 has a rectangular planar shape when viewed from above, and in the first embodiment, it has a rectangular shape, for example.
  • the semiconductor layer 32 extends two-dimensionally over the pixel array section 2A and the peripheral section 2B, and overlaps with the pixel array section 2A and the peripheral section 2B in plan view.
  • a Si substrate, a SiGe substrate, an InGaAs substrate, etc. can be used as the semiconductor layer 32.
  • the semiconductor layer 32 is formed using a semiconductor substrate made of, for example, silicon (Si) as the semiconductor material, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 32 is not limited thereto. There is.
  • the above-mentioned photoelectric conversion region 35 is provided in the semiconductor layer 32.
  • the photoelectric conversion regions 35 are repeatedly arranged in the X direction and the Y direction, which are orthogonal to each other, for example, in a two-dimensional plane.
  • a transfer transistor TR is provided to transfer signal charges photoelectrically converted by the photoelectric conversion section 16 to a charge holding section.
  • the photoelectric conversion section 16, the charge holding section FD, and the transfer transistor TR are provided for each pixel 3 (photoelectric conversion region 35).
  • the multilayer wiring layer 33 has a laminated structure in which insulating layers and wiring layers are alternately stacked in multiple stages.
  • the multilayer wiring layer 33 includes wiring provided in each wiring layer and a bonding metal pad 34.
  • a material for the insulating layer for example, silicon oxide (SiO 2 ) can be used.
  • As the material for the wiring layer and the bonding metal pad 34 for example, metals such as aluminum (Al) and copper (Cu), or alloys mainly composed of Al and Cu can be used.
  • the wiring provided in the uppermost wiring layer of the multilayer wiring layer 33 is covered with the uppermost insulating layer.
  • the bonding metal pad 34 is provided on the surface layer portion of the multilayer wiring layer 33 on the side opposite to the semiconductor layer 32 side, and is provided in the insulating layer with the surface exposed from the uppermost insulating layer.
  • the bonding metal pad 34 is electrically connected to the wiring layer below the bonding metal pad 34.
  • the lower layer wiring is electrically connected to the charge storage section FD and the transfer transistor TR.
  • the color filter layer 36 separates the incident light incident from the light incident surface side (back surface side) of the first semiconductor chip 20 into colors.
  • the color filter layer 36 includes, for example, a first color filter of red (R), a second color filter of green (G), and a third color filter of blue (B).
  • the microlens 37 is provided for each photoelectric conversion region 35 on the side of the color filter layer 36 opposite to the semiconductor layer 32 side (light incident surface side). The microlens 37 condenses the irradiated light and allows the condensed light to enter the photoelectric conversion unit 16 efficiently.
  • the first substrate portion 21 has a first surface (element forming surface) and a second surface (back surface) located on opposite sides in the thickness direction (Z direction). It includes a semiconductor layer 22, a multilayer wiring layer 23 provided on the first surface side of the semiconductor layer 22, and a multilayer wiring layer 25 provided on the second surface side of the semiconductor layer 22.
  • the semiconductor layer 22 extends two-dimensionally over the pixel array section 2A and the peripheral section 2B, and overlaps the pixel array section 2A and the peripheral section 2B in plan view.
  • a Si substrate, a SiGe substrate, an InGaAs substrate, etc. can be used as the semiconductor layer 22 .
  • the semiconductor layer 22 is formed using a semiconductor substrate made of, for example, silicon (Si) as the semiconductor material, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 22 is not limited thereto. There is.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the multilayer wiring layer 23 has a laminated structure in which insulating layers and wiring layers are alternately stacked in multiple stages.
  • the multilayer wiring layer 23 includes wiring provided in each wiring layer and a bonding metal pad 24.
  • a material for the insulating layer for example, silicon oxide (SiO 2 ) can be used.
  • metals such as aluminum (Al) and copper (Cu), or alloys mainly composed of Al and Cu can be used.
  • the wiring provided in the uppermost wiring layer of the multilayer wiring layer 23 is covered with the uppermost insulating layer.
  • the bonding metal pad 24 is provided on the surface layer portion of the multilayer wiring layer 23 on the side opposite to the semiconductor layer 22 side, and the surface thereof is exposed from the uppermost insulating layer.
  • the bonding metal pad 24 is electrically connected to the wiring layer below the bonding metal pad 24.
  • the multilayer wiring layer 25 has a laminated structure in which insulating layers and wiring layers are alternately stacked in multiple stages.
  • the multilayer wiring layer 25 includes wiring provided in each wiring layer and a bonding metal pad 27.
  • a material for the insulating layer for example, silicon oxide (SiO 2 ) can be used.
  • metals such as aluminum (Al) and copper (Cu), or alloys mainly composed of Al and Cu can be used.
  • the wiring provided in the uppermost wiring layer of the multilayer wiring layer 25 is covered with the uppermost insulating layer 26 (see FIGS. 6A to 6C) of the multilayer wiring layer 25.
  • the bonding metal pad 27 is provided on the surface layer portion of the multilayer wiring layer 25 on the side opposite to the semiconductor layer 22 side, and is provided in the insulating layer 26 with the surface exposed from the uppermost insulating layer 26. .
  • the bonding metal pad 24 is electrically connected to the wiring layer below the bonding metal pad 24.
  • the wiring of the multilayer wiring layer 25 is electrically connected to the wiring of the multilayer wiring layer 23 via the contact electrode 28 shown in FIGS. 2 and 3.
  • the contact electrode 28 penetrates the semiconductor layer 22 in the thickness direction of the semiconductor layer 22 and extends over the multilayer wiring layer 23, the semiconductor layer 22, and the multilayer wiring layer 25.
  • a high melting point metal such as titanium (Ti) or tungsten (W) can be used.
  • the bonding pad 14 is provided on the semiconductor layer 32 side of the multilayer wiring layer 33. Specifically, the bonding pad 14 is provided, for example, in the first wiring layer of the multilayer wiring layer 33.
  • the first semiconductor chip 20 is provided with a bonding opening 38 that exposes the surface of the bonding pad 14.
  • the bonding opening 38 penetrates the semiconductor layer 32 in the thickness direction (Z direction) of the semiconductor layer 32 and extends across the semiconductor layer 32 and the multilayer wiring layer 33 .
  • a connecting member such as a bonding wire or a bump electrode is electrically and mechanically connected to the bonding pad 14 through this bonding opening 38 .
  • the first substrate portion 21 is provided with a bonding metal pad 24 on a surface layer portion of the multilayer wiring layer 23 on the side opposite to the semiconductor layer 22 side.
  • the bonding metal pad 24 is provided in the uppermost insulating layer of the multilayer wiring layer 23 with its bonding surface exposed.
  • the second substrate portion 31 has the bonding metal pad 34 provided on the surface layer portion of the multilayer wiring layer 33 on the side opposite to the semiconductor layer 32 side.
  • the bonding metal pad 34 is provided in the uppermost insulating layer of the multilayer wiring layer 33 with its bonding surface exposed.
  • the bonding metal pad 24 of the first substrate section 21 and the bonding metal pad 34 of the second substrate section 31 are electrically and mechanically connected by respective metal-to-metal bonding with their bonding surfaces facing each other. .
  • the metal-to-metal bond between the bonding metal pad 24 and the bonding metal pad 34 electrically connects the wiring in the multilayer wiring layer 23 of the first substrate section 21 and the wiring in the multilayer wiring layer 33 of the second substrate section 31. Conduct.
  • the bonding surfaces of the bonding metal pad 24 of the first substrate portion 21 and the bonding metal pad 34 of the second substrate portion 31 are directly bonded. Further, the uppermost insulating layer of the multilayer wiring layer of the first substrate section 21 and the uppermost insulating layer of the multilayer wiring layer of the second substrate section 31 are joined at their bonding surfaces by direct bonding. For example, surface activated bonding can be used as direct bonding.
  • the bonding surface 20a of the first semiconductor chip 20 is provided on the insulating layer 26 side of the multilayer wiring layer 25.
  • the bonding surface 20a of the first semiconductor chip 20 includes an insulating layer 26 located at the top layer of the multilayer wiring layer 25 of the semiconductor chip 20, It includes bonding metal pads 27 scattered throughout.
  • the bonding metal pads 27 are scattered in the chip mounting area Cm of the bonding surface 20a, and the second semiconductor chip 40 is mounted on the chip mounting area Cm.
  • the joining surfaces 40a are joined by direct joining.
  • the insulating layer 26 of the multilayer wiring layer 25 corresponds to a specific example of the "first insulating layer” of the present technology
  • the bonding metal pad 27 of the multilayer wiring layer 25 corresponds to a "first insulating layer” of the present technology. This corresponds to a specific example of "first bonding metal pad”.
  • each of the two semiconductor chips 40 has a first surface (element formation surface, main surface) and a second surface (The multilayer wiring layer 45 is provided on the first surface side of the semiconductor layer 42.
  • the semiconductor layer 42 a Si substrate, a SiGe substrate, an InGaAs substrate, etc. can be used.
  • the semiconductor layer 42 is formed using a semiconductor substrate made of, for example, silicon (Si) as the semiconductor material, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 42 is not limited thereto. There is.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the multilayer wiring layer 45 has a laminated structure in which insulating layers and wiring layers are alternately stacked in multiple stages, as described with reference to FIGS. 2 and 3.
  • the multilayer wiring layer 45 includes wiring provided in each wiring layer and a bonding metal pad 47.
  • a material for the insulating layer for example, silicon oxide (SiO 2 ) can be used.
  • a metal such as aluminum (Al) or copper (Cu), or an alloy mainly composed of Al or Cu can be used.
  • the wiring provided in the uppermost wiring layer of the multilayer wiring layer 45 is covered with the uppermost insulating layer 46 (see FIGS. 6A and 6B) of the multilayer wiring layer 45.
  • the bonding metal pad 47 is provided on a surface layer portion of the multilayer wiring layer 45 on the side opposite to the semiconductor layer 42 side, and the surface thereof is exposed from the uppermost insulating layer 46 of the multilayer wiring layer 45 .
  • the bonding metal pad 47 is electrically connected to the wiring layer below the bonding metal pad 47.
  • the lower layer wiring is electrically connected to the transistor provided on the first surface side of the semiconductor layer.
  • the second semiconductor chip 40 has a rectangular planar shape when viewed from above, and in the first embodiment, it has a rectangular shape, for example. As shown in FIG. 8, the bonding surface 40a of the second semiconductor chip 40 also has a rectangular shape.
  • FIG. 5 is a schematic plan view showing a state in which the second semiconductor chip 40 is bonded to the first semiconductor chip 20.
  • FIG. 6A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a5-a5 cutting line in FIG.
  • FIG. 6B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b5-b5 cutting line in FIG.
  • FIG. 6C is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the c5-c5 cutting line in FIG.
  • FIG. 6A, FIG. 6B, and FIG. 6C show a state in which the second semiconductor chip 40 is bonded to the first semiconductor chip 20, and is upside down compared to FIGS. 2 and 3.
  • FIG. 8 is a schematic plan view showing the bonding surface side of the second semiconductor chip 40
  • FIG. 9A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a8-a8 section of FIG.
  • FIG. 9B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure taken along the b8-b8 section in FIG. 8.
  • FIG. 8 is a schematic plan view showing the bonding surface side of the second semiconductor chip 40
  • FIG. 9A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a8-a8 section of FIG.
  • FIG. 9B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure taken along the b8-b8 section in FIG. 8.
  • FIGS. 8, 9A, and 9B show the state before the second semiconductor chip 40 is directly bonded to a wafer stack described later.
  • the second semiconductor chip 40 is formed by cutting a wafer stack, which will be described later, into small pieces, so for convenience, the "wafer stack" may be replaced with the "second semiconductor chip” in the description.
  • the bonding surface 40a of the second semiconductor chip 40 is provided on the insulating layer 46 side of the multilayer wiring layer 45.
  • the joint surface 40a has two sides 40a 1 and 40a 3 located on opposite sides in the X direction, and two sides 40a 2 and 40a 4 located on opposite sides in the Y direction. and has.
  • the second semiconductor chip 40 has a dummy pad 48 arranged on the bonding surface 40a side.
  • the dummy pad 48 is arranged on the corner 40b 1 side where the sides 40a 1 and 40a 2 of the joint surface 40a intersect. Further, the dummy pad 48 is arranged on the corner 40b 2 side where the sides 40a 2 and 40a 3 of the bonding surface 40a intersect. Further, the dummy pad 48 is arranged on the corner 40b3 side where the sides 40a3 and 40a4 of the bonding surface 40a intersect. Further, the dummy pad 48 is arranged on the corner 40b4 side where the sides 40a4 and 40a1 of the bonding surface 40a intersect. That is, the dummy pads 48 are arranged at the four corners 40b 1 , 40b 2 , 40b 3 and 40b 4 of the joint surface 40a, respectively.
  • the dummy pad 48 disposed on the corner 40b 1 side of the bonding surface 40a has a thickness t 1 of the end portion 48a 1 located on the side 40a 1 side of the bonding surface 40a.
  • This end portion 48a 1 is thinner than the thickness t 2 of the end portion 48a 3 located on the opposite side.
  • the dummy pad 48 disposed on the corner 40b 1 side of the bonding surface 40a has a thickness t of the end portion 48a 2 located on the side 40a 2 side of the bonding surface 40a. 1 is thinner than the thickness t 2 of the end 48a 4 located on the opposite side from the end 48a 2 .
  • the dummy pad 48 disposed on the corner 40b 1 side of the bonding surface 40a has a thickness t 1 of the ends 48a 1 and 48a 2 located on the sides 40a 1 and 40a 2 of the bonding surface 40a. It is thinner than the thickness t 2 of the end portions 48a 3 and 48a 4 located on the opposite side from the portions 48a 1 and 48a 2 .
  • the dummy pad 48 disposed on the corner 40b 2 side of the bonding surface 40a is similar to the dummy pad 48 disposed on the corner 40b 1 side of the bonding surface 40a.
  • the thickness t 1 of the end portions 48a 2 , 48a 1 located on the side 40a 2 , 40a 3 of is the thickness of the end portions 48a 4 , 48a 3 located on the opposite side to the end portions 48a 2 , 48a 1 . It is thinner than t2 .
  • the sides 40a 3 , 40a of the bonding surface 40a are similar to the dummy pad 48 disposed on the corner 40b 1 side of the bonding surface 40a.
  • the thickness t 1 of the end portions 48a 1 and 48a 2 located on the 4th side is thinner than the thickness t 2 of the end portions 48a 3 and 48a 4 located on the opposite side from the end portions 48a 1 and 48a 2 . ing.
  • the sides 40a 4 , 40a of the bonding surface 40a are similar to the dummy pad 48 placed on the corner 40b 1 side of the bonding surface 40a.
  • the thickness t 1 of the end portions 48a 2 , 48a 1 located on the 1 side is thinner than the thickness t 2 of the end portions 48a 4 , 48a 3 located on the opposite side from the end portions 48a 2 , 48a 1 .
  • the difference between the thickness t 1 of the end portions 48a 2 and 48a 1 and the thickness t 2 of the end portions 48a 4 and 48a 3 is preferably 10 nm or more.
  • the ends 48a 1 and 48a 2 of the dummy pad 48 correspond to a specific example of the "first end” of the present technology
  • the ends 48a 3 and 48a 4 of the dummy pad 48 correspond to a specific example of the "first end” of the present technology. corresponds to a specific example of the "second end” of this technique.
  • the bonding surface 40a of the second semiconductor chip 40 includes a dummy pad 48 and an insulating layer 46 that is the uppermost layer of the multilayer wiring layer 45, and further includes a dot on the insulating layer 46. including a bonding metal pad 47 located therein.
  • Each of the bonding metal pad 47 and the dummy pad 48 is provided in the insulating layer 46 of the multilayer wiring layer 45 with each bonding surface exposed.
  • the bonding surface 40a is generally flat, with the difference in level between the bonding metal pad 47 and dummy pad 48 and the insulating layer 46 being as small as possible.
  • the upper surface of the dummy pad 48 (the surface opposite to the surface on the semiconductor layer 42 side) is connected to the semiconductor chip 40.
  • the thickness of the dummy pad 48 gradually increases as it moves away from the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40 a of the semiconductor chip 40 .
  • the dummy pad 48 includes a curved surface portion or an inclined surface portion where the thickness of the dummy pad 48 becomes thinner as it approaches the side.
  • the upper surface of the dummy pad 48 includes, for example, a curved surface portion.
  • the difference between the thickness t 1 of the outer ends 48a 1 and 48a 2 of the dummy pad and the thickness t 2 of the inner ends 48a 3 and 48a 4 is due to the curved and sloped parts of the upper surface of the dummy pad 48. arise.
  • the dummy pad 48 is placed on the upper surface (semiconductor layer 42 side). (the surface opposite to the bottom surface of) has a curved surface.
  • the upper surface of the dummy pad 48 on the first semiconductor chip 20 side is generally The second semiconductor chip 40 is flat, and the lower surface of the second semiconductor chip 40 on the semiconductor layer 42 side has a curved surface. That is, the curved surface portion moves from the upper surface to the lower surface of the dummy pad 48.
  • the thickness condition (t1 ⁇ t2) of the dummy pad 48 is such that the second semiconductor chip 40 is bonded to the first semiconductor chip 20. It is retained even after being joined.
  • the dummy pad 48 is formed of the same layer as the bonding metal pad 47.
  • “the dummy pad 48 is formed in the same layer as the bonding metal pad 47” means “the dummy pad 48 is formed in the same process and from the same material as the bonding metal pad 47".
  • the dummy pad 48 has a function of suppressing the generation of voids caused by changes in the progress of the bonding wave.
  • the dummy pad 48 disposed on the corner 40b 1 side of the bonding surface 40a has an end 48a 1 located on the side 40a 1 side of the bonding surface 40a, and an end 48a 1 opposite to this end 48a 1 .
  • the distance L1 between the end portion 48a3 located on the side is 10 nm or more, preferably 100 nm or more.
  • the dummy pad 48 disposed on the corner 40b 1 side of the joint surface 40a has an end 48a 2 located on the side 40a 2 side of the joint surface 40a, and an end located on the opposite side to this end 48a 2 .
  • the distance L2 between the portions 48a and 4 is 10 nm or more, preferably 100 nm or more.
  • the dummy pad 48 disposed on the corner 40b 1 side of the joint surface 40a has ends 48a 1 and 48a 2 located on the sides 40a 1 and 40a 2 of the joint surface 40a, and these ends 48a 1 and 48a.
  • the distance L 1 , L 2 between the end portions 48a 3 , 48a 4 located on the opposite side from 2 is 10 nm or more, preferably 100 nm or more.
  • the dummy pads 48 placed on the corner portions 40b 2 , 40b 3 , 40b 4 side of the bonding surface 40a also include the dummy pads placed on the corner portion 40b 1 side of the bonding surface 40a.
  • the distance between the ends 48a 1 , 48a 2 located on the side side of the joint surface 40a and the ends 48a 3 , 48a 4 located on the opposite side of the ends 48a 1 , 48a 2 L 1 and L 2 are 10 nm or more, preferably 100 nm or more.
  • the bonding metal pads 27 of the first semiconductor chip 20 and the bonding metal pads 47 of the second semiconductor chip 40 are connected electrically and mechanically connected.
  • the metal-to-metal bond between the bonding metal pad 27 and the bonding metal pad 47 electrically connects the wiring in the multilayer wiring layer 25 of the first semiconductor chip 20 and the wiring in the multilayer wiring layer 45 of the second semiconductor chip 40. Conduct.
  • the bonding metal pad 27 of the first semiconductor chip 20 and the bonding metal pad 47 of the second semiconductor chip 40 are bonded together by direct bonding with their bonding surfaces facing each other. has been done.
  • the insulating layer 26 of the first semiconductor chip 20 and the insulating layer 46 and dummy pad 48 of the second semiconductor chip 40 are directly bonded to each other in a state where they face each other.
  • the bonding surface 20a including the insulating layer 26 and bonding metal pad 27 of the first semiconductor chip 20 and the insulating layer 46, bonding metal pad 47, and dummy pad 48 of the second semiconductor chip 40 are bonded by direct bonding. .
  • FIG. 11A is a schematic plan view of a semiconductor wafer
  • FIG. 11B is an enlarged view of area A in FIG. 11A showing the configuration of the chip formation area
  • FIG. 11C is a schematic process plan view showing a state in which the dicing process has been performed
  • FIG. 11D is a schematic process plan view showing a state in which a ring CMP process is performed.
  • the second semiconductor chip 40 included in the solid-state imaging device 1A is created in the chip formation region 75 of the semiconductor wafer 70 shown in FIG. 11B.
  • the chip forming regions 75 are divided by scribe lines 76 extending in each of the X direction and the Y direction, and are arranged in a plurality of rows and columns.
  • FIG. 11B illustrates four chip forming regions 75 arranged around an intersection 76a where a scribe line 76 extending in the X direction intersects with a scribe line 76 extending in the Y direction.
  • the second semiconductor chip 40 is formed by individually cutting this chip forming region 75 into small pieces along the scribe line 76.
  • the chip forming region 75 has a rectangular shape in plan view, and in the first embodiment, it has a rectangular shape. Note that the scribe line 76 is not physically formed.
  • the semiconductor wafer 70 shown in FIG. 11A has already been subjected to a pre-process of forming transistors and a multilayer wiring layer 45 on the semiconductor layer 42, and the chip forming area 75 shown in FIG. A semiconductor layer 42, a multilayer wiring layer 45, a bonding surface 40a, etc. shown in FIG.
  • the bonding surface 40a includes an insulating layer 46 of a multilayer wiring layer 45, a bonding metal pad 47, and a dummy pad 48.
  • the dummy pad 48 is arranged at a corner of the chip forming region 75 so as to surround the intersection 76 a of the scribe line 76 , and has two sides along the scribe line 76 .
  • the steps after the previous step will be explained.
  • the semiconductor wafer 70 subjected to the pre-processing is diced along the scribe lines 76, and as shown in FIG. 11C, the plurality of chip forming regions 65 of the semiconductor wafer 70 are individually diced to form the second semiconductor chips 40. . Dicing of the semiconductor wafer 70 is performed with the semiconductor wafer 70 adhesively fixed to a dicing tape.
  • the second semiconductor chip 40 is formed, and a bonding surface 40a including dummy pads 48 arranged on the corner side of the semiconductor chip 40 is also formed.
  • ring CMP is performed on the bonding surface 40a of each of the plurality of semiconductor chips 40.
  • the edges of the semiconductor chip 40 and the edges of the dummy pads 48 are overpolished, and as shown in FIG. 11D, curved portions Cs are formed at the edges of each of the semiconductor chip 40 and the dummy pads 48. That is, as shown in FIGS. 9A and 9B, the thickness t 1 of the ends 48a 1 and 48a 2 located on the sides 40a 1 to 40a 4 of the joint surface 40a is different from that of the ends 48a 1 and 48a 2 .
  • a dummy pad 48 is formed which is thinner than the thickness t 2 of the opposite end portions 48a 3 and 48a 4 . That is, through this step, the second semiconductor chip 40 having the dummy pad 48 with the thickness condition (t1 ⁇ t2) is formed.
  • the second semiconductor chip 40 is transported to a chip bonding step in the manufacturing process of the solid-state imaging device 1A, which will be described later. .
  • the dummy pad 48 may be formed across the intersection 76a of the scribe line 76, and the dummy pad 48 may be divided by dicing when cutting the wafer stack 60 into small pieces.
  • FIG. 12A is a diagram showing the planar configuration of the wafer stack.
  • FIG. 12B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure of the wafer stack.
  • FIG. 12C is an enlarged view of region B in FIG. 12A showing the configuration of the chip formation region.
  • FIG. 13B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a13-a13 cutting line in FIG. 13A
  • FIG. 14B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a14-a14 cutting line in FIG. 14A
  • FIG. 15B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a15-a15 cutting line in FIG. 15A
  • FIG. 16B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a16-a16 cutting line in FIG. 16A
  • 14C and 14D are diagrams for explaining a method of bonding the bonding surface 20a of the wafer stack 60 and the bonding surface 40a of the second semiconductor chip 40.
  • the first semiconductor chip 20 included in the solid-state imaging device 1A is manufactured in a chip forming area 65 of the wafer stack 60 shown in FIG. 12C.
  • the chip forming regions 65 are divided by scribe lines 66 extending along each of the X direction and the Y direction, and are arranged in a plurality of rows and columns. In FIG. 12C, nine chip forming regions 65 are illustrated.
  • the first semiconductor chip 20 is formed by individually cutting the plurality of chip forming regions 65 into pieces along the scribe lines 66.
  • the chip formation region 65 is divided into pieces after the manufacturing process described below is performed. Note that the scribe line 61 is not physically formed.
  • the wafer stack 60 includes two semiconductor wafers 61 and 62 stacked on each other.
  • the semiconductor wafer 61 includes a semiconductor layer 22, a multilayer wiring layer 23 laminated on the element forming surface side of the semiconductor layer 22, and a multilayer wiring layer laminated on the opposite side of the semiconductor layer 22 from the multilayer wiring layer 23 side. 25.
  • the semiconductor wafer 62 includes a semiconductor layer 32 and a multilayer wiring layer 33 laminated on the element forming surface side of the semiconductor layer 32.
  • the semiconductor wafers 61 and 62 are bonded together with the multilayer wiring layer 23 side of the semiconductor wafer 61 and the multilayer wiring layer 33 side of the semiconductor wafer 62 facing each other.
  • FIGS. 13A to 16B illustrate one chip forming region 65 of the wafer stack 60 as an example.
  • FIGS. 13A and 13B show a state in which a wafer stacking process is performed to form a wafer stack 60 in the manufacturing process of the solid-state imaging layer 1A.
  • the chip formation region 65 includes the multilayer wiring layer 25, the semiconductor layer 22, the multilayer wiring layer 23, the multilayer wiring layer 33, and the semiconductor layer 32. Then, the joining metal pad 24 of the multilayer wiring layer 23 and the joining metal pad 34 of the multilayer wiring layer 33 are joined by direct bonding, and electrical continuity is established between the multilayer wiring layer 23 and the multilayer wiring layer 33. .
  • the uppermost insulating layer 26 of the multilayer wiring layer 23 and the uppermost insulating layer of the multilayer wiring layer 23 are directly bonded to each other.
  • the chip forming region 65 has a bonding surface 20a on the side of the multilayer wiring layer 25 opposite to the semiconductor layer 22 side.
  • the bonding surface 20a includes the uppermost insulating layer 26 of the multilayer wiring layer 25, and a bonding metal pad 27 provided in the insulating layer 26 with the surface (bonding surface) exposed from the insulating layer 26. including.
  • the pixel array section 2A shown in FIG. 1, the logic circuit 13 shown in FIGS. 10A and 10B, the bonding pads (input/output terminals) 14, the pixel circuits 15, and the like have already been formed.
  • the steps after forming the wafer stack 60 steps after forming the wafer stack 60 (steps after the wafer stacking step) will be described below.
  • the second semiconductor chip 40 is mounted in the chip forming area 65 of the wafer stack 60, as shown in FIGS. 14A and 14B.
  • the second semiconductor chip 40 is mounted by directly bonding the bonding surface 40a of the second semiconductor chip 40 and the bonding surface 20a of the wafer stack 60.
  • a surface improvement treatment is performed to activate the bonding surface 20a of the wafer stack 60.
  • the bonding surface 20a of the wafer stack 60 is irradiated with plasma to remove oxides and adsorbed substances, thereby creating dangling bonds of atoms.
  • dangling bonds of atoms are created by, for example, plasma irradiation.
  • the surfaces of the insulating layer 26 and the bonding metal pad 27 included in the bonding surface 20a of the wafer stack 60 are subjected to surface improvement treatment. Also in the second semiconductor chip 40, the surfaces of the insulating layer 46, the bonding metal pad 47, and the dummy pad 48 included in the bonding surface 40a are subjected to surface improvement treatment.
  • the wafer is placed in a state where the bonding surface 20a of the wafer stack 60, which has been subjected to the surface improvement treatment, and the bonding surface 40a of the second semiconductor chip 40, which has also been subjected to the surface improvement treatment, face each other.
  • the second semiconductor chip 40 is mounted on the chip forming area 65 of the stacked body 60.
  • the thickness t 1 of the end portion 48a 1 of the dummy pad 48 located on the side side of the bonding surface 40a of the second semiconductor chip 40 is different from the thickness t 1 of the end portion 48a located on the opposite side of the end portion 48a 1 of the second semiconductor chip 40.
  • a gap 68 is formed between the bonding surface 20a of the wafer stack 60 and the dummy pad 48, as shown in FIG. 14C. This void portion 68 is connected to the outside of the second semiconductor chip 40 because the end portion 48a1 of the dummy pad is flush with the side surface of the second semiconductor chip 40.
  • the dummy pad 48 has a curved surface portion or an inclined surface portion where the thickness of the dummy pad 48 becomes thinner as it approaches the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40. Therefore, the opening area of the cavity 68 increases as it approaches the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40.
  • the bonding surface 40a of the second semiconductor chip 40 is pressure-bonded to the bonding surface 20a of the wafer stack 60 so that a bonding wave is generated from the center to the periphery of the second semiconductor chip in a two-dimensional plane.
  • the bonding waves arrive at the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40.
  • the bonding wave that has arrived at the side of the bonding surface 40a increases its traveling speed and travels along the side of the bonding surface 40a until it reaches the corner of the bonding surface 40a (40b1, 40b 2 , 40b 3 , 40b 4 ).
  • the atmosphere Allows gases such as inert gas and air to escape.
  • the peripheral edge of the second semiconductor chip 40 is deformed, and as shown in FIG. 14D, the upper surface of the dummy pad 48 (the surface on the bonding surface 20a side of the wafer stack 60) is generally flat, and the lower surface of the dummy pad 48 (the surface on the semiconductor layer 42 side of the second semiconductor chip 40) has a curved surface.
  • the unbonded hands of the bonding surface 20a of the wafer stack 60 and the unbonded hands of the bonding surface 40a of the second semiconductor chip 40 are bonded, and the bonding surface 20a of the wafer stack 60 and the bonding surface 40a of the second semiconductor chip 40 are bonded.
  • the bonding surface 40a is bonded by surface activated bonding.
  • the insulating layer 26 included in the bonding surface 20a of the wafer stack 60 and the insulating layer 46 and dummy pad 48 included in the bonding surface 40a of the second semiconductor chip 40 are bonded together by surface activated bonding.
  • the bonding metal pad 27 included in the bonding surface 20a of the wafer stack 60 and the bonding metal pad 47 included in the bonding surface 40a of the second semiconductor chip 40 are bonded by surface activated bonding.
  • the sealing body 51 is formed by, for example, forming a sealing material in the chip forming region 65 so as to cover the entire second semiconductor chip 40, and then flattening the surface of the sealing material by, for example, a CMP (Chemical Mechanical Polishing) method. It can be formed by As the sealing material, for example, an epoxy-based thermosetting insulating resin or a polyimide-based thermoplastic insulating resin can be used. Further, as the sealing material, a silicon oxide based material such as PSG (Phsho Silicate Glass), which has high fluidity, can also be used. In this step, the two second semiconductor chips 40 are sealed with the sealing body 51.
  • the sealing body 51 may be formed by selectively forming a sealing material on the outside of the second semiconductor chip 40 in the chip forming region 65 by a spin coating method or the like, and exposing the upper surface side of the second semiconductor chip 40. good.
  • a bonding opening 38 is formed that penetrates the semiconductor layer 32 and exposes the surface of the bonding pad 14.
  • the first semiconductor chip 20 including the first substrate part 21 and the second substrate part 31 is formed.
  • a chip stack is formed in which the bonding surface 40a of the second semiconductor chip 40 is directly bonded to the bonding surface 20a of the first semiconductor chip 20.
  • the solid-state imaging device 1A including the first semiconductor chip 20, the second semiconductor chip 40, and the sealing body 51 is almost completed.
  • the second semiconductor chip 40 of the solid-state imaging device 1A has dummy pads 48 arranged on the corner portions (40b 1 , 40b 2 , 40b 3 , 40b 4 ) of the bonding surface 40a in plan view. have.
  • the dummy pad 48 has a thickness t 1 of the ends 48a 1 , 48a 2 located on the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a.
  • the thickness is thinner than the thickness t 2 of the end portions 48a 3 and 48a 4 located on the opposite side from the end portions 48a 3 and 48a 4 .
  • the manufacturing yield and reliability of the solid-state imaging device 1A can be further improved.
  • the present technology is not limited to the first embodiment described above.
  • the present technology is also applied to the case where the bonding surface 40a of the second semiconductor chip 40 is bonded to the bonding surface 20a of the first semiconductor chip 20 cut into small pieces by surface activated bonding. be able to.
  • the dummy pads 48 are provided on the corner portions (40b 1 , 40b 2 , 40b 3 , 40b 4 ) of the bonding surface 40a of the second semiconductor chip 40 is explained.
  • the pad 48 may be provided, for example, at the center of the side of the bonding surface 40a of the second semiconductor chip 40.
  • the present technology uses a first semiconductor chip provided with a single semiconductor layer. It can also be applied when using Further, in the first embodiment described above, the case where two second semiconductor chips 40 are bonded is described, but the present technology is also applicable to the case where one or three or more second semiconductor chips 40 are bonded. can do. Further, the present technique can also be applied to the case where second semiconductor chips having different planar sizes are bonded.
  • the dummy pad 48 may be formed of a material that includes dangling hands that are wider than the distance between the dangling hands of the insulating layer 46 .
  • the present technology can be applied to various electronic devices, such as imaging devices such as digital still cameras and digital video cameras, mobile phones with an imaging function, or other devices with an imaging function. can do.
  • FIG. 17 is a diagram showing a schematic configuration of an electronic device (for example, a camera) according to a second embodiment of the present technology.
  • the electronic device 100 includes a solid-state imaging device 101, an optical lens 102, a shutter device 103, a drive circuit 104, and a signal processing circuit 105.
  • This electronic device 100 shows an embodiment in which a solid-state imaging device 1A according to the first embodiment of the present technology is used as the solid-state imaging device 101 in an electronic device (for example, a camera).
  • the optical lens 102 forms an image of image light (incident light 106) from the subject onto the imaging surface of the solid-state imaging device 101.
  • image light incident light 106
  • the shutter device 103 controls the light irradiation period and the light blocking period to the solid-state imaging device 101.
  • the drive circuit 104 supplies drive signals that control the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103.
  • Signal transfer of the solid-state imaging device 101 is performed by a drive signal (timing signal) supplied from the drive circuit 104.
  • the signal processing circuit 105 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 101.
  • the video signal subjected to signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the generation of voids in the solid-state imaging device 101 is suppressed, so that manufacturing yield and reliability can be further improved.
  • the electronic device 100 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • the present invention may be applied to an imaging device such as a camera module for mobile devices such as a mobile phone or a tablet terminal.
  • this technology can be applied to light detection devices in general, including distance sensors called ToF (Time of Flight) sensors that measure distance.
  • a distance measurement sensor emits illumination light toward an object, detects the reflected light that is reflected from the object's surface, and measures the time from when the illumination light is emitted until the reflected light is received. This is a sensor that calculates the distance to an object based on flight time.
  • the structure of the second semiconductor chip of this distance measurement sensor the structure of the second semiconductor chip described above can be adopted.
  • the present technology may have the following configuration. (1) a base member having a first joint surface; a semiconductor chip having a rectangular second bonding surface; the second bonding surface of the semiconductor chip and the first bonding surface of the base member are joined by direct bonding;
  • the semiconductor chip has a dummy pad arranged on a side of the second bonding surface in plan view, In the semiconductor device, the dummy pad has a first end portion located on a side side of the second bonding surface that is thinner than a second end portion located on the opposite side from the first end portion.
  • the first bonding surface includes a first insulating layer; the second bonding surface includes a second insulating layer and the dummy pad; The semiconductor device according to (1) above, wherein the first insulating layer, the second insulating layer, and the dummy pad are directly bonded.
  • the first bonding surface further includes first bonding metal pads scattered on the first insulating layer, The second bonding surface further includes second bonding metal pads scattered on the second insulating layer, The semiconductor device according to (1) or (2) above, wherein the first bonding metal pad and the second bonding metal pad are directly bonded.
  • the dummy pad is formed of the same layer as the second bonding metal pad.
  • the dummy pad has a difference in thickness between the first end portion and the second end portion of 10 nm or more.
  • the dummy pad has a distance between the first end and the second end of 100 nm or more.
  • the dummy pads are respectively arranged at four corners of the second bonding surface in plan view.
  • the base member includes a semiconductor layer provided with a photoelectric conversion section.
  • the base member is a first semiconductor chip
  • the direct bond is a surface activated bond.
  • the semiconductor device includes: a base member having a first joint surface; a semiconductor chip having a rectangular second bonding surface; the second bonding surface of the semiconductor chip and the first bonding surface of the base member are joined by direct bonding;
  • the semiconductor chip has a dummy pad arranged on a corner side of the second bonding surface, In the electronic device, the dummy pad has a thickness on the corner side that is thinner than a thickness on a side opposite to the corner side.
  • It has a rectangular bonding surface and a dummy pad placed on the corner side of the bonding surface, The dummy pad is a semiconductor chip in which the thickness on the corner side is thinner than the thickness on the opposite side from the corner side.

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Abstract

ボイドの発生を抑制する。第１接合面を有するベース部材と、方形状の第２接合面を有する半導体チップと、を備え、上記半導体チップの上記第２接合面と上記ベース部材の上記第１接合面とが直接接合で接合され、上記半導体チップは、上記第２接合面の辺側に配置されたダミーパッドを有し、上記ダミーパッドは、上記第２接合面の辺側に位置する第１端部の厚さが上記第１端部とは反対側に位置する第２端部の厚さよりも薄い。

Description

半導体装置、電子機器及び半導体チップ
　本技術（本開示に係る技術）は、半導体装置、電子機器及び半導体チップに関し、特に、ベース部材に半導体チップが直接接合された半導体装置、電子機器及び半導体チップに適用して有効な技術に関するものである。
　半導体装置として、固体撮像装置や測距装置などの光検出装置が知られている。この光検出装置では、小型化や高集積化に有効な三次元集積技術が採用されている。
　この三次元集積を実現する方法として、２枚の半導体ウエハを直接接合する方法が特許文献１に開示されている。また、２枚の半導体ウエハを直接接合する際、半導体ウエハの中心部から周辺部に向けて広がるボンディングウェーブについても開示されている。
特開２００１－１８０３３７号公報
　ところで、三次元集積を実現する方法として、四角形の半導体チップを半導体ウエハや四角形の半導体チップなどのベース部材（接合部材）に直接接合する方法（チップ接合方法）も知られている。このチップ接合方法においても、半導体チップの中心部から周辺部に向けてボンディングウェーブが生じるように行うことでボイドの発生を抑制することができる。
　しかしながら、四角形の半導体チップを直接接合すると、半導体チップの辺（縁）に到着したボンディングウェーブは、進行速度が上昇して半導体チップの辺に沿って進行し、円形状に広がるボンディングウェーブの到着位置に先回りする。このため、半導体チップの辺側にボイドが発生し易く、信頼性の観点から改良の余地があった。特に、四角形の半導体チップは、平面視で半導体チップの中心部から辺までの距離と、半導体チップの中心部から角部まで距離とに差があるため、半導体チップの角部ではボイドの発生が顕著になる。
　本技術の目的は、ボイドの発生を抑制することが可能な技術を提供することにある。
　（１）本技術の一態様に係る半導体装置は、第１接合面を有するベース部材と、方形状の第２接合面を有する半導体チップと、を備えている。
　そして、上記半導体チップの上記第２接合面と上記ベース部材の上記第１接合面とが直接接合で接合されている。
　そして、上記半導体チップは、上記第２接合面の辺側に配置されたダミーパッドを有し、上記ダミーパッドは、上記第２接合面の辺側に位置する第１端部の厚さが上記第１端部とは反対側の第２端部の厚さよりも薄い。
　（２）本技術の他の態様に係る電子機器は、上記半導体装置と、上記半導体装置に被写体からの像光を結像される光学系と、上記半導体装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
　（３）本技術の他の態様に係る半導体チップは、方形状の接合面と、上記接合面の辺側に配置されたダミーパッドとを有する。
　そして、上記ダミーパッドは、上記辺側での厚さが上記辺側とは反対側での厚さよりも薄い。
本技術の第１実施形態に係る固体撮像装置の一構成例を示す模式的平面レイアウト図である。 図１のａ１－ａ１切断線に沿った縦断面構造を示す模式的縦断面図である。 図２の展開図である。 図１の固体撮像装置の模式的底面図である。 第１半導体チップに第２半導体チップが接合された状態を示す模式的平面図である。 図５のａ５－ａ５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５のｂ５－ｂ５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５のｃ５－ｃ５切断線に沿った縦断面構造を示す模式的縦断面図である。 第１半導体チップの接合面側を示す模式的平面図である。 第２半導体チップの接合面側を示す模式的平面図である。 図７の一部を拡大した要部模式的平面図である。 図８のａ８－ａ８切断面に沿った縦断面構造を示す模式的縦断面図である。 図８のｂ８－ｂ８切断面に沿った縦断面構造を示す模式的縦断面図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る固体撮像装置の画素及び画素回路の一構成例を示す等価回路図である。 半導体ウエハの模式的平面図である。 図１１ＡのＡ領域を拡大してチップ形成領域の構成を示す図である。 ダイシング工程を実施した状態を示す模式的工程平面図である。 リングＣＭＰ工程を実施した状態を示す模式的工程平面図である。 ウエハ積層体の模式的平面図である。 ウエハ積層体の縦断面構造を示す模式的縦断面図である。 図１２ＡのＡ領域を拡大してチップ形成領域の構成を示す図である。 本技術の第１実施形態に係る半導体装置の製造方法を示す模式的工程平面図である。 図１３Ａのａ１３－ａ１３切断線に沿った縦断面構造を示す模式的縦断面図である。 図１３Ａに続く模式的工程平面図である。 図１４Ａのａ１４－ａ１４切断線に沿った縦断面構造を示す模式的縦断面図である。 ウエハ積層体の接合面と第２半導体チップの接合面との接合方法を説明するための図である。 ウエハ積層体の接合面と第２半導体チップの接合面との接合方法を説明するための図である。 図１４Ａに続く模式的工程平面図である。 図１５Ａのａ１５－ａ１５切断線に沿った縦断面構造を示す模式的縦断面図である。 図１５Ａに続く模式的工程平面図である。 図１６Ａのａ１６－ａ１６切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第２実施形態に係る電子機器の概略構成を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する第１半導体チップ２０及び第２半導体チップ４０の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、半導体装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサと呼称される固体撮像装置に本技術を適用し
た一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１、図２、図３及び図４に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、接合面２０ａを有する第１半導体チップ２０と、方形状の接合面４０ａを有する第２半導体チップ４０と、を備えている。そして、第１半導体チップ２０の接合面２０ａと、第２半導体チップ４０の接合面４０ａとが直接接合によって接合されている。
　この第１実施形態では、これに限定されないが、第１半導体チップ２０の平面サイズよりも平面サイズが小さい２つの第２半導体チップ４０，４０を備えている。２つの第２半導体チップ４０の各々は、第１半導体チップ２０の二次元平面内において、互いに離間して配置されている。第１半導体チップ２０及び第２半導体チップ４０の各々は、平面視での二次元平面形状が方形状になっている。第２半導体チップ４０の直接接合としては、例えば表面活性化接合を用いることができる。第２半導体チップ４０の直接接合は、第１半導体チップ２０に小片化する前のウエハ積層体の状態で行われる。
　また、本技術の第１実施形態に係る固体撮像装置１Ａは、第１半導体チップ２０の接合面２０ａ側に第２半導体チップ４０を覆って設けられた封止体５１を更に備えている。封止体５１としては、例えば、エポキシ系の熱硬化性絶縁樹脂やポリイミド系の熱可塑性絶縁樹脂を用いることができる。封止体５１は、図４に示すように、平面視での平面形状が方形状で構成され、この第１実施形態では例えば第１半導体チップ２０と同様の長方形状で構成されている。
　ここで、この第１実施形態において、第１半導体チップ２０が本技術の「ベース部材」の一具体例に相当する。
　また、第１半導体チップ２０の接合面２０ａが本技術の「第１接合面」の一具体例に相当し、半導体チップ４０の接合面４０ａが本技術の「第２接合面」の一具体例に相当する。
　この第１実施形態に係る固体撮像装置１Ａ（１０１）は、図１７に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号（画像信号）として出力する。
　図１に示すように、第１半導体チップ２０は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。
　画素アレイ部２Ａは、例えば図１７に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、第１半導体チップ２０の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、第１半導体チップ２０と外部装置とを電気的に接続する入出力端子として機能する。
　＜ロジック回路＞
　第１半導体チップ２０は、図１０Ａに示すロジック回路１３を備えている。ロジック回路１３は、図１０Ａに示すように、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部（光電変換素子）が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素の回路構成＞
　図１０Ｂに示すように、複数の画素３の各々の画素３は、光電変換領域３５及び画素回路（読出し回路）１５を備えている。光電変換領域３５は、光電変換部１６と、転送トランジスタＴＲと、電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤとを備えている。画素回路１５は、光電変換領域３５の電荷保持領域ＦＤと電気的に接続されている。この第１実施形態では、一例として１つの画素３に１つの画素回路１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの画素回路１５を複数の画素３で共有する回路構成としてもよい。例えば、Ｘ方向及びＹ方向の各々の方向に２つずつ配置された２×２配置の４つの画素３（１つの画素ブロック）で１つの画素回路１５を共有する回路構成としてもよい。
　図１０Ｂに示す光電変換部１６は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。光電変換部１６は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　図１０Ｂに示す転送トランジスタＴＲは、光電変換部１６で光電変換された信号電荷を電荷保持領域ＦＤに転送する。転送トランジスタＴＲのソース領域は光電変換部１６のカソード側と電気的に接続され、転送トランジスタＴＲのドレイン領域は電荷保持領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、画素駆動線１０（図１０Ａ参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　図１０Ｂに示す電荷保持領域ＦＤは、光電変換部１６から転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
　光電変換部１６、転送トランジスタＴＲ及び電荷保持領域ＦＤを含む光電変換領域３５は、後述する半導体層３２（図３参照）に搭載されている。また、これに限定されないが、例えば画素回路１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）も、半導体層３２に搭載されている。
　図１０Ｂに示す画素回路１５は、電荷保持領域ＦＤに保持された信号電荷を読み出し、読み出した信号電荷を画素信号に変換して出力する。換言すれば、画素回路１５は、光電変換素子ＰＤで光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。画素回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。これらの画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）、及び上述の転送トランジスタＴＲの各々は、電界効果トランジスタとして、例えば、ＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ＭＩＳＦＥＴでも構わない。
　画素回路１５に含まれる画素トランジスタのうち、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧの各々は、スイッチング素子として機能し、増幅トランジスタＡＭＰは、増幅素子として機能する。
　図１０Ｂに示すように、増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷保持領域ＦＤ及び切替トランジスタＦＤＧのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図１０Ａ参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図１０Ａ参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　切替トランジスタＦＤＧは、ソース領域が電荷保持領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、画素駆動線１０（図１０Ａ参照）のうちの切替トランジスタ駆動線と電気的に接続されている。
　なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧを省略する場合は、リセットトランジスタＲＳＴのソース領域が増幅トランジスタＡＭＰのゲート電極及び電荷保持領域ＦＤと電気的に接続される。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部１６で生成された信号電荷を電荷保持領域ＦＤに転送する。
　リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、画素回路１５からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部１６で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　切替トランジスタＦＤＧは、電荷保持領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換部１６で生成された信号電荷が画素３の転送トランジスタＴＲを介して電荷保持領域ＦＤに保持（蓄積）される。そして、電荷保持領域ＦＤに保持された信号電荷が画素回路１５により読み出されて、画素回路１５の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、画素回路１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
　図１０Ａに示すように、第２半導体チップ４０は、第１半導体チップ２０のロジック回路１３と電気的に接続された内部回路１７を有する。内部回路１７としては、例えばＤＲＡＭやフラッシュメモリなどの記憶回路や、制御回路などが挙げられる。
　≪固体撮像装置の具体的な構成≫
　次に、固体撮像装置１Ａの具体的な構成について説明する。
　図２及び図３に示すように、固体撮像装置１Ａは、第１半導体チップ２０と第２半導体チップ４０とが各々の接合面同士を向かい合わせた状態で積層されたチップ積層構造になっている。即ち、固体撮像装置１Ａは、第１半導体チップ２０及び第２半導体チップ４０を含むチップ積層体を備えている。
　＜第１半導体チップ＞
　図２及び図３に示すように、第１半導体チップ２０は、各々が各々の厚さ方向（Ｚ方向）に互いに向かい合って積層された第１基板部２１及び第２基板部３１を備えている。第１基板部２１には、上述のロジック回路１３などが設けられている。第２基板部３１には、上述の画素アレイ部２Ａ、周辺部２Ｂ、画素回路１５に含まれる画素トランジスタ、及びボンディングパッド１４などが設けられている。第１基板部２１及び第２基板部３１は、半導体チップとして表現することもできる。
　＜第２基板部＞
　図２及び図３に示すように、第２基板部３１は、厚さ方向（Ｚ）において互いに反対側に位置する第１の面（素子形成面，主面）及び第２の面（光入射面，裏面）を有する半導体層３２と、この半導体層３２の第１の面側に設けられた多層配線層３３と、を備えている。また、第２基板部３１は、半導体層３２の多層配線層３３側（第１の面側）とは反対側の光入射面側（第２の面側）に、半導体層３２側から順に設けられたカラーフィルタ層３６及びマイクロレンズ３７を備えている。図１及び４に示すように、第１半導体チップ２０は、平面視したときの平面形状が方形状で構成され、この第１実施形態では例えば長方形状で構成されている。
　＜半導体層＞
　図２及び図３に示すように、半導体層３２は、画素アレイ部２Ａ及び周辺部２Ｂに亘って二次元状に広がっており、平面視で画素アレイ部２Ａ及び周辺部２Ｂと重畳している。半導体層３２としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、半導体層３２は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型としては例えばｐ型で構成された半導体基板を用いている。
　半導体層３２には、上述の光電変換領域３５が設けられている。光電変換領域３５は、詳細に図示していないが、例えば２次元平面内において、互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。また、半導体層３２の多層配線層３３側とは反対側の表層部には、図１０Ｂを参照して説明すると、光電変換部１６で光電変換された信号電荷を保持する電荷保持部ＦＤと、光電変換部１６で光電変換された信号電荷を電荷保持部に転送する転送トランジスタＴＲが設けられている。光電変換部１６、電荷保持部ＦＤ及び転送トランジスタＴＲは、画素３（光電変換領域３５）毎に設けられている。
　＜多層配線層＞
　詳細に図示していないが、図２及び図３を参照して説明すると、多層配線層３３は、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。そして、多層配線層３３は、各配線層に設けられた配線と、接合メタルパッド３４と、を有する。絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。配線層及び接合メタルパッド３４の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属、又はＡｌ、Ｃｕを主体とする合金などを用いることができる。
　多層配線層３３の最上層の配線層に設けられた配線は、最上層の絶縁層で覆われている。接合メタルパッド３４は、多層配線層３３の半導体層３２側とは反対側の表層部に設けられ、表面が最上層の絶縁層から露出する状態で絶縁層中に設けられている。接合メタルパッド３４は、接合メタルパッド３４よりも下層の配線と電気的に接続されている。そして、下層の配線は、電荷保持部ＦＤや転送トランジスタＴＲと電気的に接続されている。
　＜カラーフィルタ層及びマイクロレンズ＞
　カラーフィルタ層３６は、第１半導体チップ２０の光入射面側（裏面側）から入射した入射光を色分離する。カラーフィルタ層３６は、例えば、赤色（Ｒ）の第１カラーフィルタ、緑色（Ｇ）の第２カラーフィルタ、青色（Ｂ）の第３カラーフィルタを含む。
　マイクロレンズ３７は、カラーフィルタ層３６の半導体層３２側とは反対側（光入射面側）において、光電変換領域３５毎に設けられている。マイクロレンズ３７は、照射光を集光し、集光した光を光電変換部１６に効率良く入射させる。
　＜第１基板部＞
　図２及び図３に示すように、第１基板部２１は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面（素子形成面）及び第２の面（裏面）を有する半導体層２２と、この半導体層２２の第１の面側に設けられた多層配線層２３と、この半導体層２２の第２の面側に設けられた多層配線層２５と、を備えている。
　＜半導体層＞
　半導体層２２は、画素アレイ部２Ａ及び周辺部２Ｂに亘って二次元状に広がっており、平面視で画素アレイ部２Ａ及び周辺部２Ｂと重畳している。半導体層２２としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、半導体層２２は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型としては例えばｐ型で構成された半導体基板を用いている。
　詳細に図示していないが、半導体層２２の第１の面（素子形面）には、ロジック回路１３（図１０Ａ参照）を構成するトランジスタ素子として、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が設けられている。
　＜多層配線層＞
　多層配線層２３は、詳細に図示していないが、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。そして、多層配線層２３は、各配線層に設けられた配線と、接合メタルパッド２４と、を有する。絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。配線層及び接合メタルパッド２４の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属、又はＡｌ、Ｃｕを主体とする合金などを用いることができる。
　多層配線層２３の最上層の配線層に設けられた配線は、最上層の絶縁層で覆われている。接合メタルパッド２４は、多層配線層２３の半導体層２２側とは反対側の表層部に設けられ、表面が最上層の絶縁層から露出している。接合メタルパッド２４は、接合メタルパッド２４よりも下層の配線と電気的に接続されている。
　＜多層配線層＞
　多層配線層２５は、詳細に図示していないが、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。そして、多層配線層２５は、各配線層に設けられた配線と、接合メタルパッド２７と、を有する。絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。配線層及び接合メタルパッド２７の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属、又はＡｌ、Ｃｕを主体とする合金などを用いることができる。
　多層配線層２５の最上層の配線層に設けられた配線は、多層配線層２５の最上層の絶縁層２６（図６Ａから図６Ｃ参照）で覆われている。そして、接合メタルパッド２７は、多層配線層２５の半導体層２２側とは反対側の表層部に設けられ、表面が最上層の絶縁層２６から露出する状態で絶縁層２６中に設けられている。接合メタルパッド２４は、接合メタルパッド２４よりも下層の配線と電気的に接続されている。
　多層配線層２５の配線は、図２及び図３に示すコンタクト電極２８を介して多層配線層２３の配線と電気的に接続されている。コンタクト電極２８は、半導体層２２の厚さ方向において半導体層２２を貫通し、多層配線層２３、半導体層２２及び多層配線層２５に亘って延伸している。コンタクト電極２８の材料としては、例えば、チタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属を用いることができる。
　＜ボンディングパッド及びボンディング開口部＞
　図２及び図３に示すように、ボンディングパッド１４は、多層配線層３３の半導体層３２側に設けられている。具体的には、ボンディングパッド１４は、例えば、多層配線層３３の第１層目の配線層に設けられている。
　図２及び図３に示すように、第１半導体チップ２０には、ボンディングパッド１４の表面を露出するボンディング開口部３８が設けられている。ボンディング開口部３８は、半導体層３２の厚さ方向（Ｚ方向）において半導体層３２を貫通し、半導体層３２及び多層配線層３３に亘って延伸している。このボンディング開口部３８を通してボンディングワイヤやバンプ電極などの接続部材がボンディングパッド１４に電気的及び機械的に接続される。
　＜第１基板部と第２基板部との接合＞
　図２及び図３に示すように、第１基板部２１は、多層配線層２３の半導体層２２側とは反対側の表層部に、接合メタルパッド２４が設けられている。この接合メタルパッド２４は、接合面が露出する状態で多層配線層２３の最上層の絶縁層中に設けられている。
　第２基板部３１は、上述したように、多層配線層３３の半導体層３２側とは反対側の表層部に、接合メタルパッド３４が設けられている。この接合メタルパッド３４は、接合面が露出する状態で多層配線層３３の最上層の絶縁層中に設けられている。
　そして、１基板部２１の接合メタルパッド２４と、第２基板部３１の接合メタルパッド３４とは、それぞれの接合面が向かい合う状態でそれぞれの金属間接合により電気的及び機械的に接続されている。そして、この接合メタルパッド２４と接合メタルパッド３４との金属間接合により、第１基板部２１の多層配線層２３の配線と、第２基板部３１の多層配線層３３の配線とが電気的に導通する。
　第１基板部２１の接合メタルパッド２４と、第２基板部３１の接合メタルパッド３４とは、各々の接合面が直接接合により接合されている。また、第１基板部２１の多層配線層の最上層の絶縁層と、第２基板部３１の多層配線層の最上層の絶縁層とは、各々の接合面が直接接合により接合されている。直接接合としては、例えば表面活性化接合を用いることができる。
　＜第１半導体チップの接合面＞
　図２及び図３に示すように、第１半導体チップ２０の接合面２０ａは、多層配線層２５の絶縁層２６側に設けられている。そして、図５、図６ａ及び図７に示すように、第１半導体チップ２０の接合面２０ａは、半導体チップ２０の多層配線層２５の最上層に位置する絶縁層２６を含み、更に絶縁層２６に点在する接合メタルパッド２７を含む。
　図７に示すように、接合メタルパッド２７は、接合面２０ａのチップ搭載領域Ｃｍに点在し、このチップ搭載領域Ｃｍに第２半導体チップ４０が搭載されていると共に、第２半導体チップ４０の接合面４０ａが直接接合で接合されている。
　ここで、この第１実施形態において、多層配線層２５の絶縁層２６が本技術の「第１絶縁層」の一具体例に相当し、多層配線層２５の接合メタルパッド２７が本技術の「第１接合メタルパッド」の一具体例に相当する。
　＜第２半導体チップ＞
　図２及び図３に示すように、２つの半導体チップ４０の各々は、厚さ方向（Ｚ）において互いに反対側に位置する第１の面（素子形成面，主面）及び第２の面（裏面）を有する半導体層４２と、この半導体層４２の第１の面側に設けられた多層配線層４５と、を備えている。
　＜半導体層＞
　半導体層４２としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、半導体層４２は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型としては例えばｐ型で構成された半導体基板を用いている。
　半導体層４２の第１の面（素子形成面）には、内部回路１７（図１０Ａ参照）を構成するトランジスタとして、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect
Transistor）が設けられている。
　＜多層配線層＞
　多層配線層４５は、詳細に図示していないが、図２及び図３を参照して説明すると、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。そして、多層配線層４５は、各配線層に設けられた配線と、接合メタルパッド４７と、を有する。絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。配線層及び接合メタルパッド４７の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属、又はＡｌ、Ｃｕを主体とする合金などを用いることができる。
　多層配線層４５の最上層の配線層に設けられた配線は、多層配線層４５の最上層の絶縁層４６（図６Ａ及び図６Ｂ参照）で覆われている。接合メタルパッド４７は、多層配線層４５の半導体層４２側とは反対側の表層部に設けられ、表面が多層配線層４５の最上層の絶縁層４６から露出している。接合メタルパッド４７は、接合メタルパッド４７よりも下層の配線と電気的に接続されている。そして、下層の配線は、半導体層の第１の面側に設けられたトランジスタと電気的に接続されている。
　図４及び図５に示すように、第２半導体チップ４０は、平面視たときの平面形状が方形状で構成され、この第１実施形態では例えば長方形状で構成されている。そして、図８に示すように、第２半導体チップ４０の接合面４０ａも長方形状になっている。
　＜第２半導体チップの接合面及びダミーパッド＞
　次に、第２半導体チップ４０の接合面４０ａ及びダミーパッド４８について、図５から図６Ｃ、図８から図９Ｂを用いて説明する。
　図５は、第１半導体チップ２０に第２半導体チップ４０が接合された状態を示す模式的平面図であり、
図６Ａは、図５のａ５－ａ５切断線に沿った縦断面構造を示す模式的縦断面図であり、
図６Ｂは図５のｂ５－ｂ５切断線に沿った縦断面構造を示す模式的縦断面図であり、
図６Ｃは図５のｃ５－ｃ５切断線に沿った縦断面構造を示す模式的縦断面図である。
　図６Ａ、図６Ｂ及び図６Ｃは、第１半導体チップ２０に第２半導体チップ４０が接合された状態を示しており、図２及び図３に対して上下が反転している。
　また、図８は、第２半導体チップ４０の接合面側を示す模式的平面図であり、
図９Ａは、図８のａ８－ａ８切断面に沿った縦断面構造を示す模式的縦断面図であり、
図９Ｂは、図８のｂ８－ｂ８切断面に沿った縦断面構造を示す模式的縦断面図である。
　図８、図９Ａ及び図９Ｂは、第２半導体チップ４０を後述するウエハ積層体に直接接合する前の状態を示している。第２半導体チップ４０は、後述するウエハ積層体を小片化することによって形成されるため、便宜上、「ウエハ積層体」を「第２半導体チップ」に置き換えて説明することもある。
　図５、図６Ａ、図６Ｂ及び図６Ｃに示すように、第２半導体チップ４０の接合面４０ａは、多層配線層４５の絶縁層４６側に設けられている。そして、図８に示すように、接合面４０ａは、Ｘ方向において互いに反対側に位置する２つの辺４０ａ１及び４０ａ３と、Ｙ方向において互いに反対側に位置する２つの辺４０ａ２及び４０ａ４と、を有する。
　図８に示すように、第２半導体チップ４０は、接合面４０ａ側に配置されたダミーパッド４８を有する。ダミーパッド４８は、接合面４０ａの辺４０ａ１と辺４０ａ２とが交わる角部４０ｂ１側に配置されている。また、ダミーパッド４８は、接合面４０ａの辺４０ａ２と辺４０ａ３とが交わる角部４０ｂ２側に配置されている。また、ダミーパッド４８は、接合面４０ａの辺４０ａ３と辺４０ａ４とが交わる角部４０ｂ３側に配置されている。また、ダミーパッド４８は、接合面４０ａの辺４０ａ４と辺４０ａ１とが交わる角部４０ｂ４側に配置されている。即ち、ダミーパッド４８は、接合面４０ａの４つの角部４０ｂ１、４０ｂ２、４０ｂ３及び４０ｂ４側にそれぞれ配置されている。
　図８及び図９Ａに示すように、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８は、接合面４０ａの辺４０ａ１側に位置する端部４８ａ１の厚さｔ１が、この端部４８ａ１とは反対側に位置する端部４８ａ３の厚さｔ２より薄くなっている。
　また、図８及及び図９Ｂに示すように、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８は、接合面４０ａの辺４０ａ２側に位置する端部４８ａ２の厚さｔ１が、この端部４８ａ２とは反対側に位置する端部４８ａ４の厚さｔ２よりも薄くなっている。
　即ち、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８は、接合面４０ａの辺４０ａ１，４０ａ２側に位置する端部４８ａ１，４８ａ２の厚さｔ１が、この端部４８ａ１，４８ａ２とは反対側に位置する端部４８ａ３，４８ａ４の厚さｔ２よりも薄くなっている。
　詳細に図示していないが、接合面４０ａの角部４０ｂ２側に配置されたダミーパッド４８においても、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８と同様に、接合面４０ａの辺４０ａ２，４０ａ３側に位置する端部４８ａ２，４８ａ１の厚さｔ１が、この端部４８ａ２，４８ａ１とは反対側に位置する端部４８ａ４，４８ａ３の厚さｔ２よりも薄くなっている。
　また、接合面４０ａの角部４０ｂ３側に配置されたダミーパッド４８においても、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８と同様に、接合面４０ａの辺４０ａ３，４０ａ４側に位置する端部４８ａ１，４８ａ２の厚さｔ１が、この端部４８ａ１，４８ａ２とは反対側に位置する端部４８ａ３，４８ａ４の厚さｔ２よりも薄くなっている。
　また、接合面４０ａの角部４０ｂ４側に配置されたダミーパッド４８においても、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８と同様に、接合面４０ａの辺４０ａ４，４０ａ１側に位置する端部４８ａ２，４８ａ１の厚さｔ１が、この端部４８ａ２，４８ａ１とは反対側に位置する端部４８ａ４，４８ａ３の厚さｔ２よりも薄くなっている。
　なお、端部４８ａ２，４８ａ１の厚さｔ１と、端部４８ａ４，４８ａ３の厚さｔ２との差は、１０ｎｍ以上であることが好ましい。
　ここで、この第１実施形態において、ダミーパッド４８の端部４８ａ１，４８ａ２が本技術の「第１端部」の一具体例に相当し、ダミーパッド４８の端部４８ａ３，４８ａ４が本技出の「第２端部」の一具体例に相当する。
　図８、図９Ａ及び図９Ｂに示すように、第２半導体チップ４０の接合面４０ａは、ダミーパッド４８と、多層配線層４５の最上層の絶縁層４６とを含み、更に絶縁層４６に点在する接合メタルパッド４７を含む。接合メタルパッド４７及びダミーパッド４８の各々は、各々の接合面が露出する状態で多層配線層４５の絶縁層４６中に設けられている。そして、接合面４０ａは、接合メタルパッド４７及びダミーパッド４８と絶縁層４６との段差が極力小さく、概ね平坦になっている。
　図９Ａ及び図９Ｂに示すように、第２半導体チップ４０を第１半導体チップ２０に接合する前において、ダミーパッド４８の上面（半導体層４２側の面とは反対側の面）は、半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側から離れるにつれてダミーパッド４８の厚さが徐々に厚くなる、換言すれば、半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に近づくにつれてダミーパッド４８の厚さが薄くなる曲面部若しくは斜面部を含む。この第１実施形態では、ダミーパッド４８の上面は、例えば曲面部を含む。ダミーパッドの外側の端部４８ａ１，４８ａ２の厚さｔ１と、内側の端部４８ａ３，４８ａ４の厚さｔ２との差は、ダミーパッド４８の上面の曲面部や斜面部により生じる。
　なお、図９Ａ及び図９Ｂに示すように、第２半導体チップ４０を第１半導体チップ２０（ウエハ積層体６０）に直接接合で接合する前の状態では、ダミーパッド４８は上面（半導体層４２側の下面とは反対側の面）が曲面部を有する形状になっている。これに対し、図６Ｂ及び図６Ｃに示すように、第２半導体チップ４０が第１半導体チップ２０に直接接合で接合された状態では、ダミーパッド４８は、第１半導体チップ２０側の上面が概ね平坦となり、第２半導体チップ４０の半導体層４２側の下面が曲面部を有する形状となる。即ち、ダミーパッド４８の上面から下面に曲面部が移る。これは、第２半導体チップ４０を第１半導体チップ２０に直接接合するときの圧接に起因して第２半導体チップ４０の周縁部が変形することによって生じる。したがって、第２半導体チップ４０が第１半導体チップ２０に直接接合で接合された後においても、ダミーパッド４８の厚さ条件（ｔ１＜ｔ２）は、第２半導体チップ４０が第１半導体チップ２０に接合された後も保持される。
　ダミーパッド４８は、接合メタルパッド４７と同一層で形成されている。ここで、「ダミーパッド４８が接合メタルパッド４７と同一層で形成されている」とは、「ダミーパッド４８が接合メタルパッド４７と同一工程及び同一材料で形成されている」ことを意味する。
　ダミーパッド４８は、ボンディングウェーブの進行変化に起因するボイドの発生を抑制する機能を有する。
　図８Ａに示すように、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８は、接合面４０ａの辺４０ａ１側に位置する端部４８ａ１と、この端部４８ａ１とは反対側に位置する端部４８ａ３との間の距離Ｌ１が１０ｎｍ以上であり、好ましくは１００ｎｍ以上である。また、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８は、接合面４０ａの辺４０ａ２側に位置する端部４８ａ２と、この端部４８ａ２とは反対側に位置する端部４８ａ４との間の距離Ｌ２が１０ｎｍ以上であり、好ましくは１００ｎｍ以上である。
　即ち、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８は、接合面４０ａの辺４０ａ１，４０ａ２側に位置する端部４８ａ１，４８ａ２と、この端部４８ａ１，４８ａ２とは反対側に位置する端部４８ａ３，４８ａ４との間の距離Ｌ１，Ｌ２が１０ｎｍ以上であり、好ましくは１００ｎｍ以上である。
　なお、詳細に図示していないが、接合面４０ａの角部４０ｂ２、４０ｂ３，４０ｂ４側に配置されたダミーパッド４８においても、接合面４０ａの角部４０ｂ１側に配置されたダミーパッド４８と同様に、接合面４０ａの辺側に位置する端部４８ａ１，４８ａ２と、この端部４８ａ１，４８ａ２とは反対側に位置する端部４８ａ３，４８ａ４との間の距離Ｌ１，Ｌ２が１０ｎｍ以上であり、好ましくは１００ｎｍ以上である。
　＜第１半導体チップと第２半導体チップとの接合＞
　図６Ａに示すように、第１半導体チップ２０の接合メタルパッド２７と、第２半導体チップ４０の接合メタルパッド４７とは、それぞれの接合面が互いに向かい合う状態でそれぞれの金属間接合により電気的及び機械的に接続されている。そして、この接合メタルパッド２７と接合メタルパッド４７との金属間接合により、第１半導体チップ２０の多層配線層２５の配線と、第２半導体チップ４０の多層配線層４５の配線とが電気的に導通する。
　図６Ａに示すように、第１半導体チップ２０の接合メタルパッド２７と、第２半導体チップ４０の接合メタルパッド４７とは、それぞれの接合面が互いに向かい合う状態でそれぞれの接合面が直接接合により接合されている。
　また、図６Ａに示すように、第１半導体チップ２０の絶縁層２６と、第２半導体チップ４０の絶縁層４６及びダミーパッド４８とは、それぞれが互いに向かい合う状態で直接接合により接合されている。
　即ち、第１半導体チップ２０の絶縁層２６及び接合メタルパッド２７を含む接合面２０ａと、第２半導体チップ４０の絶縁層４６、接合メタルパッド４７及びダミーパッド４８とが直接接合により接合されている。
　≪第２半導体チップの製造方法≫
　次に、後述する固体撮像装置の製造方法に含まれる第２半導体チップ４０の製造方法について、図１１Ａから図１１Ｄを用いて説明する。ここでは、ダミーパッド４８の形成に特化して説明する。
　図１１Ａは、半導体ウエハの模式的平面図であり、
図１１Ｂは、図１１ＡのＡ領域を拡大してチップ形成領域の構成を示す図であり、
図１１Ｃは、ダイシング工程を実施した状態を示す模式的工程平面図であり、
図１１Ｄは、リングＣＭＰ工程を実施した状態を示す模式的工程平面図である。
　固体撮像装置１Ａに含まれる第２半導体チップ４０は、図１１Ｂに示す半導体ウエハ７０のチップ形成領域７５に作成される。チップ形成領域７５は、Ｘ方向及びＹ方向のそれぞれの方向に延伸するスクライブライン７６で区画され、行列状に複数配置されている。図１１Ｂでは、Ｘ方向に延伸するスクライブライン７６と、Ｙ方向に延伸するスクライブライン７６とが交差する交差部７６ａの周囲に配置された４つのチップ形成領域７５を例示している。
　そして、このチップ形成領域７５をスクライブライン７６に沿って個々に小片化することにより、第２半導体チップ４０が形成される。チップ形成領域７５は、平面視での平面形状が方形状で構成されており、この第１実施形態では長方形状で構成されている。なお、スクライブライン７６は、物理的に形成されているものではない。
　図１１Ａに示す半導体ウエハ７０は、半導体層４２にトランジスタや多層配線層４５を形成する前工程が既に施されており、図１１Ｂに示すチップ形成領域７５には、図８、図９Ａ及び図９Ｂに示す半導体層４２、多層配線層４５及び接合面４０ａなどが形成されている。接合面４０ａは、多層配線層４５の絶縁層４６、接合メタルパッド４７及びダミーパッド４８を含む。ダミーパッド４８は、スクライブライン７６の交差部７６ａを囲むようにしてチップ形成領域７５の角部に配置され、２つの辺がスクライブライン７６に沿っている。以下、前工程が施された後の工程について説明する。
　前工程が施された半導体ウエハ７０をスクライブライン７６に沿ってダイシングし、図１１Ｃに示すように、半導体ウエハ７０の複数のチップ形成領域６５を個々に小片化して第２半導体チップ４０を形成する。半導体ウエハ７０のダイシングは、ダイシングテープに半導体ウエハ７０を接着固定した状態で行う。
　この工程において、第２半導体チップ４０が形成される共に、半導体チップ４０の角部側に配置されたダミーパッド４８を含む接合面４０ａが形成される。
　次に、ダイシングテープに複数の第２半導体チップ４０が接着固定された状態で複数の半導体チップ４０の各々の接合面４０ａにリングＣＭＰを施す。
　この工程において、半導体チップ４０の縁及びダミーパッド４８の縁が過研磨され、図１１Ｄに示すように、半導体チップ４０及びダミーパッド４８の各々の縁に曲面部Ｃｓが形成される。即ち、図９Ａ及び図９Ｂに示すように、接合面４０ａの辺４０ａ１～４０ａ４側に位置する端部４８ａ１，４８ａ２の厚さｔ１が、この端部４８ａ１，４８ａ２とは反対側に位置する端部４８ａ３，４８ａ４の厚さｔ２よりも薄いダミーパッド４８が形成される。即ち、この工程により、厚さ条件が（ｔ１＜ｔ２）のダミーパッド４８を有する第２半導体チップ４０が形成される。
　次に、第２半導体チップ４０の接合面４０ａを活性化させる表面改質処理を実施した後、第２半導体チップ４０は、後述する固体撮像装置１Ａの製造プロセス中のチップ接合工程に搬送される。
　なお、スクライブライン７６の交差部７６ａに亘ってダミーパッド４８を形成し、ウエハ積層体６０を小片化するときのダイシングでダミーパッド４８を分割してもよい。
　≪固体撮像装置の製造方法≫
　次に、固体撮像装置１Ａの製造方法について、図１２Ａから図１２Ｃ、及び図１３Ａから図１６Ｂを用いて説明する。
　図１２Ａは、ウエハ積層体の平面構成を示す図である。図１２Ｂは、ウエハ積層体の縦断面構造を示す模式的縦断面図である。図１２Ｃは、図１２ＡのＢ領域を拡大してチップ形成領域の構成を示す図である。
　また、図１３Ｂは図１３Ａのａ１３－ａ１３切断線に沿った縦断面構造を示す模式的縦断面図であり、
図１４Ｂは図１４Ａのａ１４－ａ１４切断線に沿った縦断面構造を示す模式的縦断面図であり、
図１５Ｂは図１５Ａのａ１５－ａ１５切断線に沿った縦断面構造を示す模式的縦断面図であり、
図１６Ｂは図１６Ａのａ１６－ａ１６切断線に沿った縦断面構造を示す模式的縦断面図である。
　また、図１４Ｃ及び図１４Ｄは、ウエハ積層体６０の接合面２０ａと第２半導体チップ４０の接合面４０ａとの接合方法を説明するための図である。
　ここで、固体撮像装置１Ａに含まれる第１半導体チップ２０は、図１２Ｃに示すウエハ積層体６０のチップ形成領域６５に製作される。チップ形成領域６５は、Ｘ方向及びＹ方向のそれぞれの方向に沿って延伸するスクライブライン６６で区画され、行列状に複数配置されている。図１２Ｃでは、９個のチップ形成領域６５を例示している。そして、この複数のチップ形成領域６５をスクライブライン６６に沿って個々に小片化することにより、第１半導体チップ２０が形成される。チップ形成領域６５の小片化は、以下に説明する製造工程が施された後に行われる。
　なお、スクライブライン６１は物理的に形成されているものではない。
　図１２Ａ及び図１２Ｂに示すように、ウエハ積層体６０は、互いに積層された２枚の半導体ウエハ６１及び６２を有する。
　半導体ウエハ６１は、半導体層２２と、この半導体層２２の素子形成面側に積層された多層配線層２３と、この半導体層２２の多層配線層２３側とは反対側に積層された多層配線層２５と、を含む。
　半導体ウエハ６２は、半導体層３２と、この半導体層３２の素子形成面側に積層された多層配線層３３とを含む。そして、半導体ウエハ６１及び６２は、半導体ウエハ６１の多層配線層２３側と半導体ウエハ６２の多層配線層３３側とが互いに向かい合う状態で接合されている。
　図１３Ａから図１６Ｂでは、一例としてウエハ積層体６０の１つのチップ形成領域６５を例示している。また、図１３Ａ及び図１３Ｂでは、固体撮像層１Ａの製造プロセスにおいて、ウエハ積層工程を実施してウエハ積層体６０を形成した状態を示している。
　図１３Ｂに示すように、チップ形成領域６５は、多層配線層２５、半導体層２２、多層配線層２３、多層配線層３３及び半導体層３２を含む。そして、多層配線層２３の接合メタルパッド２４と、多層配線層３３の接合メタルパッド３４とが直接接合で接合され、多層配線層２３と多層配線層３３との電気的な導通が成されている。そして、多層配線層２３の最上層の絶縁層２６と、多層配線層２３の最上層の絶縁層とが直接接合で接合されている。そして、チップ形成領域６５は、多層配線層２５の半導体層２２側とは反対側に接合面２０ａを有する。そして、この接合面２０ａは、多層配線層２５の最上層の絶縁層２６と、この絶縁層２６から表面（接合面）が露出する状態で絶縁層２６中に設けられた接合メタルパッド２７と、を含む。そして、チップ形成領域６５では、図１に示す画素アレイ部２Ａや、図１０Ａ及び図１０Ｂに示すロジック回路１３、ボンディングパッド（入出力端子）１４及び画素回路１５などが既に形成されている。以下、ウエハ積層体６０を形成した後の工程（ウエハ積層工程後の工程）について説明する。
　なお、この第１実施形態では、光電変換領域３５、カラーフィルタ層３６及びマイクロレンズ３７も既に形成された場合について説明するが、光電変換領域３５、カラーフィルタ層３６及びマイクロレンズ３７は、後述する封止体形成工程の後に形成してもよい。
　図１３Ａ及び図１３Ｂに示すウエハ積層体６０を形成した後、図１４Ａ及び図１４Ｂに示すように、ウエハ積層体６０のチップ形成領域６５に、第２半導体チップ４０を実装する。第２半導体チップ４０の実装は、第２半導体チップ４０の接合面４０ａとウエハ積層体６０の接合面２０ａとを直接接合で接合することによって行う。
　具体的には、まず、ウエハ積層体６０の接合面２０ａを活性化させる表面改善処理を実施す。この表面改善処理は、例えばウエハ積層体６０の接合面２０ａにプラズマを照射して酸化物や吸着物を取り去り、原子の未結合手（dangling bond）を作り出す。上述の第２半導体チップ４０の接合面４０ａを活性化させる表面改質処理においても、例えばプラズマ照射によって原子の未結合手（dangling bond）を作り出す。
　この工程において、ウエハ積層体６０の接合面２０ａに含まれる絶縁層２６及び接合メタルパッド２７の各々の表面が表面改善処理される。第２半導体チップ４０においても、接合面４０ａに含まれる絶縁層４６、接合メタルパッド４７及びダミーパッド４８の各々の表面が表面改善処理される。
　次に、図１４Ｃに示すように、表面改善処理が施されたウエハ積層体６０の接合面２０ａと、同じく表面改善処理が施された第２半導体チップ４０の接合面４０ａとが向かい合う状態でウエハ積層体６０のチップ形成領域６５に第２半導体チップ４０を搭載する。
　この工程において、ダミーパッド４８は、第２半導体チップ４０の接合面４０ａの辺側に位置する端部４８ａ１の厚さｔ１が、この端部４８ａ１とは反対側に位置する端部４８ａ３の厚さよりも薄くなっているので、図１４Ｃに示すように、ウエハ積層体６０の接合面２０ａとダミーパッド４８との間に空隙部６８が形成される。この空隙部６８は、ダミーパッドの端部４８ａ１が第２半導体チップ４０の側面と面一になっているため、第２半導体チップ４０の外部と連結される。また、ダミーパッド４８は、第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に近づくにつれてダミーパッド４８の厚さが薄くなる曲面部若しくは斜面部を含んでいるので、第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に近づくにつれて空隙部６８の開口面積も広くなる。
　次に、第２半導体チップの二次元平面での中心部から周辺部に向けてボンディングウェーブが生じるように、第２半導体チップ４０の接合面４０ａをウエハ積層体６０の接合面２０ａに圧着する。
　この工程において、ボンディングウェーブは、第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に到着する。接合面４０ａの辺に到着したボンディングウェーブは、進行速度が上昇して接合面４０ａの辺に沿って進行し、円形状に広がるボンディングウェーブの到着位置である、接合面４０ａの角部（４０ｂ１，４０ｂ２，４０ｂ３，４０ｂ４）に先回りする。しかしながら、接合面４０ａの角部側には、ダミーパッド４８による空隙部６８が形成されているので、接合面４０ａの辺に到着したボンディングウェーブが接合面４０ａの角部に先回りしても、雰囲気中の不活性ガスや空気などの気体を逃がすことができる。
　そして、第２半導体チップ４０の圧着に起因して第２半導体チップ４０の周縁部が変形し、図１４Ｄに示すように、ダミーパッド４８の上面（ウエハ積層体６０の接合面２０ａ側の面）が概ね平坦となり、ダミーパッド４８の下面（第２半導体チップ４０の半導体層４２側の面）が曲面部を有する形状となる。
　この工程により、ウエハ積層体６０の接合面２０ａの未接合手と第２半導体チップ４０の接合面４０ａの未接合手とが結合し、ウエハ積層体６０の接合面２０ａと第２半導体チップ４０の接合面４０ａとが表面活性化接合により結合される。具体的には、ウエハ積層体６０の接合面２０ａに含まれる絶縁層２６と第２半導体チップ４０の接合面４０ａに含まれる絶縁層４６及びダミーパッド４８とが表面活性化接合により接合される共に、ウエハ積層体６０の接合面２０ａに含まれる接合メタルパッド２７と第２半導体チップ４０の接合面４０ａに含まれる接合メタルパッド４７とが表面活性化接合により接合される。
　次に、図１５Ａ及び図１５Ｂに示すように、ウエハ積層体６０の接合面２０ａ側に、２つの第２半導体チップ４０の各々の上面及び側面を覆い、かつチップ形成領域６５の接合面２０ａ側とは反対側の表層部が平坦化された封止体５１を形成する。封止体５１は、例えば、チップ形成領域６５に第２半導体チップ４０の全体を覆うようにして封止材を形成した後、この封止材の表面を例えばＣＭＰ（Chemical Mechanical Polishing）法で平坦
化することによって形成することができる。封止材としては、例えば、エポキシ系の熱硬化性絶縁樹脂やポリイミド系の熱可塑性絶縁樹脂を用いることができる。また、封止材としては、流動性が高いＰＳＧ（Phsho Silicate Glass）などの酸化シリコン系の材料を用いることもできる。
　この工程において、２つの第２半導体チップ４０は、封止体５１で封止される。
　なお、封止体５１は、チップ形成領域６５において、第２半導体チップ４０の外側に封止材を回転塗布法などによって選択的に形成し、第２半導体チップ４０の上面側を露出させてもよい。
　次に、図１６Ａ及び図１６Ｂに示すように、半導体層３２を貫通し、ボンディングパッド１４の表面を露出するボンディング開口部３８を形成する。
　そして、この後、ウエハ積層体６０の複数のチップ形成領域６５をスクライブライン６６に沿って個々に小片化することにより、第１基板部２１及び第２基板部３１を含む第１半導体チップ２０が形成される共に、第１半導体チップ２０の接合面２０ａに第２半導体チップ４０の接合面４０ａが直接接合により接合されたチップ積層体が形成される。そして、第１半導体チップ２０、第２半導体チップ４０及び封止体５１を含む固体撮像装置１Ａがほぼ完成する。
　≪第１実施形態の主な効果≫
　この第１実施形態に係る固体撮像装置１Ａの第２半導体チップ４０は、平面視で接合面４０ａの角部（４０ｂ１，４０ｂ２，４０ｂ３，４０ｂ４）側に配置されたダミーパッド４８を有している。そして、ダミーパッド４８は、接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に位置する端部４８ａ１，４８ａ２の厚さｔ１が、この端部４８ａ１，４８ａ２とは反対側に位置する端部４８ａ３，４８ａ４の厚さｔ２よりも薄くなっている。
　このため、固体撮像装置１Ａの製造プロセスにおいて、ウエハ積層体６０の接合面２０ａと第２半導体チップ４０の接合面４０ａとを表面活性化接合で接合する際、接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に到着したボンディングウェーブが、円形状に広がるボンディングウェーブの到着位置である、接合面４０ａの角部（４０ｂ１，４０ｂ２，４０ｂ３，４０ｂ４）に先回りしても、接合面４０ａの角部側には、ダミーパッド４８による空隙部６８が形成されているので、雰囲気中の不活性ガスや空気などの気体を逃がすことができる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、ボイドの発生を抑制することができる。
　また、ボイドの発生を抑制することができるので、固体撮像装置１Ａの製造歩留まりの向上及び信頼性の向上をより一層図ることができる。
　なお、上述の第１実施形態では、固体撮像装置１Ａの製造プロセスにおいて、ウエハ積層体６０の接合面２０ａに第２半導体チップ４０の接合面２０ａを接合する場合について説明した。しかしながら、本技術は、上述の第１実施形態に限定されるものではない。例えば、固体撮像装置１Ａの製造プロセスにおいて、小片化された第１半導体チップ２０の接合面２０ａに第２半導体チップ４０の接合面４０ａを表面活性化接合で接合する場合にも本技術を適用することができる。
　また、上述の第１実施形態では、第２半導体チップ４０の接合面４０ａの角部（４０ｂ１，４０ｂ２，４０ｂ３，４０ｂ４）側にダミーパッド４８を設けた場合について説明しが、ダミーパッド４８は、例えば、第２半導体チップ４０の接合面４０ａの辺の中央部に設けてもよい。
　また、上述の第１実施形態では、固体撮像装置に本技術を適用した場合について説明したが、本技術は他の半導体装置にも適用することができる。
　また、上述の第１実施形態では、２つの半導体層が設けられた第１半導体チップ２０を用いた場合について説明したが、本技術は、単層の半導体層が設けられた第１半導体チップを用いる場合にも適用することができる。
　また、上述の第１実施形態では、２つの第２半導体チップ４０を接合する場合について説明したが、本技術は、１つ、又は３つ以上の第２半導体チップ４０を接合する場合にも適用することができる。また、本技術は、平面サイズが異なる第２半導体チップを接合する場合にも適用することができる。
　なお、ボンディングウェーブの進行速度は、未結合手の間隔に依存し、未結合手の間隔が広くなると遅くなる。したがって、絶縁層４６の未結合手の間隔よりも広い未結合手を含む材料でダミーパッド４８を形成してもよい。
　〔第２実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１７は、本技術の第２実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図１７に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の第１実施形態に係る固体撮像装置１Ａを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第２実施形態の電子機器１００では、固体撮像装置１０１においてボイドの発生が抑制されているため、製造歩留まりの向上及び信頼性の向上をより一層図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの第２半導体チップの構造として、上述した第２半導体チップの構造を採用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　第１接合面を有するベース部材と、
　方形状の第２接合面を有する半導体チップと、を備え、
　前記半導体チップの前記第２接合面と前記ベース部材の前記第１接合面とが直接接合で接合され、
　前記半導体チップは、平面視で前記第２接合面の辺側に配置されたダミーパッドを有し、
　前記ダミーパッドは、前記第２接合面の辺側に位置する第１端部の厚さが前記第１端部とは反対側に位置する第２端部の厚さよりも薄い、半導体装置。
（２）
　前記第１接合面は、第１絶縁層を含み、
　前記第２接合面は、第２絶縁層及び前記ダミーパッドを含み、
　前記第１絶縁層と、前記第２絶縁層及び前記ダミーパッドとが直接接合で接合されている、上記（１）に記載の半導体装置。
（３）
　前記第１接合面は、前記第１絶縁層に点在する第１接合メタルパッドを更に含み、
　前記第２接合面は、前記第２絶縁層に点在する第２接合メタルパッドを更に含み、
　前記第１接合メタルパッドと、前記第２接合メタルパッドとが直接接合で接合されている、上記（１）又は（２）に記載の半導体装置。
（４）
　前記ダミーパッドは、前記第２接合メタルパッドと同一層で形成されている、上記（３）に記載の半導体装置。
（５）
　前記ダミーパッドは、前記第１端部の厚さと、前記第２端部の厚さとの差が１０ｎｍ以上である、上記（１）から（４）の何れかに記載の半導体装置。
（６）
　前記ダミーパッドは、前記第１端部と前記第２端部との間の距離が１００ｎｍ以上である、上記（１）から（５）の何れかに記載の半導体装置。
（７）
　前記ダミーパッドは、平面視で前記第２接合面の４つの角部にそれぞれ配置されている、上記（１）から（６）の何れかに記載の半導体装置。
（８）
　前記ベース部材は、光電変換部が設けられた半導体層を有する、上記（１）から（７）の何れかに記載の半導体装置。
（９）
　前記ベース部材は、第１半導体チップであり、
　前記半導体チップは、第２半導体チップである、上記（１）から（８）の何れかに記載の半導体装置。
（１０）
　前記直接接合は、表面活性化接合である、上記（１）から（９）の何れかに記載の半導体装置。
（１１）
　半導体装置と、
　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
　前記半導体層から出力される信号に信号処理を行う信号処理回路と、
　を備え、
　前記半導体装置は、
　第１接合面を有するベース部材と、
　方形状の第２接合面を有する半導体チップと、を備え、
　前記半導体チップの前記第２接合面と前記ベース部材の前記第１接合面とが直接接合で接合され、
　前記半導体チップは、前記第２接合面の角部側に配置されたダミーパッドを有し、
　前記ダミーパッドは、前記角部側の厚さが前記角部側とは反対側の厚さよりも薄い、電子機器。
（１２）
　方形状の接合面と、前記接合面の角部側に配置されたダミーパッドとを有し、
　前記ダミーパッドは、前記角部側の厚さが前記角部側とは反対側の厚さよりも薄い、半導体チップ。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ　固体撮像装置
　２　チップ積層体
　２Ａ　画素アレイ部
　２Ｂ　周辺部
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１１　垂直信号線
　１３　ロジック回路
　１４　ボンディングパッド
　１５　画素回路（読出し回路）
　１６　光電変換部
　２０　第１半導体チップ（ベース部材）
　２０ａ　接合面（第１接合面）
　２１　第１基板部
　２２　半導体層
　２３　多層配線層
　２４　接合メタルパッド
　２５　多層配線層
　２６　絶縁層（第１絶縁層）
　２７　接合メタルパッド（第１接合メタルパッド）
　２８　コンタクト電極
　３１　第２基板部
　３２　半導体層
　３３　多層配線層
　３４　接合メタルパッド
　３５　光電変換領域
　３６　カラーフィルタ層
　３７　マイクロレンズ
　３８　ボンディング開口部
　４０　第２半導体チップ
　４０ａ　接合面（第２接合面）
　４０ａ１，４０ａ２，４０ａ３，４０ａ４　辺
　４０ｂ１，４０ｂ２，４０ｂ３，４０ｂ４　角部
　４２　半導体層
　４５　多層配線層
　４６　絶縁層（第２絶縁層）
　４７　接合メタルパッド
　４８　ダミーパッド
　４８ａ１，４８ａ２，４８ａ３，４８ａ４　端部
　５１　封止体
　６０　ウエハ積層体
　６１，６２　半導体ウエハ
　６３　チップ積層体形成領域
　６４　スクライブライン
　１００　電子機器
　１０１　固体撮像装置
　１０２　光学レンズ
　１０３　シャッタ装置
　１０４　駆動回路
　１０５　信号処理回路
　１０６　入射光
　ＡＭＰ　増幅トランジスタ
　ＦＤ　電荷保持領域
　ＦＤＧ　切替トランジスタ
　ＰＤ　光電変換素子
　ＲＳＴ　リセットトランジスタ
　ＳＥＬ　選択トランジスタ
　ＴＲ　転送トランジスタ

Claims (12)

  1. 　第１接合面を有するベース部材と、
    　方形状の第２接合面を有する半導体チップと、を備え、
    　前記半導体チップの前記第２接合面と前記ベース部材の前記第１接合面とが直接接合で接合され、
    　前記半導体チップは、平面視で前記第２接合面の辺側に配置されたダミーパッドを有し、
    　前記ダミーパッドは、前記第２接合面の辺側に位置する第１端部の厚さが前記第１端部とは反対側に位置する第２端部の厚さよりも薄い、半導体装置。
  2. 　前記第１接合面は、第１絶縁層を含み、
    　前記第２接合面は、第２絶縁層及び前記ダミーパッドを含み、
    　前記第１絶縁層と、前記第２絶縁層及び前記ダミーパッドとが直接接合で接合されている、請求項１に記載の半導体装置。
  3. 　前記第１接合面は、前記第１絶縁層に点在する第１接合メタルパッドを更に含み、
    　前記第２接合面は、前記第２絶縁層に点在する第２接合メタルパッドを更に含み、
    　前記第１接合メタルパッドと、前記第２接合メタルパッドとが直接接合で接合されている、請求項１に記載の半導体装置。
  4. 　前記ダミーパッドは、前記第２接合メタルパッドと同一層で形成されている、請求項３に記載の半導体装置。
  5. 　前記ダミーパッドは、前記第１端部の厚さと、前記第２端部の厚さとの差が１０ｎｍ以上である、請求項１に記載の半導体装置。
  6. 　前記ダミーパッドは、前記第１端部と前記第２端部との間の距離が１００ｎｍ以上である、請求項１に記載の半導体装置。
  7. 　前記ダミーパッドは、平面視で前記第２接合面の４つの角部にそれぞれ配置されている、請求項１に記載の半導体装置。
  8. 　前記ベース部材は、光電変換部が設けられた半導体層を有する、請求項１に記載の半導体装置。
  9. 　前記ベース部材は、第１半導体チップであり、
    　前記半導体チップは、第２半導体チップである、請求項１に記載の半導体装置。
  10. 　前記直接接合は、表面活性化接合である、請求項１に記載の半導体装置。
  11. 　半導体装置と、
    　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
    　前記半導体層から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記半導体装置は、
    　第１接合面を有するベース部材と、
    　方形状の第２接合面を有する半導体チップと、を備え、
    　前記半導体チップの前記第２接合面と前記ベース部材の前記第１接合面とが直接接合で接合され、
    　前記半導体チップは、前記第２接合面の角部側に配置されたダミーパッドを有し、
    　前記ダミーパッドは、前記角部側の厚さが前記角部側とは反対側の厚さよりも薄い、電子機器。
  12. 　方形状の接合面と、前記接合面の角部側に配置されたダミーパッドとを有し、
    　前記ダミーパッドは、前記角部側の厚さが前記角部側とは反対側の厚さよりも薄い、半導体チップ。
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2016027614A (ja) * 2014-07-07 2016-02-18 ローム株式会社 電子装置およびその実装構造
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