KR101070921B1 - 이미지 센서용 칩 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 이미지 센서용 칩 패키지를 구비하는 카메라 모듈의 크기를 줄이고, 제조 비용 및 시간을 감소하기 위하여, (ⅰ)상면측에 촬상소자 및 회로 패턴이 형성되고, 상기 상면에 배향하는 저면측에 회로 패턴들이 형성되며, 상기 상면측과 저면측의 회로 패턴들이 전기적으로 연결되어 있는 제1 반도체 칩; (ⅱ)상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴과 직접 부착(direct attach) 방법으로 본딩되는 적어도 하나의 제2 반도체 칩; (ⅲ)상기 제1 반도체 칩의 저면측에 이격되게 배치되며, 상기 제1 및 제2 반도체 칩과 외부와의 사이에서 전기적 신호를 전달하도록 구성되는 PCB; 및 (ⅳ)상기 PCB와 함께 상기 제1 및 제2 반도체 칩을 수용하도록 구성되며, 상기 촬상소자로 입사되는 빛이 통과하는 렌즈를 수납하는 렌즈 어셈블리가 전방부에 결합되는 하우징;을 포함하는 이미지 센서용 칩 패키지 및 그 제조방법을 제공한다.

Description

이미지 센서용 칩 패키지 및 그 제조방법{Chip package for image sensor and method of manufacturing the same}
도 1은 종래의 이미지 센서용 칩 패키지를 개략적으로 도시하는 단면도이다.
도 2는 종래의 다른 이미지 센서용 칩 패키지를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서용 칩 패키지를 개략적으로 도시하는 단면도이다.
도 4는 도 3에 도시된 이미지 센서용 칩의 평면도이다.
도 5는 도 3에 도시된 이미지 센서용 칩의 저면도이다.
도 6a는 다이의 상면에 촬상소자 및 회로 패턴을 형성하여 제1 반도체 칩을 형성하는 단계를 도시한다.
도 6b는 제1 반도체 칩의 저면측에 회로 패턴을 형성하는 단계를 도시한다.
도 6c는 제1 반도체 칩에 비아 홀(via hole) 또는 스루우 홀(through hole)을 형성하는 단계를 도시한다.
도 6d는 제1 반도체 칩의 상면과 저면에 형성된 회로패턴들을 전기적으로 연결하는 단계를 도시한다.
도 6e는 제2 반도체 칩을 제1 반도체 칩의 저면측 회로 패턴에 전기적으로 접속하는 단계를 도시한다.
도 6f는 제1 반도체 칩 저면측의 소정의 회로패턴에 범프(bump)를 형성하는 단계를 도시한다.
도 6g는 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴을 FPCB에 전기적으로 접속하는 단계를 도시한다.
도 6h는 제1 반도체 칩과 PCB 사이의 공간에 언더필(underfill)을 충진하는 단계를 도시한다.
도 6i는 하우징을 PCB에 고정하는 단계를 도시한다.
도 6j는 렌즈 어셈블리를 하우징에 고정하는 단계를 도시한다.
* 도면의 주요부분에 대한 부호의 간단한 설명 *
10: 제1 반도체 칩 11: 웨이퍼 다이(die)
12: 촬상소자 13, 14: 회로패턴
15, 31: 도전 패드 16, 25: 범프
17: 비아 홀(via hole) 19: 적외선 차단 필터
20: 제2 반도체 칩 21: DSP
22: 메모리 30: 연성회로기판
35: 언더필(underfill) 40: 하우징
45: 렌즈 어셈블리
본 발명은 이미지 센서용 칩 패키지 및 그 제조방법에 관한 것으로서, 더 상세하게는 이미지 센서, 디지털 신호 처리기, 메모리 및 PCB등을 구비한 카메라 모듈의 부피를 줄이기 위하여 이들을 하나의 패키지로 결합한 이미지 센서용 칩 패키지 및 그 제조방법에 관한 것이다.
이미지 센서는 피사체의 영상을 나타내는 빛을 각 픽셀마다 전기적인 신호로 변환하는 장치이다. 이미지 센서는 사진 및 동영상 촬영이 가능한 모든 소형 전자제품, 예를 들면 디지털 카메라, 휴대폰, PDA(portable digital assistant), 모니터 삽입용 CAM, 범퍼 장착용 자동차 후면 감시 카메라, 인터폰에 사용된다. 이미지 센서는 크게 CCD(charge coupled device) 및 CMOS(complementary mosfet oxidized semiconductor)로 구분된다. 이러한 이미지 센서는 일종의 반도체 칩이다.
반도체 칩은 외부의 충격 및 환경으로부터 보호하고, 외부와 전기적인 신호를 주고 받기 위해 패키징된다. 그리고, 이미지 센서용 칩으로부터 나온 전기적인 신호를 처리하기 위해 이미지 센서용 칩은 디지털 신호 처리기(digital signal processor, DSP)와 연결되며, 영상 정보를 저장하기 위해 이미지 센서용 칩은 메모리와 연결될 수 있다. 또한, 이미지 센서용 칩은 카메라 모듈 외부의 전자 소자와 전기 신호를 주고 받기 위해 연성회로기판(flexible printed circuit board, FPCB)이나 강성회로기판(hard printed circuit board, HPCB)에 전기적으로 접속(interconnection)된다.
도 1 및 도 2는 종래의 이미지 센서용 칩 패키지를 개략적으로 도시한 단면이다. 도 1을 참고하면, 이미지 센서용 칩(1)은 HPCB(6)의 상면에 금속 와이어(3)에 의해 와이어 본딩(wire bonding)됨으로써 접속되고, DSP(7)는 HPCB(6)의 저면에 플립칩 본딩(flipchip bonding)됨으로써 전기적으로 접속된다. 그리고, 촬상소자(image sensor)(2)의 상부에는 불필요한 적외선을 차단하기 위한 적외선 차단 필터(IR cut filter)(9)가 배치된다. 이 때, DSP(7)는 HPCB(6)의 저면에 위치되기 때문에 칩 패키지의 부피를 줄이기 어렵고, 이는 전자제품의 소형화, 박형화를 어렵게 만든다.
도 2를 참고하면, 이미지 센서용 칩(1)은 하우징(4)의 가장 아래쪽에 배치되고, 이미지 센서용 칩(1)의 상면 주변부(peripheral part)는 FPCB(8)와 플립칩 본딩(1a) 등에 의해 전기적으로 접속된다. DSP(7)는 하우징(4) 외부에 있는 FPCB(8)의 부분에 위치되어야 한다. 따라서, 칩 패키지의 부피를 줄이기 어렵고, 이는 전자제품의 소형화, 박형화를 어렵게 만든다.
따라서, 카메라 모듈을 초소형화시키기 어려운 문제가 있다.
본 발명은 카메라 모듈의 부피를 줄이기 위해 이미지 센서, DSP, 메모리 및 PCB등을 일체로 패키징하는 이미지 센서용 칩 패키지 및 그 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 일 측면에 따르면, (ⅰ)상면측에 촬상소자 및 회로 패턴이 형성되 고, 상기 상면에 배향하는 저면측에 회로 패턴들이 형성되며, 상기 상면측과 저면측의 회로 패턴들이 전기적으로 연결되어 있는 제1 반도체 칩; (ⅱ)상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴과 플립칩 본딩되는 적어도 하나의 제2 반도체 칩; (ⅲ)상기 제1 반도체 칩의 저면측에 이격되게 배치되며, 상기 제1 및 제2 반도체 칩과 외부와의 사이에서 전기적 신호를 전달하도록 구성되는 PCB; 및 (ⅳ)상기 PCB와 함께 상기 제1 및 제2 반도체 칩을 수용하도록 구성되며, 상기 촬상소자로 입사되는 빛이 통과하는 렌즈를 수납하는 렌즈 어셈블리가 전방부에 결합되는 하우징;을 포함하는 이미지 센서용 칩 패키지가 개시된다.
상기 제1 반도체 칩의 상면측과 저면측의 회로패턴들은 상기 제1 반도체 칩 내에 형성된 스루우 홀(through hole) 또는 비아 홀(via hole)에 텅스텐을 화학기상증착(chemical vapor deposition)하거나 전해구리도금(electro copper plating)을 행함으로써 서로 전기적으로 연결된다. 그리고, 상기 제1 반도체 칩의 저면측의 소정의 회로패턴은 상기 PCB와 플립칩 본딩(flip chip bonding)됨으로써 상기 제1 및 제2 반도체 칩은 외부와 전기적인 신호를 주고 받는다. 제2 반도체 칩은 DSP 칩 및/또는 메모리 칩일 수 있다.
이와 같이, 제1 반도체 칩, 제2 반도체 칩, PCB가 상하 방향으로 일체로 패키징되므로 이미지 센서용 칩 패키지의 부피를 크게 줄일 수 있다. 또한, 제1 반도체 칩, 제2 반도체 칩, PCB 사이의 각각의 전기적인 접속은 플립칩 본딩에 의해 이루어지므로 패키지의 집적도를 높일 수 있고, 전기적 특성 및 방열 특성이 향상된다.
제1 반도체 칩의 촬상소자 표면에 적외선 차단 필터가 증착됨으로써 형성될 수 있다. 따라서, 이미지 센서용 칩 패키지의 크기를 더욱 줄일 수 있다.
상기 제1 반도체 칩과 상기 PCB 사이의 공간에는 언더필(underfill)이 충진된다. 따라서, 이미지 센서용 칩 패키지의 내충격성 및 신뢰성이 향상된다.
본 발명의 다른 측면에 따르면, (ⅰ)다이의 상면에 촬상소자 및 회로 패턴을 형성하여 제1 반도체 칩을 형성하는 단계; (ⅱ)상기 제1 반도체 칩의 저면측에 회로 패턴을 형성하는 단계; (ⅲ) 상기 제1 반도체 칩에 비아 홀 또는 스루우 홀을 형성하는 단계; (ⅳ)상기 비아 홀 또는 스루우 홀을 통하여 상기 제1 반도체 칩의 상면과 저면측에 있는 소정의 회로 패턴을 전기적으로 연결하는 단계; (ⅴ)적어도 하나의 제2 반도체 칩을 상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴에 플립칩 본딩에 의해 접속(interconnection)하는 단계; (ⅵ)상기 제1 및 제2 반도체 칩과 외부와의 사이에서 전기적 신호를 전달하도록 상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴을 PCB에 접속하는 단계; 및 (ⅶ)상기 촬상소자로 입사되는 빛이 통과하는 렌즈를 수용하는 렌즈 어셈블리가 전방부에 결합되는 하우징을 상기 PCB에 고정하는 단계;를 포함하는 이미지 센서용 칩 패키지 제조 방법이 개시된다.
상기 제1 반도체 칩을 형성하는 단계부터 상기 제2 반도체 칩을 상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴에 접속하는 단계까지는 반도체 웨이퍼 레벨에서 진행된다. 따라서, 이미지 센서용 칩 패키지를 제조하는 시간과 비용이 크게 감소된다.
이하에서는, 첨부된 도면들에 도시된 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서용 칩 패키지를 개략적으로 도시하는 단면도이고, 도 4는 도 3에 도시된 이미지 센서용 칩의 평면도이며, 도 5는 도 3에 도시된 이미지 센서용 칩의 저면도이다.
도면을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서용 칩 패키지는 제1 반도체 칩(10)을 구비한다. 제1 반도체 칩(10)의 상면측에는 촬상소자(12)가 형성되어 있으며, 제1 반도체 칩(10)의 상면 및/또는 내부에는 상기 촬상소자(12)와 전기적으로 연결된 소정의 회로 패턴(13)이 형성되어 있다. 즉, 도 4에 도시된 바와 같이 제1 반도체 칩(10)의 중심에는 촬상소자(12)가 위치하고, 주변부에는 도전 패드(13)를 포함한 회로 패턴(13)이 형성된다. 도전 패드(13)의 배치 및 개수는 다양하게 변화될 수 있다.
그리고, 촬상소자(12)위에는 필터, 예를 들면 적외선 차단 필터(19)가 형성될 수 있다. 이런 필터(19)는 촬상소자(12)가 있는 제1 반도체 칩(10)의 상면에 CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition) 등에 의하여 증착될 수 있는데, 이는 본 발명의 경우, 종래와는 달리 제1 반도체 칩(10)의 상면에 와이어 본딩이나 플립칩 본딩될 필요가 없고, 그 결과 제1 반도체 칩(10)의 상면에 증착이 가능하기 때문이다. 따라서, 필터(19)들을 제1 반도체 칩(10)의 상부에 있는 하우징(40) 부분에 별도로 부착하지 않아도 되므로 칩 패키지의 부피를 줄일 수 있다.
또한, 제1 반도체 칩(10)의 저면에는 도전 패드(15)를 포함한 소정의 회로 패턴(14, 15)이 형성되어 있다. 그리고 제1 반도체 칩(10)의 상면측에 있는 회로 패턴(13)과 저면측에 있는 회로 패턴(14, 15)은 비아 홀(via hole) 또는 스루우 홀(through hole)을 통해 전기적으로 연결된다. 그리고 도 5에 도시된 바와 같이, 제1 반도체 칩(10)의 저면측에 있는 회로 패턴(14, 15) 중 소정의 도전 패드(15)에는 제2 반도체 칩(20), 예를 들면 DSP 칩(21) 및/또는 메모리 칩(22)이 전기적으로 접속된다. 그 결과, 도전 패드(15)를 통하여 촬상 소자(12)로부터 나온 전기적인 신호는 DSP 칩(21) 및/또는 메모리 칩(22)으로 전달된다. 또한, 소정의 도전 패드(15)에는 FPCB(30)가 전기적으로 접속된다. 그 결과, 촬상 소자(12), DSP 칩(21), 메모리 칩(22)은 외부와 전기적인 신호를 주고 받을 수 있다.
이때, 전기적 접속은 다양한 방법에 의하여 이루어질 수 있으며, 바람직하게는 플립칩 본딩에 의해 이루어진다. 또한, 상기 전기적 접속은 TAB(tape automated bonding)에 의해 이루어질 수 있다. 즉, 제1 반도체 칩(10)과 제2 반도체 칩(20), FPCB(30)가 상하 방향으로 일체되게 적층된다. 따라서, 칩 패키지의 부피를 줄일 수 있다. 또한, 플립칩 본딩에 통한 장점을 갖는다. 즉, 제1 반도체 칩(10)과 제2 반도체 칩(20)을 플립칩 본딩에 의해 결합하면 첫째 접속부의 길이가 최소화되어 전기적인 특성이 향상되고, 둘째 I/O 집적도를 높여 I/O 수를 증가시킬 수 있으며, 셋째 패키지 크기를 감소시킬 수 있으며, 넷째 방열 특성이 우수하다.
뿐만 아니라 제1 반도체 칩(10)의 저면측에는 커패시터, 저항, 코일 등의 수동소자(미도시) 등도 전기적으로 접속되도록 실장(mount)될 수 있다. 상기 수동소자들을 제1 반도체 칩(10)의 저면에 전기적으로 접속시키는 방법은 개별 수동소자를 실장시키는 방법 이외에도 박막 또는 후막 필름의 형태로 제1 반도체 칩(10)의 저면에 집적시키는 방법도 사용될 수 있다.
한편, 제1 반도체 칩(10)의 저면측에 있는 회로 패턴(14, 15) 중 소정의 도전 패드(15)에는 범프(bump)(16)가 형성된다. 범프(16)는 반도체 칩을 기판의 회로 패턴에 플립칩 본딩 또는 TAB에 의해 전기적으로 접속시키기 위한 전도성 돌기이다. 범프(16) 재질로는 금(Au), 솔더(solder), 구리(Cu)등의 금속재료와, 수지에 금속입자가 혼입된 도전성 수지, 또는 수지표면에 금속재료를 피복한 수지-금속복합재료 등이 있다. 범프(16)의 형성 위치 및 개수는 다양하게 변화될 수 있다.
범프(16)와 FPCB의 도전 패드(31)는 플립칩 본딩과 같은 방법에 의해 전기적으로 접속된다. 그럼으로써, 상면에서부터 저면 방향으로 제1 반도체 칩(10), 제2 반도체 칩(20), FPCB(30)가 일체로 적층된다. 따라서, 이미지 센서용 칩 패키지의 부피를 작게 할 수 있다.
한편, 제1 반도체 칩(10)의 저면과 FPCB(30) 사이의 공간에는 언더필(underfill)이 충진될 수 있다. 그럼으로써 내충격성 및 신뢰성을 향상시킬 수 있다.
하우징(40)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 둘러싸도록 FPCB(30)의 상면에 결합된다. 하우징(40)의 상부는 개방되어 있으며 하우징(40) 상부의 내측에는 나사산이 형성되어 있다. 그리고 하우징(40) 상부에는 렌즈 어셈블리(45)가 나사 결합될 수 있다. 그럼으로써, 하우징(40)은 이미지 센서용 칩 패키지를 외부의 충격 및 환경으로부터 보호하고 기밀을 유지한다. 렌즈 어셈블리(45)는 일련의 렌즈, 배럴 및 줌(zooming) 구동부재 등이 결합된다.
이와 같은 구성에 의하여, 본 발명의 일 실시예에 따른 이미지 센서용 칩 패키지는 부피를 적게 차지하도록 패키징될 수 있어서 카메라 모듈을 부피를 크게 줄일 수 있다. 그 결과, 카메라 모듈을 구비한 전자 제품의 크기를 더욱 작게 할 수 있다.
이하에서는 도 6a 내지 6j를 참조하여 본 발명의 일 실시예에 따른 이미지 센서용 칩 패키지를 제조하는 방법을 설명한다.
도 6a는 웨이퍼 다이(11)의 상면에 촬상소자(12) 및 회로 패턴(13)을 형성하여 제1 반도체 칩(10)을 형성하는 단계를 도시한다. 제1 반도체 칩(10)은 실리콘 웨이퍼(wafer)로부터 만든다. 즉, 웨이퍼 다이(11)의 상면을 가공, 예를 들면 막 형성 공정, 막의 패턴 형성(patterning) 공정, 불순물의 주입(doping)등의 공정을 선택적으로 수회 반복함으로써 촬상소자(12)를 형성한다. 그리고, 촬상소자(12)의 배선(wiring)을 위하여 소정 단자에 회로 패턴(13)을 형성하여야 한다. 회로 패턴(13)은 일반적으로 알루미늄 박막을 형성한 후, 마스킹(masking) 공정을 함으로써 만들 수 있다. 알루미늄 박막은 예로 들어 PVD에 의하여 형성될 수 있다. 또한, 회로 패턴(13)층을 보호하기 위해 보호층(passivation layer)(미도시)을 더 형성할 수 있다. 도 6a에 도시된 단계는 도 4에 도시된 바와 같은 반도체 웨이퍼 레벨에서 진행될 수 있다.
도 6a에 도시된 단계가 끝난 이후에 웨이퍼 다이(11)의 저면을 연마(grinding)하는 공정을 추가로 수행할 수 있다. 이는 웨이퍼 다이(11)에 촬상소자(12)를 형성하는 가공 시 웨이퍼를 용이하게 취급할 수 있도록 초기에 웨이퍼를 두껍게 만들었기 때문에 이후에 웨이퍼를 적당한 두께가 되도록 만들어야 하기 때문이다. 이와 더불어, 웨이퍼 다이(11)의 연마된 저면을 완전히 절연시키기 위해 보호막(protective film)을 형성할 수도 있다.
도면에는 도시되지 않았으나, 이 단계 이후에 제1 반도체 칩(10)의 촬상소자(12) 표면에 필터, 예를 들면 IR 차단 필터(19)를 더 형성하는 단계가 있을 수도 있다. 이 필터(19)는 촬상소자(12)가 있는 제1 반도체 칩(10)의 상면에 CVD 또는 PVD 등에 의하여 증착될 수 있다. 이와 달리, 필터(19)를 제1 반도체 칩(10)의 상면에 증착하지 않는 경우에는 하우징(40)의 내부에 고정시키도록 구성할 수 있다.
도 6b는 제1 반도체 칩(10)의 저면측에 회로 패턴(14, 15)을 형성하는 단계를 도시한다. 저면측의 회로 패턴(14, 15)은 상면측의 회로 패턴(13) 형성 방법과 동일한 방법으로 만들 수 있다. 회로 패턴(14, 15)층을 보호하기 위해 보호층(passivation layer)(미도시)을 더 형성할 수 있다. 도 6b에 도시된 단계도 반도체 웨이퍼 레벨에서 진행될 수 있다.
도 6c는 제1 반도체 칩(10)에 비아 홀(17) 또는 스루우 홀(17)을 형성하는 단계를 도시한다. 홀(17)을 형성하는 방법은 기계적인 드릴링 또는 레이저 드릴링 등을 이용하여 수행할 수 있다. 도 6c에 도시된 단계도 반도체 웨이퍼 레벨에서 진행될 수 있다.
도 6d는 제1 반도체 칩(10)의 상면과 저면에 형성된 회로 패턴(13, 15)들을 전기적으로 연결하는 단계를 도시한다. 이 단계에서는, 비아 홀(17) 또는 스루우 홀(17)에 텅스텐(18)을 화학기상증착(chemical vapor deposition, CVD)법에 의해 증착하거나 전해구리도금(electro copper plating)법에 의해 구리(18)를 도금한다. 그럼으로써 제1 반도체 칩(10)의 상면측의 소정의 회로 패턴(13)부와 저면측의 소정의 회로 패턴(14, 15)부는 전기적으로 연결된다. 상기한 홀(17) 형성 방법이나 층간 전기적 연결 방법은 공지의 기술인 바 자세한 설명은 생략한다. 도 6d에 도시된 단계도 반도체 웨이퍼 레벨에서 진행될 수 있다.
도 6e는 제2 반도체 칩(20)을 제1 반도체 칩(10)의 저면측 회로 패턴(14, 15)에 전기적으로 접속하는 단계를 도시한다. 제2 반도체 칩(20)은 DSP 칩(21)이거나 메모리 칩(22)일 수 있다. 또한, 전기적으로 접속되는 제2 반도체 칩(20)은 DSP 칩(21)이나 메모리 칩(22) 중 어느 하나만 제1 반도체 칩(10)에 실장될 수도 있고, DSP 칩(21)과 메모리 칩(22) 모두 실장될 수도 있다.
이때, 제2 반도체 칩(20)은 제1 반도체 칩(10)의 저면측 회로 패턴(14, 15)에 플립칩 본딩 또는 TAB에 의해 전기적으로 접속될 수 있다. 이를 위하여, 제2 반도체 칩(20)의 도전 패드에는 범프(25)를 형성할 수 있다. 범프(25)를 형성하는 방법으로는 증착(evaporation) 방법, 전해 도금(electroplating) 방법, 스크린 프린팅 방법, 솔더볼 탑재 방법, 스터드(stud) 방법, 수퍼-쥬피트(Super-Juffit) 방법 등이 있다.
이후, 범프(25)가 형성된 제2 반도체 칩(20)을 제1 반도체 칩(10)의 저면에 정렬한 후, 직접 부착(direct attachment) 방법에 의하여 본딩한다. 직접 부착 방법은 플립칩 본딩 또는 TAB 일 수 있다. 플립칩 본딩은 제2 반도체 칩(20)의 상면이 제1 반도체 칩(10)의 저면을 향하도록 뒤집고, 제2 반도체 칩(20)의 범프(25)를 제1 반도체 칩(10) 저면의 도전 패드에 직접 부착하는 방법이다. 플립칩 본딩은 비등방성도전필름(anisotropic conductive film: ACF), 비도전성 페이스트(non-conductive paste: NCP) 또는 비도전성 필름(non-conductive film: NCF)등에 의해 수행될 수 있다. 이외에도 플립칩 본딩은 솔더 결합, 열압착 결합, 열 초음파(thermosonic) 결합에 의하여 수행될 수도 있다. 도 6e에 도시된 단계도 반도체 웨이퍼 레벨에서 진행될 수 있다.
도 6f는 제1 반도체 칩(10)의 저면측의 소정의 회로 패턴(15)에 범프(16)를 형성하는 단계를 도시한다. 이 범프(16) 형성 방법은 상기한 범프(25) 형성 방법과 유사하다.
이때, 제2 반도체 칩(20)이 상기 범프(16)의 가장 아랫부분의 높이 이하로 오지 않도록 제1 반도체 칩(10)의 저면측에 형성되는 범프(16)의 크기를 적절히 조절하여야 한다. 즉, 제1 반도체 칩(10)의 저면측에 형성되는 범프(16)는 제1 반도체 칩(10)과 FPCB(30)를 전기적으로 접속하는 역할 뿐만 아니라 제2 반도체 칩(20)이 제1 반도체 칩(10)과 FPCB(30) 사이의 공간에 수용되도록 이미지 센서용 칩 패키지의 높이를 조절하는 역할도 수행한다.
도 6g는 제1 반도체 칩(10)의 저면측에 있는 소정의 회로 패턴(15)을 FPCB(30)에 전기적으로 접속하는 단계를 도시한다. 이 전기적 접속 방법은 상기한 플립칩 본딩 또는 TAB에 의해 이루어질 수 있다. 도 6f 및 6g에 도시된 단계도 반도체 웨이퍼 레벨에서 진행될 수 있다.
즉, 도 6a 내지 도 6g에 도시된 단계는 반도체 웨이퍼 레벨에서 진행할 수 있고, 그리고 나서 각 다이(11)를 절단(sawing) 또는 개별화(singulation)한 후, 나머지 단계를 진행할 수 있다. 그 결과, 이미지 센서용 칩 패키징의 많은 공정을 웨이퍼 레벨에서 진행할 수 있게 되어 제조 공정을 신속하게 하고, 제조 비용을 감소시킬 수 있다.
도 6h는 제1 반도체 칩(10)과 FPCB(30) 사이의 공간에 언더필(underfill)을 충진하는 단계를 도시한다. 제1 반도체 칩(10)과 FPCB(30)가 전기적으로 접속된 후에는 그 사이의 공간에 언더필 충진을 수행한다. 언더필의 종류에는 플로우, 비플로우(no-flow), 웨이퍼 레벨의 세 가지가 있다. 본 발명에서는 열경화성 실런트(sealant)를 제1 반도체 칩(10)의 측면에 공급(dispensing)하여 실런트가 미세관 현상으로 공간에 스며들어가게 한다. 그 이후, 실런트가 경화됨으로써 이미지 센서용 칩 패키지의 내충격성 및 신뢰성을 향상시킬 수 있다.
도 6i는 하우징(40)을 FPCB(30)에 고정하는 단계를 도시한다. 이를 위하여, 다양한 방법이 사용될 수 있다. 예를 들면, FPCB(30) 상면의 주변부에 실런트(미도시)를 도포(dispensing)한다. 그리고 실런트 도포부에 맞게 하우징(40)을 정렬하고 FPCB(30)에 놓는다. 실런트를 열경화시킴으로써 하우징(40)은 FPCB(30)에 단단히 고정된다.
도 6j는 렌즈 어셈블리(45)를 하우징(40)에 고정하는 단계를 도시한다. 하우징(40)의 상부는 개방되어 있고, 상부 내면에는 나사산이 형성되어 있다. 상기 나사산에는 렌즈 어셈블리(45)가 나사 결합된다. 이로써 촬상소자(12)와 DSP 칩(21)이 하우징(40)과 FPCB(30)내에 일체로 패키징되어 이미지 센서용 칩 패키지 가 완성된다.
특히, 이미지 센서용 칩 패키지는 제1 반도체 칩(10), 제2 반도체 칩(20), FPCB(30)를 상하 방향으로 플립칩 본딩에 의해 집적함으로써 부피를 줄이는데 효과적이다. 또한, IR 차단 필터(19)등도 제1 반도체 칩(10)의 상면에 증착시킬 수 있게 되어 부피를 더욱 줄일 수 있다. 뿐만 아니라, 많은 공정이 웨이퍼 레벨에서 진행될 수 있으므로 제조 시간 및 비용을 줄일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
본 발명의 일 실시예에 따른 이미지 센서용 칩 패키지는 제1 반도체 칩, 제2 반도체 칩, PCB를 상하 방향으로 플립칩 본딩에 의해 집적하고, IR 차단 필터등도 제1 반도체 칩의 상면에 증착시킬 수 있게 되어 그 부피를 크게 줄일 수 있다. 따라서, 카메라 모듈의 크기를 줄이는데 기여할 수 있다.
뿐만 아니라, 이미지 센서용 칩 패키지 제조 공정 중 많은 공정이 웨이퍼 레벨에서 진행될 수 있으므로 제조 시간 및 비용을 줄일 수 있다.

Claims (19)

  1. 상면측에 촬상소자 및 회로 패턴이 형성되고, 상기 상면에 배향하는 저면측에 회로 패턴들이 형성되며, 상기 상면측과 저면측의 회로 패턴들이 전기적으로 연결되어 있는 제1 반도체 칩;
    상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴과 직접 부착(direct attachment) 방법으로 본딩되는 적어도 하나의 제2 반도체 칩;
    상기 제1 반도체 칩의 저면측에 이격되게 배치되며, 상기 제1 및 제2 반도체 칩과 외부와의 사이에서 전기적 신호를 전달하도록 구성되는 PCB; 및
    상기 PCB와 함께 상기 제1 및 제2 반도체 칩을 수용하도록 구성되며, 상기 촬상소자로 입사되는 빛이 통과하는 렌즈를 수납하는 렌즈 어셈블리가 전방부에 결합되는 하우징;을 포함하는 이미지 센서용 칩 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 제2 반도체 칩은 디지털 신호 처리기(Digital signal processor) 칩 및 메모리 칩 중 선택된 적어도 어느 하나인 이미지 센서용 칩 패키지.
  3. 제1 항에 있어서,
    상기 제1 반도체 칩의 상면측과 저면측의 회로패턴들은 상기 제1 반도체 칩 내에 형성된 스루우 홀(through hole) 또는 비아 홀(via hole)에 텅스텐을 화학기 상증착(chemical vapor deposition)함으로써 서로 전기적으로 연결되는 이미지 센서용 칩 패키지.
  4. 제1 항에 있어서,
    상기 제1 반도체 칩의 상면측과 저면측의 회로패턴들은 상기 제1 반도체 칩 내에 형성된 스루우 홀(through hole) 또는 비아 홀(via hole)을 전해구리도금(electro copper plating)을 행함으로써 서로 전기적으로 연결되는 이미지 센서용 칩 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    제1 반도체 칩의 촬상소자 표면에 형성된 필터를 더 포함하는 이미지 센서용 칩 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 제1 반도체 칩의 저면측의 소정의 회로패턴은 상기 PCB와 플립칩 본딩(flip chip bonding)됨으로써 상기 제1 및 제2 반도체 칩은 외부와 전기적인 신호를 주고 받는 이미지 센서용 칩 패키지.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6 항에 있어서,
    상기 제1 반도체 칩의 저면측의 주변부에는 상기 저면측의 소정의 회로패턴 과 전기적으로 연결되는 도전 패드가 형성되고, 상기 도전 패드상에는 범프가 형성되며, 상기 플립칩 본딩은 상기 범프를 상기 PCB의 도전 패드에 전기적으로 접속(interconnection)시킴으로써 이루어지는 이미지 센서용 칩 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제6 항에 있어서,
    상기 제1 반도체 칩과 상기 PCB 사이의 공간에는 언더필(underfill)이 충진된 이미지 센서용 칩 패키지.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 직접 부착 방법은 플립칩 본딩 방법인 이미지 센서용 칩 패키지.
  10. 다이의 상면에 촬상소자 및 회로 패턴을 형성하여 제1 반도체 칩을 형성하는 단계;
    상기 제1 반도체 칩의 저면측에 회로 패턴을 형성하는 단계;
    상기 제1 반도체 칩에 비아 홀 또는 스루우 홀을 형성하는 단계;
    상기 비아 홀 또는 스루우 홀을 통하여 상기 제1 반도체 칩의 상면과 저면측에 있는 소정의 회로 패턴을 전기적으로 연결하는 단계;
    적어도 하나의 제2 반도체 칩을 상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴에 플립칩 본딩에 의해 접속(interconnection)하는 단계;
    상기 제1 및 제2 반도체 칩과 외부와의 사이에서 전기적 신호를 전달하도록 상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴을 PCB에 접속하는 단계; 및
    상기 촬상소자로 입사되는 빛이 통과하는 렌즈를 수용하는 렌즈 어셈블리가 전방부에 결합되는 하우징을 상기 PCB에 고정하는 단계;를 포함하는 이미지 센서용 칩 패키지 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서,
    상기 제1 반도체 칩을 형성하는 단계부터 상기 제2 반도체 칩을 상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴에 접속하는 단계까지는 반도체 웨이퍼 레벨에서 진행되는 이미지 센서용 칩 패키지 제조방법.
  12. 제10 항에 있어서,
    상기 제1 반도체 칩의 상면과 저면측에 있는 소정의 회로 패턴을 전기적으로 연결하는 단계는 상기 스루우 홀 또는 비아 홀에 텅스텐을 화학기상증착(chemical vapor deposition)함으로써 서로 전기적으로 연결되는 이미지 센서용 칩 패키지 제조방법.
  13. 제10 항에 있어서,
    상기 제1 반도체 칩의 상면과 저면측에 있는 소정의 회로 패턴을 전기적으로 연결하는 단계는 상기 스루우 홀 또는 비아 홀에 전해구리도금(electro copper plating)을 행함으로써 서로 전기적으로 연결되는 이미지 센서용 칩 패키지 제조방 법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서,
    상기 제1 반도체 칩을 형성하는 단계 이후에,
    상기 제1 반도체 칩의 촬상소자 표면에 필터(filter)를 형성하는 단계를 더 포함하는 이미지 센서용 칩 패키지 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14 항에 있어서,
    상기 필터는 화학기상증착(CVD)법에 의해 형성되는 이미지 센서용 칩 패키지 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서,
    상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴을 상기 PCB에 접속하는 단계는 상기 저면측에 있는 소정의 회로 패턴을 상기 PCB에 플립칩 본딩에 의해 결합함으로써 행해지는 이미지 센서용 칩 패키지 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16 항에 있어서,
    상기 플립칩 본딩은 상기 저면측의 소정의 회로패턴과 전기적으로 연결되는 도전 패드 상에 형성된 범프를 상기 PCB의 도전 패드에 플립칩 본딩 함으로써 행해지는 이미지 센서용 칩 패키지 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서,
    상기 제1 반도체 칩의 저면측에 있는 소정의 회로 패턴을 PCB에 접속하는 단계 이후에, 상기 제1 반도체 칩과 상기 PCB 사이의 공간에 언더필(underfill)을 충진하는 단계를 더 포함하는 이미지 센서용 칩 패키지 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서,
    상기 제2 반도체 칩은 디지털 신호 처리기(digital signal processor) 칩 및 메모리 칩 중 선택된 적어도 어느 하나인 이미지 센서용 칩 패키지 제조방법.
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