KR101020876B1

KR101020876B1 - 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩스케일 패키지 및 제조방법

Info

Publication number: KR101020876B1
Application number: KR1020080065493A
Authority: KR
Inventors: 박태석; 김용성
Original assignee: 박태석
Priority date: 2008-07-07
Filing date: 2008-07-07
Publication date: 2011-03-09
Also published as: KR20100005455A

Abstract

본 발명은 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지에 관한 것으로, 보다 자세하게는 전극패드와 인접한 영역에 기판을 관통하는 비아홀을 형성하고 전도체를 충진하여 형성된 관통전극을 형성함으로써, 관통홀을 형성하기 위한 식각 공정의 수를 줄이면서, 전극패드와 PCB, RPCB 또는 FPCB 사이에 전기적 상호연결 길이를 단축시켜, 전기적 특성이 향상된 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다.

본 발명의 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지는 복수의 반도체 소자와 전극패드가 형성된 기판; 다이싱 스트리트에 상기 전극패드와 접하게 형성된 관통홀; 상기 관통홀과 상기 기판의 후면에 형성된 절연막; 상기 전극패드, 상기 절연막 및 상기 기판 후면에 형성된 금속 시드층; 상기 전극패드 상부와 상기 관통홀 내부에 형성된 상기 금속 시드층과 관통전극; 및 상기 관통전극에 형성된 범프를 포함함에 기술적 특징이 있다.

본 발명의 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법은 기판상에 복수의 반도체 소자와 전극패드를 형성하는 단계; 사진식각공정을 이용하여 다이싱 스트리트와 상기 전극패드 사이에 기판을 식각하여 비아홀을 형성하는 단계; 상기 기판 후면을 연마하여 상기 비아홀을 노출시켜 관통홀로 형성하는 단계; 상기 관통홀에 절연층과 시드층을 형성한 후, 관통전극을 형성하는 단계; 및 상기 관통전극상에 범프를 형성하는 단계를 포함함에 기술적 특 징이 있다.

반도체, 소자, 이미지, 센서, 관통전극, 전극패드

Description

관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지 및 제조방법{WAFER LEVEL CHIP SCALE PACKAGE OF SEMICONDUCTOR DEVICE BY MEANS OF THROUGH HOLE INTERCONNECTION AND METHOD FOR MANUFACTURING THE SAME}

이미지 센서는 광학 영상을 전기적 신호로 변환시키는 반도체 소자로 영상신호를 저장, 전송 및 디스플레이 장치로 표시하기 위해 사용한다. 이미지 센서의 종류는 전하 우물(potential well)의 깊이를 전하를 전달하고자 하는 방향으로 연속적으로 조절하여 전하를 전송하는 전하결합소자(Charge-Coupled Device, 이하 CCD) 와 하나의 픽셀 단위 셀(cell)의 내부에 하나 이상의 트랜지스터와 광센서인 포토 다이오드로 촬상하는 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor, 이하 CMOS)로 크게 분류된다.

CCD와 CMOS와 같은 실리콘 이미지 센서는 휴대폰, 개인 휴대단말기(PDA)용 카메라로 널리 사용되고 있다. 최근 휴대폰은 전체 두께를 획기적으로 줄여 휴대하기에 편리하도록 개발 생산되고 있다. 휴대폰이 두께가 얇아지면서 다수의 부품들이 소형, 박형으로 요구되고 있다. 휴대폰용 카메라 모듈은 전체 높이를 가능한 한 낮게, 가로×세로 사이즈도 가능한 한 센서 칩 사이즈로 제조하는 것이 요구된다.

이러한 이미지 센서 칩의 패키지 공정의 마지막은 인쇄회로기판 상부에 본딩을 함으로써, 패키징된 이미지 센서를 카메라 모듈화하는 것이다.

이미지 센서는 이미지 센싱 창과 센싱 창에서 출력된 전기적 신호를 입/출력하기 위한 전극 패드가 동일면에 형성되어 있어 일반적인 방법으로는 이미지 센서의 모듈화하기가 어렵다. 따라서, PCB상에 다이(Die) 본딩, 와이어 본딩(wire bonding) 방법 등을 통하여 카메라를 모듈 화하는 공정이 필요하다. 그러나 이러한 공정은 카메라 모듈의 사이즈와 높이가 증가하여 더욱 두께가 얇아지고, 따라 점점 소형화되어가는 휴대용 기기에 내장하기가 어렵다는 단점이 있다.

이러한 사이즈 문제를 해결하는 다른 모듈화 방법은 웨이퍼 레벨(Wafer level)의 칩 스케일 패키지(CSP: Chip Scale(or Size) Package)이다.

이미지 센서의 WL-CSP(Wafer Level - Chip Scale Package) 방식은 이방성 전도성 필름을 이용하여 센서 칩과 연질 및 경질 인쇄회로기판(FPCB: Flexible Printed Circuit Board or RPCB: Rigid Printed Circuit Board)을 본딩하는 것으로서, 웨이퍼 레벨에서 센서 칩에 형성된 전극 패드위에 스터드 범프를 형성한다. 다음으로, 센서 칩에 형성된 센싱부에 대응하는 크기로 이방성 전도성 필름(ACF : Anisotropic Conductive Film)과 FPCB에 구멍을 형성하여 센서 칩, 이방성 전도성 필름 그리고 FPCB를 적층한 후, 열과 압력을 가하여 본딩하여 최종적으로 카메라 모듈로 형성한다.

그러나 이방성 전도성 필름을 이용한 본딩 방법으로는 센서 표면에 형성된 스터드 범프 패드(stud bump Pad)에 이방성 전도성 필름을 이용하여 접착하므로 FPCB 제작시에 미세 배선이 필요하고, FPCB에 구멍을 내어 창을 형성할 때 발생한 파편이 잔류하여 모듈의 조립 수율을 떨어뜨리는 등 문제점이 있다.

특히, ACF에 창을 형성하는 것과 이를 이용하여 이미지 센서와 FPCB를 프리본딩(Pre-bonding)하는 과정은 자동화 공정이 어려워 작업자가 직접 공정에 참여함으로써, 생산효율을 저하하는 단점이 있다.

도 1은 종래의 패키징 처리된 이미지 센서의 단면을 도시한 것이다.

와이어 본딩의 단점을 해결하기 위하여 이스라엘의 쉘케이스(Shellcase)社는 제1커버 글라스(140)를 전극 패드(190)와 센싱부(120)가 형성된 실리콘 웨이퍼(110) 상면에 에폭시(130)를 이용하여 부착한다. 다음으로 실리콘 웨이퍼(110) 후면을 연마하여 소정의 두께를 제거하고 식각하여 전극 패드(190)를 노출한다. 전극 패드(190)가 노출되면 다시 제2커버 글라스(150)를 부착한 후 다시 식각하고 금속층을 형성하여 전극 패드(190)가 전기적으로 실리콘 웨이퍼 후면까지 통전될 수 있도 록 한다.

다음, 금속층 전면에 사진 식각법에 의해 전극패드로부터 경사면을 통해 후면까지의 외부전극을 형성한 후, 절연막(170)을 형성한다. 절연막(170)을 선택적 식각하여 외부전극을 노출시킨 후, 솔더 볼 범프(160)를 형성한 후 마지막으로 다이싱(180)하여 이미지 센서 칩을 형성한다. 이러한 공정을 이용하여 이미지 센서를 패키징할 경우, 센서 창 표면에 유리기판을 부착하는 공정이 용이하지 않을 뿐만 아니라 식각으로 형성된 실리콘 웨이퍼가 경사면에 금속층을 스퍼터링을 이용하여 형성함으로써, 전극 패드를 실리콘 웨이퍼 후면으로 유도하는 과정에서 사진식각공정을 적용하기가 어렵고, 고가의 유리 기판을 실리콘 웨이퍼의 양면에 사용함으로써 가격이 상승하는 단점이 있다.

도 2는 종래의 또 다른 패키징 처리된 이미지 센서의 단면도이다.

실리콘 웨이퍼(210) 전면에 전극 패드(220)와 이미지 센서(230)가 형성되어 있고, 상부에는 커버 글라스(240)가 부착되어 있다. 실리콘 웨이퍼(210) 후면은 소정의 두께로 연마한 후, 전면 전극 패드와 동일한 위치에 사진 식각법에 의해 창을 노출시켜 후면으로부터 식각하여 실리콘 웨이퍼 (210)의 전면에 형성된 전극 패드(220)의 하부(밑바닥)가 노출될 때까지 비아홀(270)을 형성한다. 비아홀(270) 내부는 도금을 이용하여 금속을 채워넣고 솔더 볼(250)을 형성하고 다이싱(260)함으로써, 패키징된 이미지 센서가 완성된다.

그러나 전극 패드 하부에는 이미지 센서와 전기적 연결을 위한 금속 배선층이 절연층과 함께 교대로 적층되어 있다. 따라서, 비아홀을 형성하기 위해서는 후 면으로부터 실리콘(기판)과 전극 하부에 형성된 복수의 금속 배선층과 절연층을 식각해야 한다.

이러한 복수의 금속 배선층, 절연층 및 실리콘의 식각공정은 비아홀을 형성하는 공정의 수와 시간을 증가시킬뿐만 아니라, 한 변의 길이가 수십 ㎛에 불과한 전극 패드(220) 하부의 정확한 영역에 기판의 후면으로부터 비아홀 형성이 어려워 패키지의 신뢰성을 저하시키는 단점이 있다.

나아가, 앞서 기술한 종래 기술의 경우, 파티클로부터 센서를 보호하고 용이한 공정을 위하여 커버 글라스를 부착한다. 그러나 외부로부터 센서로 입사되는 광의 일부가 커버 글라스에서 반사 또는 흡수됨에 따른 광 손실이 발생함으로써, 센서의 감도가 저하되는 단점이 있다.

최근 화소의 크기가 2.5㎛ ~ 3.5㎛에서 1.4㎛ ~ 1.75㎛로 소형화되고 2Mega Pixel 이상의 고화질의 CMOS 이미지 센서의 개발이 주류를 이루는 가운데, 커버 글라스에서의 광 손실은 이미지 센서의 감도저하에 더욱 치명적인 단점이 된다. 뿐만 아니라 고가의 커버 글라스을 사용하게 되어 패키지된 센서 칩의 가격이 상승하는 문제점이 있다.

상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 반도체 소자의 전극 패드와 전기적으로 연결된 또 다른 전극 패드를 금속 배선층과 절연층이 형성되지 않은 다이싱 스트리트(street)와 인접한 영역에 추가로 형성함으로써, 금속 배선층과 절연층을 반복 식각하는 공정없이 배선의 길이를 최소화하여 전력손실 및 신호전달의 고속화가 가능한 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지 및 제조방법을 제공함에 목적이 있다.

본 발명의 상기 목적은 복수의 반도체 소자와 전극패드가 형성된 기판; 다이싱 스트리트에 상기 전극패드와 접하게 형성된 관통홀; 상기 관통홀과 상기 기판의 후면에 형성된 절연막; 상기 전극패드, 상기 절연막 및 상기 기판 후면에 형성된 금속 시드층; 상기 전극패드 상부와 상기 관통홀 내부에 형성된 상기 금속 시드층과 관통전극; 및 상기 관통전극에 형성된 범프를 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지에 의해 달성된다.

본 발명의 상기 목적은 기판상에 복수의 반도체 소자와 전극패드를 형성하는 단계; 사진식각공정을 이용하여 다이싱 스트리트와 상기 전극패드 사이에 기판을 식각하여 비아홀을 형성하는 단계; 상기 기판 후면을 연마하여 상기 비아홀을 노출시켜 관통홀로 형성하는 단계; 상기 관통홀에 절연층과 시드층을 형성한 후, 관통 전극을 형성하는 단계; 및 상기 관통전극상에 범프를 형성하는 단계를 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지 제조방법에 의해 달성된다.

따라서, 본 발명의 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지 및 제조방법은 복수의 금속 배선층과 절연층의 식각없이 최소한의 식각공정으로 비아홀을 형성할 수 있다.

그리고 기판 전면의 전극패드를 기판의 배면으로 유도한 관통전극을 이용하여 RPCB(또는 FPCB)상에 직접 실장 할 수 있어 가장 짧은 상호연결이 가능하고, 이에 따른 전력손실을 최소화할 수 있으며, 신호전달의 고속화가 가능하다는 장점이 있다.

또한, 반도체 소자로 이미지 센서를 사용할 경우, 센서 창을 보호하기 위하여 사용하던 종래의 커버 글라스를 사용하지 않으므로 광 손실을 막을 수 있어, 이미지 센서의 감도 및 화질을 향상시킬 수 있다.

나아가, 실리콘 웨이퍼 기판의 후면을 연마하여 패키징된 이미지 센서의 전체 두께를 100㎛~300㎛로 형성함으로써, 카메라 모듈을 초소형화할 수 있는 현저하고도 유리한 효과가 있다.

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3 내지 도 34는 본 발명에 따른 관통홀 상호 연결에 의한 실리콘 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지의 공정 흐름도를 도시한 것이다.

먼저 실리콘 기판(310)에 일정간격으로 복수의 반도체 소자(320) 그리고 반도체 소자(320)와 전기적으로 연결되어 전기적 신호를 외부로 출력하기 위한 전극패드(미도시)가 형성되어 있다. 그리고 원래의 전극패드와 전기적으로 연결된 연장된 전극패드(330)가 형성되어 있다(도 3).

반도체 소자(320)는 실리콘 기판(310)상에 에피층(340)을 성장시킨 후, 형성할 수 있으며, 에피층(340)에 전극배선(미도시)을 형성하여 반도체 소자(320)와 연장된 전극패드(330)를 전기적으로 연결한다. 이때, 전극배선은 절연층과 함께 교대로 복수의 층으로 적층하여 형성된다.

반도체 소자(320)와 연장된 전극패드(330) 사이에는 전극배선뿐만 아니라, 접지배선, 트랜지스터 등의 다양한 집적소자 및 회로가 형성되어 있다.

이러한 반도체 소자(320)와 연장된 전극패드(330)를 하나의 다이(die)로 형성하기 위하여 다이싱 공정을 수행하게 된다. 다이싱은 제1 다이의 연장된 전극패드(330)와 제2 다이의 연장된 전극패드(330) 사이에 설정된 다이싱 라인(세로 점선)을 따라 진행하고 다이싱 쏘(dicing saw)에 의하여 실리콘 기판(310)이 제거되는 영역을 다이싱 스트리트(사각형 점선)로 정의한다.

다이싱 스트리트(사각형 점선)에는 절연층 또는 일부 영역에는 더미패턴이 형성되어 있다. 더미패턴은 반도체 소자를 형성하는 과정에서 수행된 공정인 증착, 패터닝, 식각 및 세정 등의 공정과 관련한 정보를 포함하고 있다.

한편, 반도체 소자(320)가 이미지 센서(CMOS 또는 CCD)일 경우, 개별 화소 로 정의된 이미지 센서의 상부에는 컬러필터와 마이크로 렌즈가 형성된다.

먼저, 반도체 소자(320)와 전극패드(330)를 포함한 기판(310) 전면에 감광막(410)을 형성한다(도 4).

본 발명에 따른 감광막(410)은 PR(Photo Resist) 또는 DFR(Dry Film Resist)을 사용할 수 있다.

사진공정을 이용하여 감광막(410)을 패터닝함으로써, 전극패드(330)의 일부영역과 비아홀을 형성할 기판의 일부 영역을 노출시킨다. 그리고 노출된 영역에 산화막 또는 질화막을 포함하는 절연층(미도시)을 식각하여 제거한다(도 5).

그리고 딥 반응성 이온 식각(deep RIE)을 이용하여 전극패드(330)와 인접하 게 직경 수㎛ ~ 수십㎛, 깊이 100㎛ ~ 300㎛의 깊이를 갖는 비아홀(370)을 형성한다(도 6).

일반적으로 전극패드 하부에는 앞서 제시한 바와 같이, 반도체 소자(320)와 전기적 연결을 위한 전극배선의 소재인 전극층이 절연층과 함께 반복적으로 적층되어 있다. 따라서, 비아홀(370)을 형성하기 위해서는 에피층(340)에 형성된 다층의 금속층과 절연층을 반복하여 식각하고, 이후, 노출된 기판(310)을 다시 식각하여 비아홀(370)을 형성한다. 그러나, 이러한 공정은 식각공정에 많은 시간 및 비용이 소요된다.

이러한 문제를 해결하기 위하여, 본 발명은 반도체 소자와 연결된 원래의 전극패드(미도시)로부터 전기적으로 연결된 또 다른 전극패드, 즉 연장(extension) 전극패드(330)를 더미패턴이 형성된 다이싱 스트리트에 추가로 형성한다.

이때, 추가로 형성되는 연장 전극패드(330)는 더미패턴이 형성되지 않은 영역, 즉, 절연층만이 형성된 영역의 에피층에 형성하는 것이 바람직하다. 앞서 설명한 바와 같이 연장 전극패드(330)는 절연층만이 형성된 다이싱 스트리트에 형성되어 있으므로, 복수의 금속층과 절연층을 반복하여 식각할 필요가 없이 절연층만을 제거한 후, 노출된 실리콘 기판을 식각하여 비아홀을 형성할 수 있다.

원래의 전극패드(미도시)와 전기적으로 연결된 연장 전극패드(330)를 다이싱 스트리트에 형성하면, 원래의 전극패드가 형성된 영역을 기준으로 설정된 초기 다이싱 스트리트의 위치는 추가로 형성된 연장 전극패드(330)를 기준으로 다시 설정하는 것이 바람직하다.

즉, 연장 전극패드(330)가 원래의 전극패드로부터 이격된 거리만큼 다이싱 스트리트 역시 이동하는 것이 바람직하다. 이때, 다이싱 스트리트의 영역은 연장 전극패드(330)와 소정의 거리로 이격되어 형성하거나 연장 전극패드(330)의 일부영역을 포함하여 형성할 수 있다(도 7).

일반적으로 다이싱 스트리트가 정의된 영역의 기판에는 전극패드와 같이 기판에 다층의 전극배선 및 절연층이 다층으로 형성되어 있지 않고, 더미패턴 또는 절연층으로만 형성되어 있다.

도 8은 본 발명에 따른 비아홀이 형성된 기판의 상면도이다.

비아홀(370)이 형성될 기판(310) 전면의 일부를 도시한 것으로 연장 전극패드(330)는 절연층으로 덮여있는 영역(331)과 절연층이 제거된 영역(332)으로 구분된다. 비아홀(370)은 절연층이 제거되어 노출된 영역(332)과 접하게 형성하는 것이 바람직하다.

다음으로 비아홀(370)이 형성된 기판(310)의 후면을 연마하여 비아홀을 노출시킨다(도 9). 연마된 면은 건식 식각공정을 이용하여 응력을 제거할 수 있다.

앞서 비아홀을 형성하기 위한 공정에서 비아홀을 100㎛ 내지 300㎛의 깊이로 형성한 후, 기판(310)의 후면을 연마함으로써, 노출된 비아홀은 기판을 관통하는 관통홀(410)이 되며, 연마가 완료된 기판(310)의 두께는 300㎛ 미만이 된다.

기판(310)에 관통홀(410)이 형성되면, 전극표면을 감광막으로 덮은 후 기판(310) 후면과 관통홀(410) 내부에 산화막 또는 질화막을 포함하는 절연막(420)을 형성한다(도 10).

이때, 절연막(420)은 PECVD를 이용한 건식 또는 전착(electrodeposition)에 의한 습식공정을 이용하여 형성할 수 있다.

다음으로, 연장 전극패드 상부의 감광막 일부를 제거하여 연장 전극패드 표면을 노출시킨 후 전면과 후면에 증착공정을 이용하여 금속 시드층(430)을 형성한다. 앞서 연마공정을 이용하여 기판(310)의 두께를 300 미만으로 형성함으로써, 증착공정을 이용하여 관통홀 내부에도 금속 시드층(430)을 형성할 수 있다(도 11).

본 발명에 따른 기판 전면에 형성된 시드층(430)의 두께는 400nm ~ 800nm, 기판 후면에 형성된 금속 시드층(430)의 두께는 800nm ~ 2000nm 로 형성한다.

후면의 금속 시드층(430)을 두껍게 형성하는 것은 범프를 형성하기 위한 후공정에서 기판(310) 후면에 선택적으로 남아있는 금속 시드층(430)이 관통전극(450)으로부터 솔더 범프로 연장되는 배선 역할을 한다. 그리고 솔더 범프(solder bump)를 형성하기 위한 장벽층(BLM : ball limiting metallurgy 또는 UBM: under bump metallurgy)으로 사용하기 위함이다.

본 발명의 실시예에 따르면 금속 시드층은 장벽층의 역할을 하기 위하여 Ti/Cu, Cr/CrCu/Cu, Cr/Cu 또는 Cr/Cu/Au를 사용할 수 있다. 여기서, '/' 부호는 개별 금속의 적층 구조를 의미한다.

일예로서, Ti 또는 Cr층은 Al 소재의 전극패드(330) 및 절연막 등과 우수한 밀착성을 보이고, Cu층은 솔더 볼 범프에서 솔더의 확산을 방지하며, Au층은 Cu의 산화를 방지한다.

다음으로, 기판(310) 전면에 감광막(440)을 형성한다. 기판(310)의 전면과 후면에 형성된 감광막(440)은 사진공정을 이용하여, 후공정인 도금공정에서 금속으 로 도금될 영역으로, 금속 시드층(430)이 형성된 전극패드(330)의 일부영역과 관통홀(410)을 노출시킨다(도 12).

감광막(440)이 패터닝되면, 도금공정을 통하여 전극패드(330)의 일부영역과 관통홀(410) 내부를 채워 관통전극(450)을 형성한다(도 13). 관통전극(450)은 반도체 소자(320)로부터 받은 전기적 신호를 기판(310)의 후면으로 전달하는 역할을 한다.

이때, 기판(310) 후면에 있어서, 도금으로 형성된 관통전극(450)의 높이는 기판(310)의 높이와 같거나 돌출되게 형성하는 것이 바람직하다.

본 발명의 실시예에 따르면 관통전극(450)을 형성하는데 있어서, 관통홀(410)은 도금을 이용하여 전도체로 채우거나(stacked or filling) 또는 관통홀(410) 벽면에 형성된 금속 시드층을 수 ㎛ ~ 수십㎛ 까지 쌓은 형태(staggered type)로 형성할 수 있다.

다음으로 감광막(440)을 제거한 후(도 14), 다시 감광막(460)을 기판(310) 전면 및 후면에 형성하고 패터닝하여 전극패드(330), 다이싱 스트리트(점선), 관통전극(450) 및 기판(310) 후면의 일부 영역을 제외한 기판(310)의 전면 및 후면을 노출시킨다(도 15).

후공정에서 기판(310) 후면에 관통전극과 전기적으로 연결되어 형성되는 범프의 면적은 관통전극(450)의 면적에 비하여 넓으므로 반도체 소자의 일측면에 나란하게 배열된 관통전극(450)상에 모든 범프를 형성할 수 없다.

따라서, 관통전극(450)상에 범프를 형성할 경우, 다음 인접한 관통전극(450) 상에는 범프를 형성할 수 없어 관통전극(450)으로부터 소정의 거리로 이격된 곳에 범프를 형성해야 한다. 이때, 관통전극(450)과 범프의 전기적 연결을 위하여 배선역할을 하는 금속 시드층(430)의 길이를 조절하여 범프가 형성될 위치를 정렬한다.

즉, 기판(310) 후면에 도포되는 감광막은 관통전극과 범프의 전기적 연결을 위한, 즉, 배선역할을 하는 금속 시드층(430)의 잔존해야하는 선폭과 간격(L/S : Line/Space)을 결정해서 재정렬하는 것이 바람직하다.

다음으로 금속 시드층(430)을 제거(도 16)한 후, 감광막(410,460) 역시 제거하면, 기판(310) 전면에는 반도체 소자(320)가 노출되어 있고, 연장된 전극패드(330)의 일부 영역은 관통전극(450)에 의하여 덮여 있다. 그리고 기판(310)의 후면에는 장벽층으로 사용할 금속 시드층(430)이 관통전극(450)으로부터 연장되어 소정의 길이로 형성된다(도 17).

본 발명에 따른 반도체 소자가 이미지 센서인 경우, 카메라 모듈 조립에 필수적으로 필요한 적외선 차단 필터(510)를 부착하기 위하여 부착층으로 감광성 폴리 이미드 필름(520)을 연장된 전극패드(330)와 다이싱 스트리트(점선) 상부에 형성한다. 그리고 적외선 차단 필터(510)를 부착하고 큐어링하여 접착시킨다(도 18). 그리고 적외선 차단 필터(510)의 표면을 보호하기 위하여 적외선 차단 필터 전면(510)에 양면 접착 테이프(530)를 부착 후, 유리 소재의 더미기판(540)을 부착한다(도 19).

다음으로, 기판 후면에 범프를 형성한다.

본 발명에 따른 범프는 솔더 범프와 스터드 범프를 사용할 수 있으며, 솔더 범프 또는 스터드 범프를 선택하는 것은 카메라 모듈 조립 시 PCB, FPCB 또는 RPCB의 선택문제와 공정 온도 및 접속 방식의 선택에 달려 있다.

[제1실시예]

도 20 내지 도 23은 본 발명의 제 1 실시 예에 따른 솔더범프의 형성 공정을 도시한 것이다.

적외선 차단 필터(510)와 더미기판(540)이 부착된 기판(310) 후면 전체에 건식 필름형 솔더 레지스트(DFSR:610)를 코팅한 후, 패터닝하여 솔더볼이 형성될 영역을 노출시킨다(도 20). 그리고 노출된 금속 시드층(430)에 저온 융해 솔더볼(620)을 부착시키고 리플로우(reflow)한다(도 21).

본 발명의 실시예에 따르면 저온 융해 솔더볼의 융해 온도는 130℃ ~ 178℃의 저온 솔더를 사용하고 솔더볼의 지름은 150㎛ ~ 200㎛ 이다.

솔더볼(620)이 형성되면, 더미 글래스(540)를 제거 하고 기판(310) 후면을 다이싱한다(도 22). 이때, 다이싱은 적외선 차단 필터(510)를 통과하여 양면 접착 테이프(530) 일부까지만 한다. 다이싱이 완료되면 패키징된 칩이 낱개로 양면 접착 테이프(530)에 부착되어 있게 된다.

마지막으로 패키징된 칩을 양면 접착 테이프(530)를 제거하면 낱개의 패키징된 칩이 완성된다(도 23).

만약, 적외선 차단 필터(510)를 사용하지 않을 경우, 도 18에서 필름형 솔더 레지스트(610) 상에 더미기판(540)만을 부착한 후, 이후 동일한 공정을 이용하면, 적외선 차단 필터가 없는 패키징된 칩이 완성된다(도 24).

[제2실시예]

도 25 내지 도 28은 본 발명의 제2실시예에 따른 솔더볼 범프 형성 공정을 도시한 것이다.

도 20에서 도시된 바와 같이 기판 전면에 적외선 차단 필터(510)와 더미기판(540)이 부착된 상태에서 기판(310) 후면에 형성된 필름형 솔더 레지스터(610)의 상부에 수십 내지 수백 ㎛ 정도의 두께로 감광막(710)을 형성한다. 그리고 감광막(710)을 패터닝하여 범프가 형성될 영역을 노출시킨다. 이때, 패터닝된 감광막(710)에 의하여 노출된 영역은 필름형 솔더 레지스터(610)의 노출된 패턴보다 더 넓게 형성하는 것이 바람직하다(도 25).

다음으로 스크린 인쇄법을 이용하여 솔더 페이스트를 패터닝된 감광막(710)과 필름형 솔더 레지스터(610)에 주입한다(도 26). 그리고 리플로우 공정을 통하여 솔더범프(730)를 형성한다(도 27).

마지막을 다이싱 공정을 수행한다(도 28). 다이싱은 적외선 차단 필터(510) 또는 양면 접착 테이프(530) 일부까지만 한다. 다이싱이 완료되면 패키징된 칩이 낱개로 양면 접착 테이프(530)에 부착되어 있게 된다.

[제3실시예]

도 29 내지 도 34는 본 발명의 제3실시예에 따른 스터드 범프 형성 공정을 도시한 것이다.

도 20에서 도시된 바와 같이 기판 전면에 적외선 차단 필터(510)와 더미기판(540)이 부착된 상태에서 기판(310) 후면에 형성된 필름형 솔더 레지스터(610)를 패터닝하여 스터드 범프가 형성될 영역을 정의한다.

다음으로 전기도금시 전극으로 사용할 금속 시드층(810)을 형성한다(도 29). 그리고 금속 시드층(810)상에 감광막(820)을 형성한다. 이때, 감광막의 두께는 도금공정을 통하여 형성될 스터드 범프의 두께를 고려하여 20㎛ ~ 50㎛ 로 형성하는 것이 바람직하다.

다음으로 감광막을 패터닝하여 장벽층으로 사용할 금속 시드층(430)을 노출 시킨다(도 30). 그리고 도금을 이용하여 패터닝된 감광막과 필름형 솔더 레지스터(610) 내부(820)를 도체(830)로 충진한다(도 31).

본 발명에 따르면 도체는 Cu를 포함한 금속을 사용할 수 있으며, 충진된 도체(830) 표면에 추가로 Au층(840)을 형성할 수 있다. Au층(840)은 패키징된 칩을 PCB, FPCB 또는 RPCB에 실장시 우수한 전기적 접촉을 기대할 수 있다.

다음으로 감광막(820)과 시드층(430)을 제거(도 32)한 후, 더미기판(540)을 제거하고(도 33) 다이싱한다(도 34).

본 발명에서는 상기와 같은 연결방식을 “J-connection" 이라 명명한다. 이 ”J-connection" 방식은 종래의 웨이퍼 레벨 칩스케일 패키지 방식에 비해 획기적으로 개선된 접촉(contact) 신뢰성을 제공한다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설 명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

도 1은 종래의 패키징 처리된 이미지 센서의 단면도,

도 2는 종래의 또 다른 패키징 처리된 이미지 센서의 단면도,

도 3 내지 도 34는 본 발명에 따른 관통홀 상호 연결에 의한 실리콘 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지의 공정 흐름도,

도 20 내지 도 23은 본 발명의 제1실시예에 따른 솔더볼 범프 형성 공정도,

도 25 내지 도 28은 본 발명의 제2실시예에 따른 솔더볼 범프 형성 공정도,

도 29 내지 도 34는 본 발명의 제3실시예에 따른 스터드 범프 형성 공정도.

<도면의 주요 부분에 대한 부호의 설명>

310: 기판 320: 반도체 소자

330: 연장 전극패드 340: 에피층

370: 비아홀 410: 관통홀

420: 절연층 430: 금속 시드층

450: 관통전극 510: 적외선 차단 필름

530: 양면 접착 테이프 540: 더미기판

730: 솔더범프 830: 스터드 범프

Claims

복수의 반도체 소자와 전극패드가 형성된 기판;

다이싱 스트리트에 상기 전극패드와 접하게 형성된 관통홀;

상기 관통홀과 상기 기판의 후면에 형성된 절연막;

상기 전극패드, 상기 절연막 및 상기 기판 후면에 형성된 금속 시드층;

상기 전극패드 상부와 상기 관통홀 내부에 형성된 상기 금속 시드층과 관통전극; 및

상기 관통전극에 형성된 범프

를 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제1항에 있어서,

상기 전극패드와 상기 다이싱 스트리트 사이에 상기 전극패드와 전기적으로 연결된 연장 전극패드를 더 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제2항에 있어서,

상기 관통홀은 상기 연장 전극패드와 인접하게 형성된 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제3항에 있어서,

상기 관통홀은 상기 전극패드 또는 상기 연장 전극패드의 면적보다 넓게 형성되는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제1항에 있어서,

상기 금속 시드층은 기판 전면에 400nm 내지 800nm, 기판 후면에 800nm 내지 2000nm의 두께로 형성된 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제5항에 있어서,

상기 기판 후면에 형성된 상기 금속 시드층은 BLM(ball limiting metallurgy) 또는 UBM(under bump metallurgy) 역할을 하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제5항에 있어서,

상기 금속 시드층은 Ti/Cu, Cr/CrCu/Cu, Cr/Cu 및 Cr/Cu/Au 중 어느 하나인 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제1항에 있어서,

상기 반도체 소자와 전극패드는 상기 기판상에 성장시킨 에피층에 형성되는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제1항에 있어서,

상기 반도체 소자는 CMOS(Complementary Metal Oxide Semiconductor) 및 CCD(Charge-Coupled Device) 중 어느 하나인 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제1항에 있어서,

상기 기판의 두께는 200 내지 300㎛인 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제1항에 있어서,

상기 범프는 솔더볼 또는 스터드 형태인 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
제1항에 있어서,

상기 전극패드상에 적외선 필터를 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지.
기판상에 복수의 반도체 소자와 전극패드를 형성하는 단계;

사진식각공정을 이용하여 다이싱 스트리트와 상기 전극패드 사이에 기판을 식각하여 비아홀을 형성하는 단계;

상기 기판 후면을 연마하여 상기 비아홀을 노출시켜 관통홀로 형성하는 단계;

상기 관통홀에 절연층과 금속 시드층을 형성한 후, 관통전극을 형성하는 단계; 및

상기 관통전극에 범프를 형성하는 단계

를 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
제13항에 있어서, 기판상에 복수의 반도체 소자와 전극패드를 형성하는 단계는,

상기 전극패드와 전기적으로 연결된 연장 전극패드를 상기 다이싱 스트리트에 추가로 형성하는 단계; 및

상기 다이싱 스트리트를 상기 연장 전극패드를 포함하거나 이격되게 정의하는 단계;

를 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
제14항에 있어서,

상기 비아홀은 상기 전극패드 또는 상기 연장 전극패드와 인접하게 형성하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
제15항에 있어서,

상기 비아홀은 형성하기 전, 상기 연장 전극패드와 상기 기판상에 형성된 절 연막을 식각하는 단계를 더 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
제13항에 있어서, 상기 관통전극을 형성하는 단계는,

전기도금을 이용하여 상기 관통홀 내부를 도전체로 충진하거나, 상기 금속 시드층을 수십 ㎛로 형성하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
제13항에 있어서, 상기 기판 후면을 연마하여 상기 비아홀을 노출시켜 관통홀로 형성하는 단계 이 후,

상기 전극패드에 부착층을 형성하는 단계;

상기 부착층에 적외선 차단 필터를 부착하는 단계;

상기 적외선 차단 필터상에 양면 접착 테이프를 부착하는 단계; 및

상기 양면 접착 테이프상에 더미기판을 부착하는 단계

를 더 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
제18항에 있어서, 상기 관통전극상에 범프를 형성하는 단계는,

상기 더미기판을 제거하는 단계; 및

상기 기판후면으로부터 상기 양면 접착 테이프 일부를 다이싱하는 단계

를 포함하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
제13항에 있어서,

상기 기판 후면을 연마하여 상기 비아홀을 노출시켜 관통홀로 형성하는 단계는, CMP(Chemical Mechanical Polishing) 및 식각공정 중 어느 하나 이상을 이용하는 관통홀 상호 연결에 의한 반도체 소자의 웨이퍼 레벨 칩 스케일 패키지의 제조방법.