JP2005045251A - スタック半導体チップｂｇａパッケージ及びその製造方法 - Google Patents

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炳 碩 全
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Abstract

【課題】 スタック半導体チップＢＧＡパッケージの製造方法を提供する。
【解決手段】 基板上面エッジに形成されるソルダーボール１５０ａを含んで半導体チップ２２０ａをモールディングした後、グラインド工程を実施して半導体チップを薄く作り、ソルダーボールの一部を露出させる。そして、上部パッケージの基板下面にもソルダーボール２８０を形成して下部パッケージが露出されているソルダーボール１５０ａに相互接触するように積層させる。そして、積層されている下部パッケージ及び上部パッケージに対してリフロー工程を実施することによって上部パッケージ及び下部パッケージを物理的に完全に連結させる。
【選択図】 図１２

Description

本発明は、半導体パッケージ及びその製造方法に係り、より具体的には、２以上の半導体チップが積層されているスタック半導体チップＢＧＡパッケージ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ ｐａｃｋａｇｅ ｗｉｔｈ ｓｔａｃｋｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｃｈｉｐｓ）及びその製造方法に関する。
パッケージ工程は半導体チップを最終的に製品化する過程である。半導体チップパッケージは半導体チップを外部装置と電気的に連結させ、密封作業を通じて半導体チップを保護し、及び／または熱を発散させる役割をする。半導体チップを外部装置と電気的に連結させる方法は幾つかあるが、そのうち１つの方法がソルダーボールを利用するＢＧＡパッケージである。ＢＧＡパッケージは外部接続端子の数を増加させて高速に動作する高機能製品の生産を可能にする半導体パッケージ方法のうちで現在、代表的な手段として位置付けられている。
一方、半導体チップを含む電子機器などの装置は持続的に高性能化されており、これと同時に小型化及び軽量化されている趨勢である。このような趨勢は電子機器に使われる半導体チップの高性能化、小型化及び軽量化を要求している。前記した要求を充足させるために半導体パッケージ分野でも様々なパッケージ方法が導入されたが、例えばフリップチップパッケージ（ＦＣＰ）、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ：ＣＳＰ）またはマルチチップパッケージ（ＭＣＰ）などが広く使われている。
このうち、マルチチップパッケージは２つ以上の半導体チップを１つの基板に実装するパッケージ方法である。２つ以上の半導体チップは同じ類型の半導体チップであるか他の類型の半導体チップでありうる。そして、マルチチップパッケージでは各半導体チップを同一平面に平行に配列するか、それとも垂直方向に積層し続ける場合もある。このうち後者の方法はパッケージが占有している面積を縮められるためにＣＳＰが実現可能であり、したがって、電子機器の小型化傾向により一層適した方法といえる。
図１には従来技術によるスタック半導体チップパッケージが示されている。示されたスタック半導体チップパッケージは特許文献１に開示されているものであって、その構造を簡単に説明すれば、次の通りである。
図１を参照すれば、ボンディングパッド１１、１３が下部に向かう半導体チップ１０、１２がインナーリード２１、５１及びアウターリード２２、５２を有するリ―ドフレーム２０、５０上に絶縁性接着剤３０、３１によって接着されている。リ―ドフレーム２０、５０の下面中央には多数の突出部２３、５３が形成されている。エポキシモールディング化合物６０、６１が前記構造物を封止しているが、エポキシモールディング化合物６０、６１は半導体チップ１０、１２の側面及び上部まで覆っている。アウターリード２２、５２はエポキシモールディング化合物６０、６１の両側面を通じて露出され、突出部２３、５３の一部（例えば、図１に示されているように下面）も露出されている。アウターリード２２、５２には形成されている上部貫通孔２４と下部貫通孔５４とはパッケージ連結用ソルダーボール７０によって相互電気的に連結されている。そして、下部リ―ドフレーム５０の突出部には外部端子用ソルダーボール７１が搭載されている。
前記したスタック半導体チップパッケージは全体リ―ドフレームを同一形状に成形した状態で半導体チップが積層でき、積層された半導体チップ間の接合力を強化させうる長所がある。ところが、このようなスタック半導体チップパッケージは次のような短所も存在する。
まず、図１に示されているようにエポキシモールディング化合物がチップの上面まで覆っているゆえに、スタック半導体チップパッケージの高さがリ―ドフレーム及び半導体チップの厚さを合わせたものよりさらに厚い。これは全体半導体パッケージを厚くさせるために、厚さの薄い半導体パッケージを製造するのに障害要素として作用する。結局、従来技術によれば、スタック半導体チップパッケージの厚さはリ―ドフレーム（または基板）の厚さと半導体チップの厚さとを合わせたものよりさらに薄く製造できない。
また、パッケージ連結用ソルダーボールが外部環境に露出されている。すなわち、パッケージ連結手段がエポキシモールディング化合物によって密封されていない。したがって、従来技術によるスタック半導体チップパッケージを長時間使用する場合に信頼性が劣る。
特許文献２と特許文献３及び特許文献４にもスタック半導体チップパッケージ及びその製造方法に対する一例が開示されている。しかし、前記したスタック半導体チップパッケージも図１のスタック半導体チップパッケージのような短所を有している。それだけではなく、特許文献２に開示されている導電性ポストは製造コスト側面や製造工程の複雑性側面で量産ラインに適用するのが容易でないという短所もある。
韓国特許公開第２００１−００５６９３７号公報 米国公開特許第２００２−００６６９５２号公報 米国公開特許第２００３−００４２５６４号公報 米国登録特許第６,１９１,３７０号公報
本発明が解決しようとする技術的課題は、厚さが薄く、信頼性が高く、安いコストで量産可能なスタック半導体チップパッケージを提供するところにある。
本発明が解決しようとする他の技術的課題は、厚さが薄く、信頼性が高く、安いコストで量産可能なスタック半導体チップパッケージの製造方法を提供するところにある。
前記した技術的課題を達成するために、本発明は半導体チップの側面、すなわち基板の縁に上部半導体チップ及び下部半導体チップパッケージを連結するためのソルダーボールを形成した後、このソルダーボールも共にモールディングし、次に、このソルダーボールが露出されるように半導体チップをグラインドする。その結果、半導体チップの厚さを薄くしうるために従来よりも薄くて軽いスタック半導体チップパッケージが製造できる。
本発明の一実施の形態によるスタックパッケージは第１パッケージ及び前記第１パッケージ上に積層されている第２パッケージを含む。
前記第１パッケージは第１基板、第１半導体チップ、パッケージ連結用多数の内部ソルダーボール、外部端子連結用多数の外部ソルダーボール及び第１エポキシモールディング化合物（ＥＭＣ）を含む。前記第１基板はスルーホールによって下面が露出される第１ランドパッドと前記第１ランドパッドの外側に形成されて上部グルーブ及び下部グルーブによってそれぞれ露出される上面及び下面を有する第１配線パッドを有する。前記第１半導体チップは回路が形成されている活性面が前記第１基板の上面に向かうように前記第１基板の上面に接着されている。前記パッケージ連結用内部ソルダーボールは前記第１基板の上部グルーブに形成されており、前記外部端子連結用ソルダーボールはスルーホールと前記第１基板の下部グルーブ上に形成されている。前記第１半導体チップと前記多数の内部ソルダーボールとは第１エポキシによってモールディングされており、そして、前記第１半導体チップの活性面の反対面と前記多数の内部ソルダーボールはグラインドされて前記多数の内部ソルダーボールと前記第１半導体チップとは高さが同じであり、前記多数の内部ソルダーボールは露出された接触部を有する。
前記第２パッケージは前記第２基板のランドパッド上に形成されている多数のソルダーボールと前記第２基板の多数の上部グルーブ上に形成されている多数の内部ソルダーボールとを具備している必要がない事実を除外すれば、前記第１パッケージとその構造が同じである。前記外部ソルダーボールは前記第２パッケージの下部グルーブ上に形成されて前記第１パッケージの前記内部ソルダーボールと一対一に対応するように連結されている。
本発明の一実施の形態によるスタック半導体チップパッケージの製造方法は、第１パッケージ及び第２パッケージを準備する段階と、前記第２パッケージの外部ソルダーボールが前記第１パッケージの内部ソルダーボールに対応するように前記第１パッケージ上に前記第２パッケージを積層する段階と、前記第２パッケージの外部ソルダーボールが前記第１パッケージの内部ソルダーボールと連結されるように前記第１パッケージと前記第２パッケージとをリフローする段階と、を含む。
本発明の他の実施の形態によるスタック半導体チップパッケージの製造方法は、第１パッケージ及び第２パッケージを準備する段階と、前記第２パッケージの外部ソルダーボールが前記第１パッケージの内部ソルダーボールに対応するように前記前記第１パッケージ上に前記第２パッケージを積層する段階と、前記第２パッケージの外部ソルダーボールが前記第１パッケージの内部ソルダーボールと連結されるように前記第１パッケージと前記第２パッケージとをリフローする段階と、前記第２半導体チップの前記活性面の反対面をグラインドする段階と、を含む。
本発明の実施の形態では、ソルダーボールが上部及び下部半導体チップの面上に形成されて、半導体チップパッケージを連結する。前記半導体チップと前記ソルダーボールは封止され、前記ソルダーボールが露出されるまでグラインドされる。その結果、薄くかつ／または軽いチップ積層半導体パッケージが製造できる。
本発明のさらに他の実施の形態では、半導体チップパッケージは上面及び下面を有する第１基板、前記第１基板の上面に搭載されており、部分的にグラインドされている１つ以上の半導体チップ、前記第１基板の上面に形成されており、前記第１基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボール及び前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分を保護する部分的にグラインドされているエポキシを含む。
本発明のさらに他の実施の形態で、スタックパッケージの製造方法は、上面及び下面を有する第１基板、前記第１基板の上面に搭載されており、部分的にグラインドされている１つ以上の半導体チップ、前記第１基板の上面に形成されており、前記第１基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボール及び前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分を保護する部分的にグラインドされているエポキシを含む第１パッケージを準備する段階、上面及び下面を有する第２基板、前記第２基板の上面に搭載されている部分的にグラインドされている１つ以上の半導体チップ、及び前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分を保護する部分的にグラインドされているエポキシを含む第２パッケージを準備する段階、前記第１パッケージを前記第２パッケージに連結するための多数のソルダーボールを準備する段階、前記第１基板の前記部分的にグラインドされている多数のソルダーボールと前記多数のソルダーボールを連結して前記第１パッケージ上に前記第２パッケージを積層する段階及び前記第１パッケージと前記第２パッケージとをリフローする段階を含む。
本発明によれば、チップスケールのスタック半導体チップＢＧＡパッケージをより容易に製造できる。すなわち、本発明によれば、既存のパッケージ装置及びパッケージ方法を使用してスタック半導体チップＢＧＡパッケージが製造できる。
合わせて、本発明によれば、スタック半導体チップＢＧＡの全体厚さをより薄く形成でき、その厚さも精密に制御できる。したがって、本発明による半導体パッケージは高性能を発揮するだけでなく、モバイル機器のように軽く、薄い電子機器に有用に使われうる。
そして、上下パッケージを連結する手段が封止材またはフォトソルダーレジストなどによって完全に密封されるためにスタック半導体チップＢＧＡパッケージの信頼性も高い。
以下、添付された図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化されうる。ここに紹介される実施の形態は本発明の技術的思想が徹底して完全に開示されうるように、そして当業者に本発明の思想が十分に伝わるように例示的に提供されたものである。図面において、層の厚さ及び／または領域のサイズは明確性を期するために誇張されたものである。明細書全体にわたって同じ参照番号は同じ構成要素を示す。
図２には本発明の一実施の形態によるスタック半導体チップＢＧＡパッケージ製造方法に対するフローチャートが示されている。
図２を参照すれば、まず第１パッケージ及び第２パッケージを準備する（Ｓ１１０）。ここで、第１パッケージはスタック半導体チップＢＧＡパッケージで下部に位置するパッケージとして、外部接続端子用ソルダーボールを含んでいる。そして、第２パッケージはスタック半導体チップＢＧＡパッケージで上部に位置するパッケージとして、外部ソルダーボールによって第１パッケージの内部ソルダーボールと電気的に連結される。
図３には図２の第１パッケージ及び第２パッケージ準備段階（Ｓ１１０）をより詳細に示すフローチャートが示されている。そして、図６ないし図１１には前記第１パッケージ及び第２パッケージ準備段階（Ｓ１１０）に対する断面図が示されている。図６ないし図１１に示されている半導体チップパッケージは第１パッケージだけでなく第２パッケージにも適用されるが、単純化のために１つの半導体チップパッケージのみを図示した。
まず、図３及び図６を参照して説明すると、基板１１０、２１０に接着剤１３０、２３０を使用して半導体チップ１２０、２２０を接着する（Ｓ１１１）。接着剤１３０、２３０は通常的に絶縁物質を使用する。半導体チップ１２０、２２０の回路形成面、すなわちボンディングパッド（図示せず）の形成面が下向きになるように半導体チップ１２０、２２０を基板１１０、２１０に接着させる。したがって、フリップチップパッケージ（ＦＣＰ）も本実施の形態に適用可能である。
本明細書で基板１１０、２１０とする場合には絶縁基板１１２、２１２、ランドパッド１１４、２１４、フォトソルダーレジスト（ＰＳＲ）１１６、２１６及び／または配線パッド１１５、２１５を含む全体構造物を指す。絶縁基板１１２、２１２を形成する物質は半導体パッケージ分野で印刷回路基板（ＰＣＢ）の絶縁基板用として使われるものであれば、特別な制限がない。例えば、絶縁基板１１２、２１２はエポキシ樹脂などのような硬化されたプラスチック絶縁物質かポリイミドフィルムのような柔軟な物質でありうる。
絶縁基板１１２、２１２はその内部にボンディングワイヤーが通過するための開口部及び配線パッド１１５、２１５を露出させるための凹部を有するが、ここで、凹部によって形成される空間は上部溝Ｒ１である。上部溝Ｒ１は基板１１０、２１０のエッジに形成されているが、例えば、両側面のエッジにのみ形成されうる。
そして、絶縁基板１１２、２１２の一方面またはその内部には配線が存在する。本実施の形態による基板１１０、２１０は配線としてランドパッド１１４、２１４及び配線パッド１１５、２１５を含むが、絶縁基板１１２、２１２の下面に形成されている。ランドパッド１１４、２１４は外部端子接続用ソルダーボールと連結される配線の一部分であり、配線パッド１１５、２１５は第１パッケージ及び第２パッケージを電気的に連結して、第２パッケージが外部端子と電気的に連結させる配線の一部である。
配線のパターン形態は第１パッケージ及び第２パッケージが相異なる。例えば、第１パッケージの配線パターン形態は特別な制限はなく、従来のＢＧＡパッケージ用基板に形成されているあらゆる形態の配線パターンでありうる。しかし、第２パッケージの配線パターン形態は第２パッケージのランドパッド２１４と配線パッド２１５とが一対一に対応し、電気的に相互連結されている形態でもよい。
絶縁基板１１２、２１２の下面にはフォトソルダーレジスト１１６、２１６が形成されている。フォトソルダーレジスト１１６、２１６はランドパッド１１４、２１４及び配線パッド１１５、２１５を露出させる凹部を含むが、ランドパッド１１４、２１４を露出させる凹部空間はスルーホールＲ３、そして配線パッド１１５、２１５を露出させる凹部空間は下部溝Ｒ２である。下部溝Ｒ２の位置は上部溝Ｒ１の位置に対応する。しかし、第２パッケージのフォトソルダーレジスタ２１６にはランドパッド２１４を露出させるスルーホールＲ３は形成されていない場合もある。
次いで、図３及び図６を参照すれば、半導体チップ１２０、２２０のボンディングパッド（図示せず）と基板１１０、２２０の配線を金線のようなワイヤーで連結するワイヤーボンディングを実施する（Ｓ１１２）。ボンディングワイヤー１３５、２３５は基板１１０、２１０の開口部を通じて配線に連結される。そして、ボンディングワイヤー１３５、２３５を密封させるために保護材１４０、２４０を形成する。
次に、図３及び図７を参照すれば、基板１１０、２１０の上部溝Ｒ１に内部ソルダーボール１５０、２５０を形成する（Ｓ１１３）。内部ソルダーボール１５０、２５０は、例えば、錫と鉛との合金で形成できる。そして、内部ソルダーボール１５０、２５０は半導体チップ１２０、２２０の上面の位置より低く形成することが望ましい。すなわち、基板１１０、２１０の上面から内部ソルダーボール１５０、２５０までの高さｈ２は基板１１０、２１０の上面から半導体チップ１２０、２２０の回路形成面の反対面までの高さｈ１より低く内部ソルダーボール１５０、２５０を形成することが望ましい。しかしながら、必ずしもこれに限定されるものではない。
内部ソルダーボール１５０、２５０を形成する工程は第１パッケージを準備する工程では必須的な工程である一方、第２パッケージを準備する工程では任意的な工程である（図３では点線でブロックを表示）。例えば、第２パッケージを準備する工程でも内部ソルダーボール２５０を形成すれば、第１パッケージ準備工程と第２パッケージ準備工程とが同一であるために量産工程に適するという長所がある。しかし、２個の半導体チップが積層されている２スタック半導体チップパッケージの場合には上部パッケージの内部ソルダーボール２５０は不要な構成要素であるために形成しなくても関係ない。
次に、図３及び図８を参照すれば、封止材１６０、２６０として半導体チップ１２０、２２０及び内部ソルダーボール１５０、２５０を密封するモールディング工程を実施する（Ｓ１１４）。モールディング工程ではトランスファモールディングのような従来技術によるモールディング方法が使用できる。この場合、封止材１６０、２６０は少なくとも内部ソルダーボール１５０、２５０の全部を密封させうる厚さに形成することが望ましい。しかし、示されたように必ずしも半導体チップ１２０、２２０の上面または内部ソルダーボール１５０、２５０の上面より厚く封止材１６０、２６０を形成する必要はない。
次に、図３及び図９を参照すれば、半導体チップ１２０、２２０の後面をグラインドする工程を実施する（Ｓ１１５）。半導体チップ１２０、２２０の後面は回路形成面の反対面である。前記したグラインド工程は内部ソルダーボール１５０ａが露出されるまで実施する。そして、内部ソルダーボールを具備しない第２パッケージの半導体チップをグラインドする場合には半導体チップ２２０の回路に損傷を与えない程度に半導体チップをグラインドする場合もある。グラインド工程の結果、基板１１０、２１０の上面で半導体チップ１２０、２２０の上面までの高さｈ１及び基板１１０、２１０の上面で内部ソルダーボール１５０までの高さｈ２より低い高さｈ３を有する半導体チップ１２０ａ、２２０ａ及び内部ソルダーボール１５０ａ、２５０ａが作られる。
前記したように、本実施の形態では半導体チップの後面をグラインドするためにスタック半導体チップパッケージの全体高さを低められる。そして、内部ソルダーボールを封止材で取り囲んだ後にグラインド工程を実施するために、接触面を除いては内部ソルダーボールが外部環境に露出されない。
図３及び図１０を参照すれば、基板１１０のスルーホール及び／または下部溝に外部端子接続用ソルダーボール１７０ａ、１７０ｂを形成する工程を実施する（Ｓ１１６）。前記工程は第１パッケージを準備する工程でのみ適用される工程である。スルーホールに形成された外部端子接続用ソルダーボール１７０ａはランドパッド１１４と連結され、第１パッケージの半導体チップ１２０ａに対する外部端子接続用ソルダーボールである。そして、下部溝に形成された外部端子接続用ソルダーボール１７０ｂは配線パッド１１５と連結され、第２パッケージの半導体チップ２２０ａに対する外部端子接続用ソルダーボールである。その結果、図１０に示されたような第１パッケージが準備される。
次に、図３及び図１１を参照すれば、基板の下部溝に外部ソルダーボール２８０を形成する工程を実施する（Ｓ１１６）。前記工程は第２パッケージを準備する工程でのみ適用される工程である。外部ソルダーボール２８０はその上側に配線パッド２１５と連結され、配線パッド２１５と一対一に対応するランドパッド２１４と電気的に連結される。その結果、図１１に示されたような第２パッケージが準備される。
さらに図２を参照すれば、本発明の一実施の形態によるスタック半導体チップＢＧＡパッケージの製造方法は前記段階で準備された第１パッケージ上に前記段階で準備された第２パッケージを積層する（Ｓ１２０）。この時、図１２に示されているように、前記第１パッケージの内部ソルダーボール１５０ａと前記第２パッケージの外部ソルダーボール２８０とを相互接触可能にする。
次に、積層されている第１パッケージ及び第２パッケージに対してリフロー工程を実施する（Ｓ１３０）。リフロー工程は前記内部ソルダーボール１５０ａと前記外部ソルダーボール２８０とに適正な熱を加えて若干溶融させた後、冷却させて両方を完全に接着させるための工程である。その結果、２個の半導体チップが積層されているスタック半導体チップＢＧＡパッケージが完成される。
図４には、本発明の他の実施の形態によるスタック半導体チップＢＧＡパッケージの製造方法に対するフローチャートが示されている。図４を参照すれば、前記した実施の形態と同じく、まず第１パッケージ及び第２パッケージを準備する（Ｓ２１０）。ここで、第１パッケージはスタック半導体チップＢＧＡパッケージで下部に位置するパッケージであって、外部接続端子用ソルダーボールを含んでいる。そして、第２パッケージはスタック半導体チップＢＧＡパッケージで上部に位置するパッケージであって、外部ソルダーボールによって第１パッケージの内部ソルダーボールと電気的に連結される。本実施の形態で、第１パッケージを準備する段階（Ｓ２１０）は前記した第１の実施の形態の第１パッケージ準備段階（Ｓ１１０）と同じ方法、すなわち、図３に示されているフローチャートが同一に適用されるので、ここでは説明を省略する。
図５には、図４の第２パッケージ準備段階（Ｓ２１０）をさらに詳細に示すフローチャートが示されている。図５のフローチャートには図６ないし図８及び図１３の断面図が順次に適用でき、ここで第１の実施の形態と同じ工程段階は簡略に説明する。
まず図５及び図６を参照すれば、基板２１０上に絶縁性接着剤２３０を使用して半導体チップ２２０を接着する（Ｓ２１１）。半導体チップ２２０は回路形成面が基板２１０に向かうように付着する。そして、ワイヤーボンディング工程を実施し、ボンディングされたワイヤー２３５は保護材２４０で密封する（Ｓ２１２）。次に、図５及び図７を参照すれば、基板２１０の上部溝Ｒ１に内部ソルダーボール２５０を形成する（Ｓ２１３）。しかし、前記したように第２パッケージで内部ソルダーボール２５０を形成する工程は省略することもできる。次に、図５及び図８を参照すれば、封止材２６０を使用して半導体チップ２２０及び／または内部ソルダーボール２５０をモールディングする（Ｓ２１４）。
次に、図５及び図１３を参照すれば、基板２１０の下部溝Ｒ２に外部ソルダーボール２８０を形成する。すなわち、本実施の形態では半導体チップ２２０に対するグラインド工程を実施せずに外部ソルダーボール２８０を形成する工程を先に実施する。その結果、第２パッケージを準備する工程が完了される。
再び、図４を参照すれば、準備された第１パッケージ上に第２パッケージを積層させる（Ｓ２２０）。この場合にも第１パッケージの内部ソルダーボール１５０ａ及び第２パッケージの外部ソルダーボール２８０を相互接触可能にする。次に、積層されている第１パッケージ及び第２パッケージに対してリフロー工程を実施する（Ｓ２３０）。次いで、図４を参照すれば、第２パッケージに対するグラインド工程を最終的に実施する（Ｓ２４０）ことによって、本実施の形態によるスタック半導体チップＢＧＡが完成される。
このように、本実施の形態では第２パッケージに対するグラインド工程はパッケージを積層した後で実施する。このように、グラインド工程を最後に実施すれば、積層されているパッケージ全体を使用してその上部半導体チップに対してグラインドするために、被処理対象の厚さが以前の実施の形態での被処理対象の厚さより厚く、したがって、グラインド工程をさらに容易に実施できる。そして、グラインド工程で除去する半導体チップの量をより精密に制御できる。
当業者なら分かるように、たとえ本発明の実施の形態が２つの半導体チップを含むスタック半導体チップパッケージについて開示されていても、３つ以上のスタック半導体チップパッケージについても同一に適用できる。
たとえ本発明の実施の形態で、様々な半導体チップパッケージの準備段階、グラインド段階、積層段階及びリフロー段階の多様な組合せについて開示していても、本実施の形態に開示されていない順に前記した段階を組み合わせることもでき、このような組合せも全て本発明の技術的範囲内に含まれることはもちろんである。
本発明は半導体製造工程のうち、半導体パッケージ分野、特に、２つ以上の半導体チップを積層して製造するスタック半導体チップパッケージ製造分野に関する。特に、本発明による半導体パッケージは高性能を発揮するだけでなく、モバイル機器のように軽く、薄い電子機器に有用に使われうる。
従来技術によるスタック半導体チップＢＧＡパッケージに対する断面図である。 本発明の一実施の形態によるスタック半導体チップＢＧＡパッケージの製造方法を示すフローチャートである。 図２の第１パッケージ及び第２パッケージ準備段階を説明するためのフローチャートである。 本発明の他の実施の形態によるスタック半導体チップＢＧＡパッケージの製造方法を示すフローチャートである。 図４の第２パッケージ準備段階を説明するためのフローチャートである。 図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。 図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。 図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。 図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。 図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。 図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。 図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。 図５のフローチャートによる第２パッケージ準備段階を説明するための断面図である。
符号の説明
１１０ 基板
１１２ 絶縁基板
１１４ ランドパッド
１１５ 配線パッド
１１６ フォトソルダーレジスト
１５０ａ、２５０ａ 内部ソルダーボール
１３５ ボンディングワイヤー
１４０ 保護材
１７０ａ、１７０ｂ 外部端子接続用ソルダーボール
２２０ａ 半導体チップ
２３０ 接着剤
２８０ 外部ソルダーボール

Claims (38)

  1. スタックパッケージにおいて、
    前記スタックパッケージは第１半導体チップパッケージ及び前記第１パッケージの上部に積層されている第２半導体チップパッケージを含む２つ以上の半導体チップパッケージを含み、
    前記第１半導体チップパッケージは、
    上面及び下面を有する第１基板と、
    回路が形成されている活性面と前記活性面の反対側面とを有し、前記活性面が前記第１基板の上面に向かうように前記第１基板の上面に搭載されている第１半導体チップと、
    前記第１基板の上面に形成されて前記第１基板と電気的に連結される多数の内部ソルダーボールと、
    前記第１基板の下面に形成されている多数の外部ソルダーボールと、を含み、
    前記第１半導体チップと前記多数の内部ソルダーボールとは第１エポキシによってモールディングされており、そして、前記第１半導体チップの活性面の反対面と前記多数の内部ソルダーボールとはグラインドされて前記多数の内部ソルダーボールと前記第１半導体チップは高さが同じであり、前記多数の内部ソルダーボールは露出された接触部を有し、
    前記第２半導体チップパッケージは、
    上面及び下面を有する第２基板と、
    回路が形成されている活性面と前記活性面の反対面とを有し、前記活性面が前記第２基板の上面に向かうように前記第２基板の上面に搭載されている第２半導体チップと、
    前記第２基板の下面に形成されており、前記第１基板の多数の内部ソルダーボールと電気的に連結される多数の外部ソルダーボールと、
    前記第２半導体チップを封止する第２エポキシと、を含むスタックパッケージ。
  2. 前記第１基板は多数のランドパッド及び前記多数のランドパッドの外側に形成されている多数の配線パッドを具備し、
    前記多数の配線パッドは前記第１基板の上面に形成されている多数の上部グルーブによって露出される上面と前記第１基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有し、
    前記多数のランドパッドは前記第１基板の下面の上に形成されている多数のスルーホールによって前記第１基板の下面の上に露出されることを特徴とする請求項１に記載のスタックパッケージ。
  3. 前記第１半導体チップパッケージの前記多数の内部ソルダーボールは前記第１基板の前記上部グルーブ上に形成されており、前記第１半導体チップパッケージの前記多数の外部ソルダーボールは前記第１基板の前記多数の下部グルーブ及び前記多数のスルーホール上に形成されていることを特徴とする請求項２に記載のスタックパッケージ。
  4. 前記第２基板は多数のランドパッド及び前記多数のランドパッドと一対一に対応して電気的に連結されている多数の配線パッドを含み、
    前記多数の配線パッドは前記第２基板の上面に形成されている多数の上部グルーブによって露出される上面と前記第１基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有することを特徴とする請求項１に記載のスタックパッケージ。
  5. 前記第２半導体チップパッケージの前記多数の外部ソルダーボールは前記第２基板の下部グルーブ上に形成されていることを特徴とする請求項４に記載のスタックパッケージ。
  6. 前記第２半導体チップパッケージは前記第２基板の上面に形成されている多数の内部ソルダーボールをさらに含み、
    前記第２基板の前記多数の内部ソルダーボールは前記第２半導体チップを封止する第２エポキシモールディング化合物によって封止されており、
    前記第１半導体チップの活性面の反対面と前記多数の内部ソルダーボールとはグラインドされて前記多数の内部ソルダーボールと前記第１半導体チップとは同じ高さを有し、前記内部ソルダーボールは露出された接触部を有することを特徴とする請求項１に記載のスタックパッケージ。
  7. 前記第２半導体チップパッケージは前記第２基板の上面に形成されており、前記第２基板の前記多数の外部ソルダーボールと電気的に連結されていることを特徴とする請求項１に記載のスタックパッケージ。
  8. 前記第１パッケージ及び前記第２パッケージはそれぞれフリップチップパッケージであることを特徴とする請求項１に記載のスタックパッケージ。
  9. 前記スタックパッケージは前記第２パッケージ上に積層されており、前記第２半導体チップパッケージと同じ構造を有する第３半導体チップパッケージをさらに含むことを特徴とする請求項１に記載のスタックパッケージ。
  10. 前記スタックパッケージは前記第３パッケージ上に積層されており、前記第２半導体チップパッケージと同じ構造を有する第４半導体チップパッケージをさらに含むことを特徴とする請求項９に記載のスタックパッケージ。
  11. スタックパッケージの製造方法において、
    多数の第１内部ソルダーボール、第１基板の上面に形成されている第１半導体チップ及び前記第１基板の下面に形成されている多数の第１外部ソルダーボールを含む第１パッケージを準備する段階であって、前記多数の第１内部ソルダーボール及び前記第１半導体チップは第１エポキシモールディング化合物によって封止されており、前記多数の第１内部ソルダーボールは露出された接触部を有し、前記第１半導体チップは前記第１基板の上面と対向する活性面と前記活性面の反対面を有する第１パッケージを準備する段階と、
    第２基板の下面の上に形成されている多数の第２外部ソルダーボール及び前記第２基板の上面に形成されている第２半導体チップを含む第２パッケージを準備する段階であって、前記第２半導体チップは前記第２基板の上面と対向する活性面と前記活性面の反対面とを有し、前記第２半導体チップは第２エポキシモールディング化合物によって封止されている第２パッケージを準備する段階と、
    前記第１基板の前記多数の第１内部ソルダーボールと前記第２外部ソルダーボールとを電気的に連結することによって前記第１パッケージ上に前記第２パッケージを積層する段階と、
    前記第１パッケージ及び前記第２パッケージをリフローする段階と、を含むスタックパッケージの製造方法。
  12. 前記第１パッケージを準備する段階は前記第１半導体チップの活性面の反対面と前記第１エポキシモールディング化合物によって封止されている前記多数の第１内部ソルダーボールをグラインドする段階を含むことを特徴とする請求項１１に記載のスタックパッケージの製造方法。
  13. 前記第２パッケージを準備する段階は前記第２半導体チップの活性面の反対面をグラインドする段階を含むことを特徴とする請求項１１に記載のスタックパッケージの製造方法。
  14. 前記第１パッケージを準備する段階は、
    前記第１半導体チップを前記第１基板に接着させる段階と、
    多数の配線パッドを露出させる前記第１基板の多数の上部グルーブ上に前記多数の内部ソルダーボールを形成する段階と、
    前記第１エポキシモールディング化合物の高さが前記第１半導体チップの上面及び前記多数の内部ソルダーボールの上面より高くなるように前記第１エポキシモールディング化合物を使用して前記第１半導体チップ及び前記内部ソルダーボールを封止する段階と、
    前記内部ソルダーボールが露出されるまで前記第１半導体チップの活性面の反対面と前記第１エポキシモールディング化合物とをグラインドする段階と、
    前記第１基板の多数のランドパッドを露出させる多数のスルーホールと前記第１基板の前記多数の配線パッドとを露出させる多数の下部グルーブ上に前記多数の外部端子接続用外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項１２に記載のスタックパッケージの製造方法。
  15. 前記グラインド段階は前記多数の外部端子接続用ソルダーボールの形成段階以後に行うことを特徴とする請求項１４に記載のスタックパッケージの製造方法。
  16. 前記第２パッケージを準備する段階は、
    前記第２基板上に前記第２半導体チップを接着させる段階と、
    前記第２エポキシモールディング化合物が前記第２半導体チップの上面高さ以上の高さになるように前記第２エポキシモールディング化合物を使用して前記第２半導体チップを封止する段階と、
    前記第２半導体チップの前記活性面の反対面をグラインドする段階と、
    前記第２基板の多数の配線パッドを露出させる前記多数の下部グルーブ上に前記多数の外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項１３に記載のスタックパッケージの製造方法。
  17. 前記第２パッケージを準備する段階は、
    前記第２半導体チップの封止段階以前に前記第２基板の前記多数の配線パッドを露出させる多数の上部グルーブ上に多数の内部ソルダーボールを形成する段階をさらに含み、
    前記グラインド段階は前記第２パッケージの前記多数の内部ソルダーボールが露出されるまで行うことを特徴とする請求項１６に記載のスタックパッケージの製造方法。
  18. 前記スタックパッケージの製造方法は前記第２パッケージ上に前記第２パッケージと同じ構造を有する第３パッケージを積層して前記第２パッケージと連結する段階をさらに含むことを特徴とする請求項１７に記載のスタックパッケージの製造方法。
  19. 前記スタックパッケージの製造方法は前記第３パッケージ上に前記第２パッケージと同じ構造を有する第４パッケージを積層して前記第３パッケージと連結する段階をさらに含むことを特徴とする請求項１８に記載のスタックパッケージの製造方法。
  20. スタックパッケージの製造方法において、
    多数の第１内部ソルダーボール、第１基板の上面に形成されている第１半導体チップ及び前記第１基板の下面に形成されている多数の第１外部ソルダーボールを含む第１パッケージを準備する段階であって、前記多数の第１内部ソルダーボール及び前記第１半導体チップは第１エポキシモールディング化合物によって封止されており、前記多数の第１内部ソルダーボールは露出された接触部を有し、前記第１半導体チップは前記第１基板の上面と対向する活性面と前記活性面の反対面とを有する第１パッケージを準備する段階と、
    第２基板の下面の上に形成されている多数の第２外部ソルダーボール及び前記第２基板の上面に形成されている第２半導体チップを含む第２パッケージを準備する段階であって、前記第２半導体チップは前記第２基板の上面と対向する活性面と前記活性面の反対面とを有し、前記第２半導体チップは第２エポキシモールディング化合物によって封止されている第２パッケージを準備する段階と、
    前記第１基板の前記多数の第１内部ソルダーボールと前記第２外部ソルダーボールとを電気的に連結することによって前記第１パッケージ上に前記第２パッケージを積層する段階と、
    前記第１パッケージ及び前記第２パッケージをリフローする段階と、
    前記第２半導体チップの活性面の反対面をグラインドする段階と、を含むスタックパッケージの製造方法。
  21. 前記第１パッケージを準備する段階は前記第１半導体チップの活性面の反対面をグラインドする段階を含むことを特徴とする請求項２０に記載のスタックパッケージの製造方法。
  22. 前記第１パッケージを準備する段階は、
    前記第１半導体チップを前記第１基板に接着させる段階と、
    多数の配線パッドを露出させる前記第１基板の多数の上部グルーブ上に前記多数の内部ソルダーボールを形成する段階と、
    前記第１エポキシモールディング化合物の高さが前記第１半導体チップの上面及び前記多数の内部ソルダーボールの上面より高くなるように前記第１エポキシモールディング化合物を使用して前記第１半導体チップ及び前記内部ソルダーボールを封止する段階と、
    前記内部ソルダーボールが露出されるまで前記第１半導体チップの活性面の反対面と前記第１エポキシモールディング化合物とをグラインドする段階と、
    前記第１基板の多数のランドパッドを露出させる多数のスルーホールと前記第１基板の前記多数の配線パッドとを露出させる多数の下部グルーブ上に前記多数の外部端子接続用外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項２１に記載のスタックパッケージの製造方法。
  23. 前記グラインド段階は前記多数の外部端子接続用ソルダーボール形成段階以後に行うことを特徴とする請求項２２に記載のスタックパッケージの製造方法。
  24. 前記第２パッケージを準備する段階は、
    前記第２基板上に前記第２半導体チップを接着させる段階と、
    前記第２エポキシモールディング化合物が前記第２半導体チップの上面以上の高さになるように前記第２エポキシモールディング化合物を使用して前記第２半導体チップを封止する段階と、
    前記第２半導体チップの前記活性面の反対面をグラインドする段階と、
    前記第２基板の多数の配線パッドを露出させる前記多数の下部グルーブ上に前記多数の外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項２０に記載のスタックパッケージの製造方法。
  25. 前記第２パッケージを準備する段階は、
    前記第２半導体チップの封止段階以前に前記第２基板の前記多数の配線パッドを露出させる多数の上部グルーブ上に多数の内部ソルダーボールを形成する段階をさらに含み、
    前記グラインド段階は前記第２パッケージの前記多数の内部ソルダーボールが露出されるまで行うことを特徴とする請求項２４に記載のスタックパッケージの製造方法。
  26. 前記スタックパッケージの製造方法は前記第２パッケージ上に前記第２パッケージと同じ構造を有する第３パッケージを積層して前記第２パッケージと連結する段階をさらに含むことを特徴とする請求項２５に記載のスタックパッケージの製造方法。
  27. 前記スタックパッケージの製造方法は前記第３パッケージ上に前記第２パッケージと同じ構造を有する第４パッケージを積層して前記第３パッケージと連結する段階をさらに含むことを特徴とする請求項２６に記載のスタックパッケージの製造方法。
  28. 半導体チップパッケージにおいて、
    上面及び下面を有する第１基板と、
    前記第１基板の上面に搭載されており、部分的にグラインドされている１つ以上の半導体チップと、
    前記第１基板の上面に形成されており、前記第１基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボールと、
    前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、を含む半導体チップパッケージ。
  29. 請求項２８に記載の半導体チップパッケージを含むスタックパッケージであって、
    前記スタックパッケージは部分的にグラインドされている１つ以上の他の半導体チップパッケージをさらに含み、前記１つ以上の他の半導体チップパッケージそれぞれは、
    上面及び下面を有する第２基板と、
    前記第２基板の上面に搭載されている部分的にグラインドされている１つ以上の半導体チップと、
    前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、
    前記半導体チップパッケージを前記１つ以上の他の半導体チップパッケージと電気的に連結するための多数のソルダーボールと、を含むことを特徴とするスタックパッケージ。
  30. 前記１つ以上の他の半導体チップパッケージは前記第２基板の上面に形成されており、前記第２基板と電気的に連結されており、そのそれぞれが露出された接触部を含む、部分的にグラインドされている多数のソルダーボールをさらに含むことを特徴とする請求項２９に記載のスタックパッケージ。
  31. スタックパッケージの製造方法において、
    上面及び下面を有する第１基板、前記第１基板の上面に搭載されており、部分的にグラインドされている１つ以上の半導体チップ、前記第１基板の上面に形成されており、前記第１基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボール及び前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第１パッケージを準備する段階と、
    上面及び下面を有する第２基板、前記第２基板の対面に搭載されている部分的にグラインドされている１つ以上の半導体チップ、及び前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第２パッケージを準備する段階と、
    前記第１パッケージを前記第２パッケージに連結するための多数のソルダーボールを準備する段階と、
    前記第１基板の前記部分的にグラインドされている多数のソルダーボールと前記多数のソルダーボールとを連結して前記第１パッケージ上に前記第２パッケージを積層する段階と、
    前記第１パッケージと前記第２パッケージとをリフローする段階と、を含むスタックパッケージの製造方法。
  32. 前記多数のソルダーボールは前記第１パッケージの一部であることを特徴とする請求項３１に記載のスタックパッケージの製造方法。
  33. 前記多数のソルダーボールは第２パッケージの一部であることを特徴とする請求項３１に記載のスタックパッケージの製造方法。
  34. 前記第２パッケージは前記積層段階及び前記リフロー段階以前に準備することを特徴とする請求項３１に記載のスタックパッケージの製造方法。
  35. 前記第２パッケージは前記積層段階及び前記リフロー段階以後に準備することを特徴とする請求項３１に記載のスタックパッケージの製造方法。
  36. 請求項１１に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。
  37. 請求項２０に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。
  38. 請求項３１に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004074B2 (en) 2007-04-13 2011-08-23 Nec Corporation Semiconductor device and fabrication method
JP2014512688A (ja) * 2011-04-21 2014-05-22 テッセラ，インコーポレイテッド フリップチップ、フェイスアップおよびフェイスダウンセンターボンドメモリワイヤボンドアセンブリ
US9437579B2 (en) 2011-04-21 2016-09-06 Tessera, Inc. Multiple die face-down stacking for two or more die
US9640515B2 (en) 2011-04-21 2017-05-02 Tessera, Inc. Multiple die stacking for two or more die
US9735093B2 (en) 2011-04-21 2017-08-15 Tessera, Inc. Stacked chip-on-board module with edge connector

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004009056B4 (de) * 2004-02-23 2010-04-22 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls aus mehreren stapelbaren Halbleiterbauteilen mit einem Umverdrahtungssubstrat
US7851899B2 (en) * 2004-04-02 2010-12-14 Utac - United Test And Assembly Test Center Ltd. Multi-chip ball grid array package and method of manufacture
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
US7678610B2 (en) * 2004-10-28 2010-03-16 UTAC-United Test and Assembly Test Center Ltd. Semiconductor chip package and method of manufacture
JP4322844B2 (ja) * 2005-06-10 2009-09-02 シャープ株式会社 半導体装置および積層型半導体装置
DE102005030946B4 (de) * 2005-06-30 2007-09-27 Infineon Technologies Ag Halbleiterbauteil mit Verdrahtungssubstrat und Lotkugeln als Verbindungselement sowie Verfahren zur Herstellung des Halbleiterbauteils
KR100775931B1 (ko) 2005-07-12 2007-11-13 김경미 리플로 솔더를 이용한 3차원 칩 적층 방법
KR100674411B1 (ko) 2005-09-29 2007-01-29 삼성전기주식회사 코어볼을 이용한 반도체 패키지 및 그 제조방법
KR100722634B1 (ko) 2005-10-06 2007-05-28 삼성전기주식회사 고밀도 반도체 패키지 및 그 제조 방법
KR100699874B1 (ko) * 2005-11-08 2007-03-28 삼성전자주식회사 삽입형 연결부를 갖는 비. 지. 에이 패키지 그 제조방법 및이를 포함하는 보드 구조
KR100746362B1 (ko) * 2005-12-13 2007-08-06 삼성전기주식회사 패키지 온 패키지 기판 및 그 제조방법
JP2007194436A (ja) * 2006-01-19 2007-08-02 Elpida Memory Inc 半導体パッケージ、導電性ポスト付き基板、積層型半導体装置、半導体パッケージの製造方法及び積層型半導体装置の製造方法
US7536233B1 (en) * 2006-01-30 2009-05-19 Advanced Micro Devices, Inc. Method and apparatus for adjusting processing speeds based on work-in-process levels
US8367465B2 (en) * 2006-03-17 2013-02-05 Stats Chippac Ltd. Integrated circuit package on package system
US7714453B2 (en) * 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US8581381B2 (en) * 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
US7615409B2 (en) * 2006-06-29 2009-11-10 Sandisk Corporation Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages
US7550834B2 (en) * 2006-06-29 2009-06-23 Sandisk Corporation Stacked, interconnected semiconductor packages
KR100800477B1 (ko) * 2006-07-12 2008-02-04 삼성전자주식회사 적층이 용이한 반도체 패키지 및 이를 이용한 적층형반도체 패키지
KR100794660B1 (ko) * 2006-07-14 2008-01-14 삼성전자주식회사 이미지 센서 패키지 및 그 제조 방법
US7868440B2 (en) * 2006-08-25 2011-01-11 Micron Technology, Inc. Packaged microdevices and methods for manufacturing packaged microdevices
TWI336502B (en) * 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
US7550828B2 (en) * 2007-01-03 2009-06-23 Stats Chippac, Inc. Leadframe package for MEMS microphone assembly
TWI335070B (en) 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
US8445325B2 (en) 2007-05-04 2013-05-21 Stats Chippac, Ltd. Package-in-package using through-hole via die on saw streets
US7829998B2 (en) 2007-05-04 2010-11-09 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US7723159B2 (en) * 2007-05-04 2010-05-25 Stats Chippac, Ltd. Package-on-package using through-hole via die on saw streets
TWI425610B (zh) * 2007-05-04 2014-02-01 Stats Chippac Ltd 在鋸道上使用通孔晶粒之封裝上的封裝
US8120811B2 (en) 2007-11-21 2012-02-21 Quad/Graphics, Inc. System and method for adding data to a printed publication
US7687920B2 (en) * 2008-04-11 2010-03-30 Stats Chippac Ltd. Integrated circuit package-on-package system with central bond wires
TWI473553B (zh) * 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US7863100B2 (en) * 2009-03-20 2011-01-04 Stats Chippac Ltd. Integrated circuit packaging system with layered packaging and method of manufacture thereof
KR101056747B1 (ko) 2009-04-14 2011-08-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
TWI469283B (zh) * 2009-08-31 2015-01-11 Advanced Semiconductor Eng 封裝結構以及封裝製程
US8198131B2 (en) * 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
US8115293B2 (en) * 2009-12-08 2012-02-14 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof
US8212342B2 (en) * 2009-12-10 2012-07-03 Stats Chippac Ltd. Integrated circuit package system with removable backing element having plated terminal leads and method of manufacture thereof
US8508954B2 (en) 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
TWI408785B (zh) * 2009-12-31 2013-09-11 Advanced Semiconductor Eng 半導體封裝結構
KR101078741B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI419283B (zh) * 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
US9093392B2 (en) * 2010-12-10 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
US9064781B2 (en) * 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same
US8508045B2 (en) 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US8432028B2 (en) * 2011-03-21 2013-04-30 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
CN102931169A (zh) * 2011-08-10 2013-02-13 快捷半导体(苏州)有限公司 嵌入式半导体电源模块及封装
DE112011105992B4 (de) 2011-12-22 2022-06-15 Intel Corporation 3D-integriertes Halbleiterpaket mit Through-Mold-Kopplungsstrukturen der ersten Ebene und Verfahren zur Herstellung desselben
US9418947B2 (en) 2012-02-27 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming connectors with a molding compound for package on package
US9082780B2 (en) * 2012-03-23 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
US9159699B2 (en) 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
US9209164B2 (en) 2012-11-13 2015-12-08 Delta Electronics, Inc. Interconnection structure of package structure and method of forming the same
US9953907B2 (en) 2013-01-29 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. PoP device
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9412723B2 (en) * 2013-03-14 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structures and methods for forming the same
KR102067155B1 (ko) 2013-06-03 2020-01-16 삼성전자주식회사 연결단자를 갖는 반도체 장치 및 그의 제조방법
KR20150004005A (ko) 2013-07-02 2015-01-12 에스케이하이닉스 주식회사 스택 패키지 및 이의 제조방법
KR102229202B1 (ko) * 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
US10083932B2 (en) * 2014-01-17 2018-09-25 Nvidia Corporation Package on package arrangement and method
US9478443B2 (en) * 2014-08-28 2016-10-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package and method of forming the same
CN104979298B (zh) * 2015-06-26 2017-11-21 江西芯创光电有限公司 一种封装基板及其制作工艺
US9589941B1 (en) * 2016-01-15 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip package system and methods of forming the same
US10818602B2 (en) 2018-04-02 2020-10-27 Amkor Technology, Inc. Embedded ball land substrate, semiconductor package, and manufacturing methods
US11894322B2 (en) 2018-05-29 2024-02-06 Analog Devices, Inc. Launch structures for radio frequency integrated device packages
TWI700798B (zh) * 2018-07-12 2020-08-01 南韓商三星電子股份有限公司 半導體封裝
KR20210073958A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지
US11744021B2 (en) 2022-01-21 2023-08-29 Analog Devices, Inc. Electronic assembly

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295266A (ja) * 1990-04-12 1991-12-26 Hitachi Ltd 高集積半導体装置
KR20010056937A (ko) * 1999-12-17 2001-07-04 박종섭 칩 스캐일 스택 패키지
JP2001298115A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003133519A (ja) * 2001-10-30 2003-05-09 Sharp Corp 積層型半導体装置及びその製造方法並びにマザーボード及びマザーボードの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274929B1 (en) * 1998-09-01 2001-08-14 Texas Instruments Incorporated Stacked double sided integrated circuit package
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
KR100271656B1 (ko) 1998-05-30 2000-11-15 김영환 비지에이 반도체 패키지 및 그 제조방법
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP3666576B2 (ja) * 2000-07-12 2005-06-29 松下電器産業株式会社 多層モジュールおよびその製造方法
JP4562153B2 (ja) * 2000-08-10 2010-10-13 イビデン株式会社 半導体モジュールの製造方法
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
US7034386B2 (en) * 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
JP2002329810A (ja) * 2001-04-26 2002-11-15 Shinko Electric Ind Co Ltd 半導体パッケージ集合体およびその製造方法
US6451626B1 (en) * 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
JP4023159B2 (ja) * 2001-07-31 2007-12-19 ソニー株式会社 半導体装置の製造方法及び積層半導体装置の製造方法
JP2003174122A (ja) * 2001-12-04 2003-06-20 Toshiba Corp 半導体装置
US6740546B2 (en) * 2002-08-21 2004-05-25 Micron Technology, Inc. Packaged microelectronic devices and methods for assembling microelectronic devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295266A (ja) * 1990-04-12 1991-12-26 Hitachi Ltd 高集積半導体装置
KR20010056937A (ko) * 1999-12-17 2001-07-04 박종섭 칩 스캐일 스택 패키지
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001298115A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003133519A (ja) * 2001-10-30 2003-05-09 Sharp Corp 積層型半導体装置及びその製造方法並びにマザーボード及びマザーボードの製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004074B2 (en) 2007-04-13 2011-08-23 Nec Corporation Semiconductor device and fabrication method
JP2014512688A (ja) * 2011-04-21 2014-05-22 テッセラ，インコーポレイテッド フリップチップ、フェイスアップおよびフェイスダウンセンターボンドメモリワイヤボンドアセンブリ
US9437579B2 (en) 2011-04-21 2016-09-06 Tessera, Inc. Multiple die face-down stacking for two or more die
US9640515B2 (en) 2011-04-21 2017-05-02 Tessera, Inc. Multiple die stacking for two or more die
US9735093B2 (en) 2011-04-21 2017-08-15 Tessera, Inc. Stacked chip-on-board module with edge connector
US9806017B2 (en) 2011-04-21 2017-10-31 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US10622289B2 (en) 2011-04-21 2020-04-14 Tessera, Inc. Stacked chip-on-board module with edge connector

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