TWI683400B - 扇出型半導體封裝 - Google Patents

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李在彦
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Abstract

一種扇出型半導體封裝包括：半導體晶片；重佈線部分，配置於所述半導體晶片下方；強化構件，配置於所述重佈線部分上且環繞所述半導體晶片；以及包封體，配置於所述重佈線部分上以將所述半導體晶片及所述強化構件嵌置於所述包封體中。

Description

扇出型半導體封裝 [相關申請案的交叉引用]
本申請案主張2018年1月19日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0007331號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種扇出型半導體封裝。
近來，已使用一種使用整合扇出型晶圓級封裝(Integrated Fan-Out wafer-level package，Info-WLP)來開發下一代智慧型電話的應用處理器(application processor，AP)的製造方法。
另外，預期未來將採用疊層封裝(package-on-package，PoP)中的並排(晶粒對晶粒(die-to-die))結構以傳輸較多數量的資料。另外，出於高資料速率(high data rate，HDR)的目的，預期使用高頻寬記憶體(high bandwidth memory，HBM)的高效能計算(high performance computing，HPC)、網路及圖形卡(graphic card)市場將擴展。
近來，在圖形及場域可程式閘陣列(field programmable gate array，FPGA)市場中已使用利用矽(Si)中介層(interposer)的高頻寬記憶體(HBM)，且已使用高規格第二代高頻寬記憶體(second-generation high bandwidth memory，HBM2)。此種技術需要晶粒對晶粒互連技術(die-to-die interconnection technology)，且已使用利用半導體技術的昂貴的矽(Si)中介層技術。
此外，必須控制翹曲(warpage)以實施後晶片法(chip-last method)，且因此，需要開發一種能夠防止翹曲的結構。
本揭露的態樣可提供一種重佈線部分的翹曲可減少且散熱效果可改善的扇出型半導體封裝。
根據本揭露的態樣，一種扇出型半導體封裝可包括：第一半導體晶片；重佈線部分，配置於所述第一半導體晶片下方；強化構件，配置於所述重佈線部分上且環繞所述第一半導體晶片；以及包封體，配置於所述重佈線部分上以將所述第一半導體晶片及所述強化構件嵌置於所述包封體中。
所述強化構件可包括各自具有條狀且彼此間隔開的區段，且所述強化構件的所述區段可分別配置於所述重佈線部分的邊緣處。
所述強化構件可包括選自由以下組成的群組中的至少一者或者其混合物：銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)。
所述重佈線部分可包括絕緣層及配置於所述絕緣層中的至少一導體層。
所述重佈線部分可更包括配置於所述絕緣層的上表面上的底部填充膠(underfill)及配置於所述絕緣層的下表面上的鈍化層。
所述底部填充膠可朝所述強化構件之內進行配置，且所述包封體可朝所述強化構件之外進行配置。
所述底部填充膠可與朝所述強化構件之內進行配置的所述重佈線部分的所述絕緣層接觸，且所述包封體可與朝所述強化構件之外進行配置的所述重佈線部分的所述絕緣層的部分接觸。
所述導體層可包括具有至少一層的配線部分及暴露至所述鈍化層的下表面的下表面電極。
所述扇出型半導體封裝可更包括連接至所述下表面電極的電性連接結構。
所述強化構件可連接至所述導體層。
所述強化構件可不電性連接至所述重佈線部分。
所述扇出型半導體封裝可更包括：連接通孔，具有連接至所述強化構件的一端部及暴露至所述包封體的上表面的另一端部；以及散熱構件，連接至所述連接通孔且覆蓋所述包封體的所述上表面。
所述散熱構件的下表面可接觸所述第一半導體晶片的 上表面。
所述連接通孔及所述散熱構件可由與所述強化構件的材料相同的材料製成。
所述連接通孔可具有與所述強化構件的條狀對應的條狀。
所述扇出型半導體封裝可更包括：多個連接通孔，各自具有連接至所述強化構件的一端部及暴露至所述包封體的上表面的另一端部，配置於所述強化構件上而彼此間隔開，且各自具有柱狀；以及散熱構件，連接至所述多個連接通孔且覆蓋所述包封體的所述上表面。
所述扇出型半導體封裝可更包括在水平方向上與所述第一半導體晶片並排配置的第二半導體晶片。所述強化構件可環繞所述第二半導體晶片，且所述包封體可嵌置所述第二半導體晶片。
根據本揭露的另一態樣，一種扇出型半導體封裝可包括：重佈線部分；第一半導體晶片，配置於所述重佈線部分的上表面上；強化構件，配置於所述重佈線部分的邊緣處；包封體，配置於所述重佈線部分上，所述第一半導體晶片的上表面自所述包封體暴露出且所述強化構件嵌置於所述包封體中；連接通孔，連接至所述強化構件且具有暴露至所述包封體的上表面的一端部；以及散熱構件，連接至所述連接通孔且覆蓋所述包封體以接觸所述第一半導體晶片的所述上表面。
所述扇出型半導體封裝可更包括與所述第一半導體晶片並排配置於所述重佈線部分的所述上表面上的第二半導體晶片。所述第二半導體晶片的上表面可自所述包封體暴露出，且所述散熱構件可接觸所述第二半導體晶片的所述上表面。
100‧‧‧半導體封裝/扇出型半導體封裝
110、2120、2220‧‧‧半導體晶片
120、420‧‧‧重佈線部分
122、422、2141、2241‧‧‧絕緣層
124、424‧‧‧導體層
124a、424a‧‧‧配線部分
124b、424b‧‧‧下表面電極
124c、424c、2122、2222‧‧‧連接墊
124d、424d、2143、2243‧‧‧通孔
126、426、2150、2223、2250‧‧‧鈍化層
128、428‧‧‧底部填充膠
130‧‧‧強化構件
140、2130‧‧‧包封體
150‧‧‧電性連接結構
200、300、400、2100‧‧‧扇出型半導體封裝
260、360‧‧‧連接通孔
270‧‧‧散熱構件
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
2140、2240‧‧‧連接構件
2142‧‧‧重佈線層
2160、2260‧‧‧凸塊下金屬層
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在附圖中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板(interposer substrate)上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出本揭露中的第一例示性實施例的扇出型半導體封裝的剖面示意圖。
圖10為示出根據本揭露中的第一例示性實施例的扇出型半導體封裝的平面示意圖。
圖11為示出根據本揭露中的第二例示性實施例的扇出型半導體封裝的剖面示意圖。
圖12為示出根據本揭露中的第二例示性實施例的扇出型半導體封裝的分解立體示意圖。
圖13為示出連接通孔的第一經修改實例的圖。
圖14為示出根據本揭露中的第四例示性實施例的扇出型半導體封裝的剖面示意圖。
在下文中，現將參照所附圖式詳細闡述本揭露中的各例示性實施例。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處 理器(例如中央處理單元(central processing unit，CPU))、圖形處理器(例如圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access+，HSPA+)、高速下行封包存取+(high speed downlink packet access+，HSDPA+)、高速上行封包存取+(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未示出)、視訊編解碼器(未示出)、功率放大器(未示出)、羅盤(未示出)、加速度計(未示出)、陀螺儀(未示出)、揚聲器(未示出)、大容量儲存單元(例如硬碟驅動機)(未 示出)、光碟(compact disk，CD)驅動機(未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(未示出)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦(laptop PC)、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件1120可為晶片相關組件，且半導體封裝100可為例如所述晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A到圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可利用低 成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳送並同時具有小型尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子皆需要配置於半導體晶片內，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量輸入/輸出端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍可能不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可藉由中介基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半 導體晶片2220的外側可利用模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適宜用於行動產品。因此，扇出型電子組件封裝可被實施成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌置於其中。
在下文中，將參照圖式闡述一種根據本揭露中的例示性實施例的扇出型半導體封裝。
圖9為示出根據本揭露中的第一例示性實施例的扇出型半導體封裝的剖面示意圖，且圖10為示出根據本揭露中的第一例示性實施例的扇出型半導體封裝的平面示意圖。
參照圖9及圖10，作為示例，根據本揭露中的第一例示性實施例的扇出型半導體封裝100可包括半導體晶片110、重佈線部分120、強化構件130及包封體140。
多個半導體晶片110可被配置成彼此間隔開，且在水平方向上並排配置於重佈線部分120上。作為示例，半導體晶片110中的每一者可為以數百至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路(IC)。在此種情形中，舉例而言，所述積體電路可為處理器晶片(更具體而言，應用處理器(AP))，例如中央處理器(例如中央處理單元)、圖形處理器(例如圖形處理單元)、場域可程式閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體)、非揮發性記憶體(例如唯讀記憶體)、快閃記憶體等。另外，上述元件亦可彼此組合而配置。半導體晶片110的數量可如圖式中所示為兩個且可為一個或多於兩個。
另外，半導體晶片110可以主動晶圓為基礎形成。在此種情形中，半導體晶片110的本體的基礎材料(base material)可為矽(Si)、鍺(Ge)或砷化鎵(GaAs)等。在本體上可形成各種電路。連接墊可將半導體晶片110電性連接至其他組件。連接墊中的每一者的材料可為例如鋁(Al)等的導電材料。半導體晶片110可為裸晶粒(bare die)，必要時可進一步在半導體晶片110的主動面上形成重佈線層(未示出)，並可將凸塊(未示出)等連接至連接墊。
另外，半導體晶片110可藉由覆晶接合(flip-chip bonding)電性連接至重佈線部分120。
同時，在本例示性實施例中以舉例的方式示出將兩個半導體晶片110安裝於重佈線部分120上的情形，半導體晶片110的數量並非僅限於此，而是必要時可經由各式修改。
另外，半導體晶片110可在包封體140形成之後安裝於重佈線部分120上。亦即，半導體晶片110可藉由後晶片法安裝於重佈線部分120上。
作為示例，半導體晶片110中的每一者的上表面可自包封體140的上表面暴露出。因此，自半導體晶片110產生的熱量可更容易地在外部耗散。然而，半導體晶片110並非僅限於此，而是亦可整體地嵌置於包封體140中。
重佈線部分120可配置於半導體晶片110下方。作為示例，重佈線部分120可包括絕緣層122、形成於絕緣層122中的至少一導體層124、形成於絕緣層122的下表面上的鈍化層126及形成於絕緣層122的上表面上的底部填充膠128。
同時，導體層124可包括藉由鍍銅(Cu)(copper plating)而形成的配線部分124a、暴露至鈍化層126的下表面且藉由鍍鎳銅(nickel-copper plating)而形成的下表面電極124b、暴露至底部填充膠128的上表面且連接至以下欲闡述的強化構件130的連接墊124c以及將配線部分124a彼此連接的通孔124d。
另外，鈍化層126的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層126的材料。在此種情形中，所述絕緣 材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味之素增層膜(Ajinomoto Build-up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用阻焊劑(solder resist)。另外，在鈍化層126中可形成有用於暴露出下表面電極124b的暴露孔洞。
底部填充膠128可在藉由後晶片法安裝半導體晶片110之後形成。作為示例，可使用絕緣材料作為底部填充膠128的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。
強化構件130可連接至欲安裝於所述多個半導體晶片110外部的重佈線部分120。作為示例，多個強化構件130可具有條狀，且可被配置成彼此間隔開。另外，強化構件130可配置於例如重佈線部分120的邊緣處，且可被配置成具有實質上矩形的形狀。所述多個強化構件130可在扇出型半導體封裝100的角落部分中彼此間隔開。
另外，強化構件130可連接至重佈線部分120的導體層124。同時，強化構件130可包括選自由以下組成的群組中的至少一者或者其混合物且可藉由鍍敷(plating)來形成：銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)。另外，強化構件130中的每一者的剖面可具有矩形形狀。
如上所述，所述多個強化構件130可配置於重佈線部分120的邊緣處且可具有條狀，且因此可防止重佈線部分120在後續製程中產生翹曲。
此外，當在強化構件130形成之後形成包封體140時，強化構件130可充當抑制包封體140流動的擋壩(dam)。
另外，強化構件130可連接至導體層124以散熱。因此，散熱效果可改善。
另外，由於強化構件130形成於連接墊124c上，因此強化構件130可用於防止底部填充膠128在形成底部填充膠128時滲出。
包封體140可配置於重佈線部分120上以將所述多個半導體晶片110及強化構件130嵌置於包封體140中。包封體140的材料不受特別限制。舉例而言，可使用絕緣材料作為包封體140的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等 的核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電樹脂作為所述絕緣材料。
作為示例，包封體140可具有使半導體晶片110的上表面暴露於外部的厚度。
電性連接結構150可在外部物理連接或電性連接扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可經由電性連接結構150安裝於電子裝置的主板上。電性連接結構150中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接結構150中的每一者的材料並不特別限定於此。電性連接結構150中的每一者可為接腳(land)、球、引腳(pin)等。電性連接結構150可形成為多層結構或單層結構。當電性連接結構150形成為多層結構時，電性連接結構150可包括銅(Cu)柱及焊料。當電性連接結構150形成為單層結構時，電性連接結構150可包括錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構150並非僅限於此。
如上所述，藉由強化構件130，可防止重佈線部分120產生翹曲。
另外，強化構件130可充當抑制底部填充膠128流動以防止底部填充膠128滲出的擋壩。
此外，藉由強化構件130，散熱效率可提高。
圖11為示出根據本揭露中的第二例示性實施例的扇出 型半導體封裝的剖面示意圖，且圖12為示出根據本揭露中的第二例示性實施例的扇出型半導體封裝的分解立體示意圖。
參照圖11及圖12，作為示例，根據本揭露中的第二例示性實施例的扇出型半導體封裝200可包括半導體晶片110、重佈線部分120、強化構件130、包封體140、連接通孔260及散熱構件270。
同時，由於半導體晶片110、重佈線部分120、強化構件130及包封體140為與上述組件相同的組件，因此不再對其予以贅述而是以上述說明取代。
連接通孔260中的每一者可被配置成使得其一端部連接至強化構件130且其另一端部暴露至包封體140的上表面。連接通孔260可具有與強化構件130的條狀對應的條狀。亦即，當自頂部觀察時，連接通孔260可具有實質上矩形的形狀。另外，連接通孔260的剖面可為錐形。亦即，連接通孔260可具有上部部分的寬度大於下部部分的寬度的錐形。
作為示例，與強化構件130相似，連接通孔260可由導電材料形成。亦即，作為示例，連接通孔260可包括選自由以下組成的群組中的至少一者或者其混合物：銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)。
同時，連接通孔260可用於與強化構件130一起防止重佈線部分120出現翹曲。亦即，重佈線部分120的強度可藉由連接通孔260而強化，進而使得重佈線部分120中的翹曲的產生可 減少。
另外，連接通孔260可連接至強化構件130以被提供作為散熱通路，且因此可用於提高散熱效率。
散熱構件270可連接至連接通孔260，且可覆蓋包封體140的上表面。作為示例，散熱構件270可配置成使得散熱構件270的下表面接觸半導體晶片110的上表面。然而，散熱構件270並非僅限於此，而是亦可被配置成使得散熱構件270的下表面與半導體晶片110的上表面間隔開。
另外，散熱構件270可具有矩形板狀。
同時，與連接通孔260相似，散熱構件270可由導電材料形成。亦即，作為示例，散熱構件270可包括選自由以下組成的群組中的至少一者或者其混合物：銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)。
如上所述，散熱構件270可連接至連接通孔260，且因此可進一步提高散熱效率。
如上所述，藉由連接通孔260，重佈線部分120的翹曲可進一步減少。亦即，連接通孔260可與強化構件130一起防止重佈線部分120產生翹曲，且因此重佈線部分120的翹曲可進一步減少。
此外，散熱效率可藉由連接通孔260及散熱構件270而提高。
圖13為示出連接通孔的第一經修改實例的圖。
參照圖13，作為示例，根據本揭露中的第三例示性實施例的扇出型半導體封裝300可包括半導體晶片110、重佈線部分120、強化構件130、包封體140、連接通孔360及散熱構件270。
同時，由於半導體晶片110、重佈線部分120、強化構件130、包封體140及散熱構件270與上述者實質上相同，因此不再對其予以贅述而是以上述說明取代。
多個連接通孔360可具有連接至強化構件130的一端部，可配置於強化構件130上而彼此間隔開，且可具有柱狀。
如上所述，所述多個連接通孔360可具有柱狀且可配置於強化構件130上而彼此間隔開，且因此可更容易地形成。
圖14為示出根據本揭露中的第四例示性實施例的扇出型半導體封裝的剖面示意圖。
參照圖14，作為示例，根據本揭露中的第四例示性實施例的扇出型半導體封裝400可包括半導體晶片110、重佈線部分420、強化構件130及包封體140。
同時，由於半導體晶片110、強化構件130及包封體140為與上述組件相同的組件，因此不再對其予以贅述而是以上述說明取代。
重佈線部分420可配置於半導體晶片110下方。作為示例，重佈線部分420可包括絕緣層422、形成於絕緣層422中的至少一導體層424、形成於絕緣層422的下表面上的鈍化層426及形成於絕緣層422的上表面上的底部填充膠428。
同時，導體層424可包括藉由鍍銅(Cu)而形成的配線部分424a、暴露至鈍化層426的下表面且藉由鍍鎳銅而形成的下表面電極424b、暴露至底部填充膠428的上表面且連接至以下欲闡述的強化構件130的連接墊424c以及將配線部分424a彼此連接的通孔424d。
另外，鈍化層426的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層426的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑。另外，在鈍化層426中可形成有用於暴露出下表面電極424b的暴露孔洞。
底部填充膠428可在藉由後晶片法安裝半導體晶片110之後形成。作為示例，可使用絕緣材料作為底部填充膠428的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。
作為示例，底部填充膠428可僅配置於強化構件130的內部區中。另外，在強化構件130之外，包封體140可接觸重佈線部分420的上表面。
另外，強化構件130可不電性連接至重佈線部分420。亦即，重佈線部分420的連接墊424c可不連接至配線部分424a。
如上所述，根據本揭露中的例示性實施例，重佈線部分的翹曲可減少，且散熱效果可改善。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝/扇出型半導體封裝
110‧‧‧半導體晶片
120‧‧‧重佈線部分
122‧‧‧絕緣層
124‧‧‧導體層
124a‧‧‧配線部分
124b‧‧‧下表面電極
124c‧‧‧連接墊
124d‧‧‧通孔
126‧‧‧鈍化層
128‧‧‧底部填充膠
130‧‧‧強化構件
140‧‧‧包封體
150‧‧‧電性連接結構

Claims (18)

  1. 一種扇出型半導體封裝，包括：第一半導體晶片；重佈線部分，配置於所述第一半導體晶片下方；強化構件，配置於所述重佈線部分上且環繞所述第一半導體晶片；以及包封體，配置於所述重佈線部分上以將所述第一半導體晶片及所述強化構件嵌置於所述包封體中，其中所述強化構件包括各自具有條狀且彼此間隔開的區段，且所述強化構件的所述區段分別配置於所述重佈線部分的邊緣處。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述強化構件包括選自由以下組成的群組中的至少一者或者其混合物：銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述重佈線部分包括絕緣層及配置於所述絕緣層中的至少一導體層。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述重佈線部分更包括配置於所述絕緣層的上表面上的底部填充膠及配置於所述絕緣層的下表面上的鈍化層。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述底部填充膠朝所述強化構件之內進行配置，且所述包封體朝 所述強化構件之外進行配置。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中，所述底部填充膠與朝所述強化構件之內進行配置的所述重佈線部分的所述絕緣層接觸，且所述包封體與朝所述強化構件之外進行配置的所述重佈線部分的所述絕緣層的部分接觸。
  7. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述導體層包括具有至少一層的配線部分及暴露至所述鈍化層的下表面的下表面電極。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，更包括連接至所述下表面電極的電性連接結構。
  9. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述強化構件連接至所述導體層。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述強化構件不電性連接至所述重佈線部分。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括：連接通孔，具有連接至所述強化構件的一端部及暴露至所述包封體的上表面的另一端部；以及散熱構件，連接至所述連接通孔且覆蓋所述包封體的所述上表面。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其 中所述散熱構件的下表面接觸所述第一半導體晶片的上表面。
  13. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述連接通孔及所述散熱構件是由與所述強化構件的材料相同的材料製成。
  14. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述連接通孔具有與所述強化構件的條狀對應的條狀。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括：多個連接通孔，各自具有連接至所述強化構件的一端部及暴露至所述包封體的上表面的另一端部，配置於所述強化構件上而彼此間隔開，且各自具有柱狀；以及散熱構件，連接至所述多個連接通孔且覆蓋所述包封體的所述上表面。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括在水平方向上與所述第一半導體晶片並排配置的第二半導體晶片，其中所述強化構件環繞所述第二半導體晶片，且所述包封體嵌置所述第二半導體晶片。
  17. 一種扇出型半導體封裝，包括：重佈線部分；第一半導體晶片，配置於所述重佈線部分的上表面上；強化構件，配置於所述重佈線部分的邊緣處； 包封體，配置於所述重佈線部分上，所述第一半導體晶片的上表面自所述包封體暴露出且所述強化構件嵌置於所述包封體中；連接通孔，連接至所述強化構件且具有暴露至所述包封體的上表面的一端部；以及散熱構件，連接至所述連接通孔且覆蓋所述包封體以接觸所述第一半導體晶片的所述上表面。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝，更包括與所述第一半導體晶片並排配置於所述重佈線部分的所述上表面上的第二半導體晶片，其中所述第二半導體晶片的上表面自所述包封體暴露出，且所述散熱構件接觸所述第二半導體晶片的所述上表面。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210118786A1 (en) * 2019-10-16 2021-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive structure, semiconductor package and methods of forming the same
KR20210073809A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11705406B2 (en) * 2021-06-17 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160336249A1 (en) * 2015-05-11 2016-11-17 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9826630B2 (en) * 2014-09-04 2017-11-21 Nxp Usa, Inc. Fan-out wafer level packages having preformed embedded ground plane connections and methods for the fabrication thereof
US10177130B2 (en) * 2015-04-01 2019-01-08 Bridge Semiconductor Corporation Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
JP2017103426A (ja) 2015-12-04 2017-06-08 イビデン株式会社 半導体パッケージおよびパッケージ・オン・パッケージ
US10177060B2 (en) * 2016-10-21 2019-01-08 Powertech Technology Inc. Chip package structure and manufacturing method thereof
US10157864B1 (en) * 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10453762B2 (en) * 2017-07-28 2019-10-22 Micron Technology, Inc. Shielded fan-out packaged semiconductor device and method of manufacturing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160336249A1 (en) * 2015-05-11 2016-11-17 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same

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