KR20210133524A - 배선 구조체 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20210133524A
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pad
substrate
insulating layer
line portion
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최주일
박점용
안진호
이충선
정태화
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

본 발명에 따른 배선 구조체는 절연층, 및 상기 절연층 내에 제공되는 배선 패턴을 포함한다. 상기 배선 패턴은 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함한다. 상기 제1 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮다.

Description

배선 구조체 및 이를 포함하는 반도체 패키지{Interconnection structure and Semiconductor package including the same}
본 발명은 배선 구조체 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 배선 구조체 및 이를 포함하는 반도체 패키지의 구조를 제공하는 것에 있다.
본 발명에 따른 배선 구조체는 절연층, 및 상기 절연층 내에 제공되는 배선 패턴을 포함하고, 상기 배선 패턴은 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함하고, 상기 제1 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮을 수 있다.
일부 실시예들에 따른 배선 구조체는 절연층, 및 상기 절연층 내에 제공되는 복수개의 배선 패턴들을 포함하고, 상기 배선 패턴들은, 서로 독립적인 신호를 전달하는 제1 배선 패턴 및 제2 배선 패턴을 포함하고, 상기 제1 배선 패턴 및 상기 제2 배선 패턴은 각각, 일체형으로 연결되는 비아 부분 및 상기 비아 부분과 수직으로 중첩되는 비아 패드 부분, 및 상기 비아 패드 부분으로부터 연장되는 라인 부분을 포함하고, 상기 비아 부분의 측벽은 라운드진 형상을 가지고, 상기 제1 배선 패턴의 비아 패드 부분의 하면의 레벨은 상기 제2 배선 패턴의 라인 부분의 하면의 레벨보다 낮을 수 있다.
본 발명에 따른 반도체 패키지는 재배선 기판, 상기 재배선 기판은 적어도 하나의 재배선 층을 포함하고, 상기 재배선 기판의 일면 상에 배치된 제1 반도체 칩, 상기 재배선 기판의 상기 일면과 마주하는 상기 제1 반도체 칩의 일면 상에 제공되는 칩 패드들, 상기 칩 패드들과 수직으로 이격하고, 상기 재배선 기판 상에 제공되는 도전 패드들, 및 상기 재배선 기판의 일면 및 상기 제1 반도체 칩을 덮는 몰딩 부재를 포함하고, 상기 재배선 층은 절연층 및 상기 절연층 내의 재배선 패턴들을 포함하고, 상기 재배선 패턴들의 각각은 일체형으로 연결된 비아 부분, 및 상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함하고, 상기 제1 패드 부분의 수직 폭은 상기 라인 부분의 수직 폭보다 클 수 있다.
본 발명의 개념에 따르면 신뢰성이 증가한 배선 구조체 및 이를 포함하는 반도체 패키지를 제조할 수 있다.
도 1은 본 발명에 따른 배선 구조체를 개략적으로 나타내는 평면도이다.
도 2는 도 1의 I-I' 및 II-II'의 단면도이다.
도 3은 도 2의 aa 영역의 확대도이다.
도 4는 도 2의 bb 영역의 확대도이다.
도 5 내지 도 8 및 도 10 및 도 11은 실시예들에 따른 배선 구조체의 제조 공정을 나타내는 단면도들이다.
도 9는 도 7의 cc 영역의 확대도이다.
도 12는 본 발명에 따른 배선 구조체를 포함하는 반도체 패키지를 나타내는 도면이다.
도 13은 도 12의 dd 영역의 확대도이다.
도 14는 일부 실시예들에 따른 배선 구조체를 포함하는 반도체 패키지를 나타내는 도면이다.
도 15는 일부 실시예들에 따른 배선 구조체를 포함하는 반도체 패키지를 도시한 평면도이다.
도 16은 도 15의 III-III' 선을 자라 다른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 배선 구조체(100)를 개략적으로 나타내는 평면도이다. 도 2는 도 1의 I-I' 및 II-II'의 단면도이다. I-I' 단면은 인접하는 배선 패턴들(110)의 단면을 함께 나타내었고, II-II'의 단면은 하나의 배선 패턴(110)의 단면을 나타내었다.
도 1, 및 도 2 를 참조하면, 기판(SB) 상에 배선 구조체(100)가 제공될 수 있다. 배선 구조체(100)는 절연층(101), 배선 패턴들(110)을 포함할 수 있다. 기판(SB)은 그 상면에 배선 패턴들(110)과 전기적으로 연결되는 하부 패드(PD)들을 포함할 수 있다.
본 명세서의 전체에 있어서, 상기 배선 구조체(100)는 배선 기판, 배선층 또는 재배선 층으로 명명될 수 있다. 상기 배선 패턴들(110)은 재배선 패턴들로도 명명될 수 있다.
절연층(101)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
절연층(101) 내에는 비아홀들(VH), 제1 홀들(H1), 트렌치들(TR), 및 제2 홀들(H2)이 제공될 수 있다. 비아홀들(VH)의 각각의 상부에는 제1 홀들(H1)이 연결될 수 있다. 제1 홀들(H1)들의 각각은 트렌치들(TR)의 각각과 연결될 수 있다. 제2 홀들(H2)의 각각은 트렌치들(TR)의 각각과 연결될 수 있고, 트렌치들(TR)을 통하여 제1 홀들(H1)과 연결될 수 있다. 비아 홀(VH)은 하부 배선 구조체의 패드(PD)의 상면의 적어도 일부를 노출할 수 있다.
비아 홀(VH) 및 제1 홀(H1)은 수직으로 중첩할 수 있다. 비아 홀(VH)및 제1 홀(H1)은 평면적 관점에서 원 또는 원에 가까운 형상을 가질 수 있다. 비아 홀(VH) 및 제1 홀(H1)의 형상은 원에 한정되지 않고, 사각형, 삼각형 등 다양한 형상을 가질 수 있다.
비아 홀(VH)의 직경은 제1 홀(H1)의 직경보다 작을 수 있다. 비아 홀(VH)의 바닥면, 비아 홀(VH)의 측벽, 제1 홀(H1)의 바닥면, 및 제1 홀(H1)의 측벽은 차례로 이어질 수 있고, 주사기 모양을 이룰 수 있다.
제1 홀(H1), 트렌치(TR), 및 제2 홀(H2)은 각각 일 방향으로의 직경/및 또는 폭을 가질 수 있다. 트렌치(TR)의 너비(W2)는 제1 홀(H1)의 직경(W1), 및 제2 홀(H2)의 직경(W3)보다 작을 수 있다.
비아홀(VH), 제1 홀(H1), 트렌치(TR), 및 제2 홀(H2)을 채우는 배선 패턴들(110)이 제공될 수 있다. 배선 패턴들(110)의 각각은 다마신(Damascene) 구조를 가질 수 있다. 배선 패턴(110)은 서로 일체형으로 연결된 비아 부분(V1), 비아 패드 부분(111), 라인 부분(112) 및 연결 패드 부분(113)을 포함할 수 있다. 비아 부분(V1) 부분, 비아 패드 부분(111), 라인 부분(112) 및 연결 패드 부분(113)은 사이에 경계면이 없을 수 있다. 비아 패드 부분(111)은 비아 부분(V1) 상에 제공되며 비아 부분(V1)과 수직으로 중첩될 수 있다. 라인 부분(112)은 비아 패드 부분(111)으로부터 연장되는 라인 형상일 수 있다. 연결 패드 부분(113)은 라인 부분(112)의 끝단과 연결되며, 연결 패드 부분(113)은 라인 부분(112)을 사이에 두고 비아 패드 부분(111)과 이격되게 배치될 수 있다.
비아 부분(V1)은 하부 패드(PD)와 물리적으로 접촉할 수 있다. 연결 패드 부분(113)은 배선 구조체(100) 상에 다른 배선 구조체가 배치될 때, 그 배선구조체의 비아 부분과 물리적으로 접촉하는 부분일 수 있다. 하부 패드(PD)는 다른 배선 구조체의 연결 패드 부분(113)에 대응될 수 있다.
비아 부분(V1)은 비아 홀(VH)내에 제공될 수 있다. 비아 부분(V1)은 제1 홀(H1)내에 대응되는 형상을 가질 수 있다. 비아 패드 부분(111)은 제1 홀(H1)내에 제공될 수 있고, 제1 홀(H1)에 대응되는 형상을 가질 수 있다. 라인 부분(112)은 트렌치(TR) 내에 제공되고, 트렌치(TR)에 대응되는 형상을 가질 수 있다. 연결 패드 부분(113)은 제2 홀(H2)내에 제공되고 제2 홀(H2)에 대응되는 형상을 가질 수 있다.
배선 패턴(110)은 시드/베리어 패턴(140) 및 도전 패턴(130)을 포함할 수 있다. 시드/베리어 패턴(140)은 비아 홀(VH), 제1 홀(H1), 트렌치(TR), 및 제2 홀(H2)들의 각각의 측벽 및 바닥면을 콘포멀하게 덮을 수 있다. 시드/베리어 패턴(140)은 일 예로 티타늄/구리(Ti/Cu)를 포함할 수 있다. 도전 패턴(130)은 일 예로 구리(Cu)를 포함할 수 있다. 시드/베리어 패턴(140)은 도전 패턴(130) 및 절연층(101) 사이에 개재될 수 있다. 비아 패드 부분(111), 라인 부분(112) 및 연결 패드 부분(113)의 도전 패턴(130)의 상면 및 절연층(101)의 상면은 시드/베리어 패턴 (140)에 의해 덮히지 않을 수 있다. 비아 부분(V1)의 도전 패턴(130)은 비아 패드 부분(111)의 도전 패턴(130)과 일체로 형성되어, 경계면 없이 연결될 수 있다.
도 3은 도 2의 aa의 확대도이다. 도 4는 도 2의 bb의 확대도이다. 도 2 내지 도 4를 참조하면, 비아 부분(V1)의 측벽(SF)은 라운드진(rounded) 형태일 수 있다. 기판(SB)의 상면으로부터 수직 방향으로 갈수록, 비아 부분(V1)의 측벽(SF)의 기울기가 변화할 수 있다. 구체적으로, 기판(SB)의 상면 및 비아의 측벽(SF)의 면이 이루는 각(angle)은 비아 부분(V1)의 하면에서 상면으로 갈수록 이루는 제1 각도(θ1)에서 제2 각도(θ2)로 작아질수 있다. 각이 작아짐에 따라서, 비아 부분(V1)의 측벽(SF)의 기울기 또한 비아 부분(V1)의 하면에서 상면으로 갈수록 작아질 수 있다.
비아 부분(V1)의 상면의 레벨은 비아 패드 부분(111)의 하면(111B)의 레벨과 동일할 수 있다. 비아 패드 부분(111)의 하면(111B)의 레벨은 라인 부분(112)의 하면(112B)의 레벨보다 낮을 수 있다. 일 예로 비아 패드 부분(111)의 하면(111B)의 레벨 및 라인 부분(112)의 하면(112B)의 레벨의 차이(T1)는 0.3㎛ 내지 0.8㎛ 일 수 있다.
비아 패드 부분(111)의 수직 폭(P1)은 3.8~4.0㎛ 일 수 있고, 라인 부분(112)의 수직 폭(P2)은 3.2㎛ 내지 3.5㎛ 일 수 있다. 비아 패드 부분(111)의 수직 폭(P1)은 라인 부분(112)의 수직 폭(P2)의 1.1배 내지 1.25배일 수 있다.
비아 패드 부분(111) 직경(W1)은 라인 부분(112)의 너비(W2)보다 클 수 있다. 비아 패드 부분(111)의 직경(W1)은 라인 부분(112)의 너비(W2)의 7배 이상일 수 있다. 라인 부분(112)의 너비(W2)는 0㎛ 초과 3㎛ 이하일 수 있다. 일 예로 비아 패드 부분(111)의 직경(W1)은 15㎛ 이고, 라인 부분(112)의 너비(W2)는 2㎛일 수 있다.
연결 패드 부분(113)의 하면(113B)의 레벨은 라인 부분(112)의 하면(112B)의 레벨보다 낮을 수 있다. 연결 패드 부분(113)의 수직 폭(P3)은 라인 부분(112)의 수직 폭(P2)보다 작을 수 있다. 일 예로 연결 패드 부분(113)의 하면(113B)의 레벨 및 라인 부분(112)의 하면(112B)의 레벨의 차이(T2)는 0.3㎛ 내지 0.8㎛ 일 수 있다.
도 1을 다시 참조하면, 연결 패드 부분(113)의 직경(W3)은 라인 부분(112)의 너비(W2)보다 작을 수 있다. 비아 패드 부분(111)의 직경(W1), 라인 부분(112)의 너비(W2), 및 연결 패드 부분(113)의 직경(W3)은 각각 제1 홀(H1)의 직경(W1), 트렌치(TR)의 너비(W2) 및 제2 홀(H2)의 직경(W3)과 대응될 수 있다.
비아 패드 부분(111), 라인 부분(112), 및 연결 패드 부분(113) 사이의 하면의 레벨의 위치관계 및 폭에 관한 기타 사항들은 하나의 배선 패턴뿐만이 아니라 복수개의 배선 패턴들 사이의 관계에서도 동일하게 적용될 수 있다. 즉, 도 2의 I-I'를 기준으로, 좌측의 배선 패턴(110)을 제1 배선 패턴 및 우측의 배선 패턴(110)을 제2 배선 패턴이라 할 때, 제1 배선 패턴 및 제2 배선 패턴은 각각 서로 독립적인 신호를 전달하는 배선 패턴일 수 있다. 제1 배선 패턴의 비아 패드 부분(111)의 하면(111B)의 레벨은 제2 배선 패턴의 라인 부분(112)의 하면(112B)의 레벨보다 낮을 수 있다.
비아 패드 부분(111)의 상면, 라인 부분(112)의 상면, 연결 패드 부분(113)의 상면, 및 절연층(101)의 상면은 실질적으로 공면(coplanar)을 이룰 수 있다. 절연층(101)은 라인 부분(112)의 상면으로부터 비아 부분(V1)의 하면에 이르기까지 단일층으로 구성될 수 있다.
도 5 내지 도 8 및 도 10 내지 도 11은 실시예들에 따른 배선 구조체의 제조 공정을 나타내는 단면도들이다. 도 9는 도 7의 cc 영역의 확대도이다.
도 5를 참조하면, 기판(SB) 상에 절연층(101)이 형성될 수 있다. 절연층(101)의 형성은 예를 들어 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 절연층(101)은 예를 들어, 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
도 6을 참조하면, 예비 비아홀(PVH)이 절연층(101) 내에 형성될 수 있다. 예비 비아홀(PVH)은 기판(SB)의 하부 패드(PD)를 노출시킬 수 있다. 절연층(101)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 현상 공정은 네거티브 톤 형상 공정 또는 포지티브 톤 현상 공정일 수 있다. 이어서, 절연층(101)의 경화(cure) 공정이 수행될 수 있다.
도 7을 참조하면, 절연층(101)의 상면 및 예비 비아홀(PVH)에 의해 노출된 절연층(101)의 측면을 덮는 하드 마스크 층(HM)이 형성될 수 있다. 하드 마스크 층(HM)은 노출된 하부 패드(PD)의 상면을 덮을 수 있다. 하드 마스크 층(HM)은 절연층(101)과 식각 선택비가 있는 금속 물질을 포함할 수 있다. 하드 마스크 층(HM)은 티타늄(Ti) 또는 탄탄륨(Ta) 등의 금속 물질을 포함할 수 있다. 하드 마스크 층(HM)은 일 예로 PVD(Physical Vapor Deposition), CVD 또는 ALD 공정에 의해서 형성될 수 있다.
도 8을 참조하면, 하드 마스크 층(HM) 상에 포토 레지스트 층(미도시)이 형성될 수 있다. 포토 레지스트 층은 제1 예비 홀들(PH1)을 채울 수 있다. 포토 레지스트 층은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 포토 레지스트 층은 폴리머와 같은 유기물을 포함할 수 있다. 포토 레지스트 층 의 패터닝 공정을 통하여 마스크 패턴(MP)이 형성될 수 있다. 패터닝 공정은 노광 및 현상 공정을 포함할 수 있다. 마스크 패턴(MP)은 제1 예비홀(PH1), 예비 트렌치(PTR), 제2 예비홀(PH2)을 포함할 수 있다. 제1 예비홀(PH1), 예비 트렌치(PTR), 제2 예비홀(PH2)은 하드 마스크 층(HM)의 일부를 노출시킬 수 있다. 제1 예비홀(PH1)은 예비 비아홀(PVH)과 수직으로 중첩될 수 있다.
도 8 및 도 9를 참조하면, 마스크 패턴(MP)을 식각 마스크로 사용하여, 하드 마스크 층(HM) 및 절연층(101)의 건식 식각(dry etching)이 이루어질 수 있다. 구체적으로, 마스크 패턴(MP)에 의해 노출되는 하드 마스크 층(HM)의 식각이 이루어질 수 있다. 하드 마스크 층(HM)의 식각 후에, 이어서 하드 마스크 층(HM) 하부의 절연층(101)이 일부 식각될 수 있다. 마스크 패턴(MP)과 수직으로 중첩되는 하드 마스크 층(HM)은 식각이 이루어지지 않을 수 있다.
하드 마스크 층(HM) 하부의 절연층(101)이 일부 식각됨에 따라서, 제1 예비홀(PH1), 예비 트렌치(PTR), 및 제2 예비홀(PH2)의 깊이는 증가할 수 있다. 예비 비아홀(PVH)은 비아 홀(VH)이 되고, 비아홀(VH)의 깊이는 예비 비아홀(PVH)의 깊이에 비하여 작아질 수 있다. 본 명세서에서 이야기하는 홀 및 트렌치들의 깊이는 기판(SB)의 상면에 수직한 방향으로의 폭을 의미하는 것이다.
식각 과정에서 제1 예비홀(PH1) 및 제2 예비홀(PH2)의 깊이의 증가 속도는 예비 트렌치(PTR)의 깊이의 증가 속도보다 클 수 있다. 즉, 제1 예비홀(PH1) 및 제2 예비홀(PH2) 내의 하드 마스크 층(HM) 절연층(101)이 예비 트렌치(PTR) 내의 하드 마스크 층(HM) 절연층(101)보다 식각 속도보다 클 수 있다. 구체적으로, 제1 예비 홀(PH1)의 직경(W1)은 예비 트렌치(PTR)의 너비(W2)보다 7배 이상 클 수 있다. 예비 트렌치(PTR)는 그 너비(W2)가 0 초과 3㎛ 이하일 정도로 미세하기 때문에, 식각 과정에서 에천트가 들어갈 공간이 제1 예비 홀(PH1)보다 훨씬 작을 수 있다. 따라서 로딩 효과(loading effect)에 의해 예비 트렌치(PTR) 내의 하드 마스크 층(HM) 및 절연층(101)의 식각 속도는 제1 예비홀(PH1) 내의 하드 마스크 층(HM) 및 절연층(101)의 식각 속도보다 작을 수 있다.
그 결과, 식각이 완료된 후의 제1 예비홀(PH1)의 바닥면(101a) 및 제2 예비홀(PH2)의 바닥면(101c)의 레벨은 예비 트렌치(PTR)의 바닥면(101b)보다 낮은 레벨에 위치할 수 있다. 일 예로 제1 예비홀(PH1)의 바닥면(101a)의 레벨 및 예비 트렌치(PTR)의 바닥면(101b)의 레벨 차이(T1)는 0.3㎛ 내지 0.8㎛ 일 수 있다.
본 발명의 개념에 따르면 비아 홀(VH)의 측벽을 둘러싸는 하드 마스크 층(HM)이 식각되고, 절연층(101)도 일부 식각이 이루어질 수 있다. 그 결과 형성되는 비아 홀(VH) 의 측벽은 라운드진(rounded) 형태가 될 수 있다. 비아 홀(VH)의 측벽은 하부 패드(PD)에서 멀어질수록 그 기울기가 제1 각도(θ1)에서 제2 각도(θ2)로 작아질 수 있다.
제2 예비홀(PH2)의 식각 속도 또한 예비 트렌치(PTR)의 식각 속도보다 빠를 수 있다. 식각 공정 후에, 제2 예비홀(PH2)의 바닥면의 레벨도 예비 트렌치(PTR)의 바닥면의 레벨보다 낮을 수 있다.
도 10을 참조하면, 에싱 공정(ashing)을 통하여 잔존하는 마스크 패턴(MP) 및 하드 마스크 층(HM)이 제거될 수 있다. 마스크 패턴(MP) 및 하드 마스크 층(HM)이 제거됨으로써, 제1 예비홀(PH1)로부터 제1 홀(H1)이, 예비 트렌치(PTR)로부터 트렌치(TR)가, 제2 예비홀(PH2)로부터 제2 홀(H2)이 형성될 수 있다.
도 11을 참조하면, 시드/베리어층(140P) 및 도전층(130P)이 비아 홀(VH)의 측벽 및 바닥면, 제1 홀(H1)의 측벽 및 바닥면, 트렌치(TR)의 측벽 및 바닥면, 그리고 절연층(101)의 상면을 콘포멀하게 덮을 수 있다. 시드/배리어층(140P)은 도전물질을 포함할 수 있고, 일예로 티타늄/구리(Ti/Cu)를 포함할 수 있다.
도전층(130P)이 시드/베리어층(140P) 상에 형성되어 비아홀(VH), 제1 홀(H1), 트렌치(TR), 및 제2 홀(H2)을 채울 수 있다. 도전층(130P)은 시드/베리어층 140P)을 전극으로 사용하는 전기 도금 공정(electroplating)공정을 실시하여 형성될 수 있다. 도전층(130P)은 구리와 같은 금속을 포함할 수 있고, 절연층(101)의 상면 상으로 연장될 수 있다.
다시 도 2를 참조하면, 시드/베리어층 (140P) 및 도전층(130P) 상에 평탄화 공정이 수행되어 시드/배리어 패턴(140) 및 도전 패턴(130)이 형성될 수 있다. 평탄화 공정은 예를 들어 화학적 기계적 연마 공정에 의해 수행될 수 있다. 평탄화 공정은 절연층(101)의 상면이 노출될 때가지 수행될 수 있다.
시드/배리어 패턴(140) 및 도전 패턴(130)은 각각 비아홀(VH), 제1 홀(H1), 제2 홀(H2) 및 트렌치(TR) 내에 국소화 될 수 있다. 이에 따라, 배선 패턴(110)이 형성될 수 있다. 배선 패턴(110)은 시드/배리어 패턴(140) 및 도전 패턴(130)을 포함할 수 있다. 평탄화 공정의 결과 배선 패턴의 상면은 비교적 평평할 수 있고, 절연층(101) 및 배선 패턴(110)의 상면은 공면을 이룰 수 있다.
기존 공정의 경우, 비아 홀 형성 후에 제1 홀, 트렌치, 제2 홀을 정의하는 경우에 있어서, 식각 공정이 아닌 포토 패터닝 공정 (ex: 포토리소그라피 공정)을 이용하였다. 구체적으로, 본 발명의 포토레지스트 막의 형성 및 건식 식각 공정을 대신하여, 2차적으로 감광성 폴리머를 코팅, 노광, 현상, 경화하여 제1 홀, 제2 홀 및 트렌치를 형성하였다.
기존 공정의 경우, 비아 패드 부분에 해당하는 영역(제1 예비 홀(PH1) 영역 부분) 및 라인 부분(예비 트렌치(PTR) 영역)에 해당하는 영역을, 포토 패터닝으로 오픈하는 경우, 제1 예비 홀(PH1) 영역 부분 및 예비 트렌치(PTR) 영역의 폭(W1, W2)의 차이가 크기 때문에, 이를 동시에 만족시키는 패터닝이 어려웠다.
예를 들어, 라인 부분에 해당하는 영역을 오픈하는 마스크 패턴(MP)들이 무너지거나, 비아 패드 부분에 해당하는 영역의 마스크 패턴(MP)이 오픈되지 않는 문제가 있었다. 이는 특히 라인 부분이 미세한 너비(W2)를 가질수록, 패드 부분에 해당하는 영역 및 라인 부분에 해당하는 영역의 동시 패터닝에 있어서 불량의 문제가 발생하였다.
본 발명의 경우, 건식 식각 공정을 이용함으로써, 패드 부분에 해당하는 영역 및 라인 부분에 해당하는 영역을 오픈할 때 위와 같은 문제를 해결함으로써, 배선 구조체의 형성의 신뢰성이 증가될 수 있다. 또한 금속 하드 마스크 층은 미세 패터닝을 도와줌으로써, 더 미세한 배선 구조가 형성될 수 있고, 배선 구조체의 신뢰성이 증가될 수 있다.
도 12는 본 발명의 개념에 따른 배선 구조체가 재배선층으로 적용된 구조의 반도체 패키지(1)를 나타내는 도면이다. 도 13은 도 13의 dd 영역의 확대도이다. 이하에서 설명하는 것들을 제외하면 도 1 내지 도 4를 통하여 설명하였으므로 생략하기로 한다.
도 12 및 도 13을 참조하면, 반도체 패키지 (1)는 제1 반도체 패키지(PK1) 및 제1 반도체 패키지(PK1) 상의 제2 반도체 패키지(PK2)를 포함할 수 있다.
제1 반도체 패키지(PK1)는 하부 재배선 기판(1000), 제1 반도체 칩(700) 및 상부 재배선 기판(400) 및 제1 몰딩 부재(750)를 포함할 수 있다.
하부 재배선 기판(1000)은 차례로 적층된 제1 재배선 층(100L), 제2 재배선 층(200), 및 제3 제배선 층(300L)을 포함할 수 있다. 제1 재배선 층(100L), 제2 재배선 층(200), 및 제3 제배선 층(300L)은 앞서 도 1 내지 도 4를 통하여 설명한 배선 구조체(100)와 동일, 유사할 수 있다. 도 12 및 도 13에서는 하부 재배선 기판(1000)이 3개의 재배선 층을 포함하는 것으로 도시하였으나, 이에 제한되지 않고, 재배선 층은 더 추가되거나 생략될 수 있다.
제1 재배선 층(100L)은 제1 재배선 패턴들(110L) 및 제1 절연층(101L)을 포함할 수 있다. 제2 재배선 층(200)은 제2 재배선 패턴들(210) 및 제2 절연층(201)을 포함할 수 있다. 제3 재배선 층(300)은 제3 재배선 패턴들(310) 및 제3 절연층(301)을 포함할 수 있다.
제1 내지 제3 재배선 패턴들(110L, 210, 310)의 각각은 시드/베리어 패턴(140) 및 도전 패턴(130)을 포함할 수 있다.
시드/베리어 패턴(140)은 구리/티타늄을 포함할 수 있다. 도전 패턴들(130)은 구리를 포함할 수 있다.
제1 재배선 패턴들(110L)의 각각은 일체형으로 연결되는 제1 비아 부분(V1), 제1 비아 패드 부분(111L), 제1 라인 부분(112L) 및 제1 연결 패드 부분(113L)을 포함할 수 있다. 제1 비아 부분(V1)은 후술할 단자 패드(915) 상에 제공되고 단자 패드(915)와 접촉할 수 있다. 제1 비아 패드 부분(111L)은 제1 비아 부분(V1) 상에 제공되고, 제1 비아 부분(V1)과 연결되는 부분일 수 있다. 라인 부분(112L)은 비아 패드 부분(111)으로부터 라인 형상으로 연장되는 부분일 수 있다. 제1 배선 구조체(L1)의 연결 패드 부분(113)은 라인 부분(112)의 일단에 연결될 수 있고, 후술할 제2 재배선 층(200)의 제2 비아 부분(V2)과 접촉하는 부분일 수 있다.
제2 재배선 패턴들(210)의 각각은 일체형으로 연결되는 제2 비아 부분(V2), 제2 비아 패드 부분(211), 제2 라인 부분(212) 및 제2 연결 패드 부분(213)을 포함할 수 있다. 제2 비아 패드 부분(211)은 제2 비아 부분(V2) 상에 제공되고, 제2 비아 부분(V2)과 연결되는 부분일 수 있다. 제2 라인 부분(212)은 제2 비아 패드 부분(211)으로부터 라인 형상으로 연장되는 부분일 수 있다. 제2 연결 패드 부분(213)은 제2 라인 부분(212)의 일단에 연결될 수 있고, 후술할 제3 재배선 층(300)의 제3 비아 부분(V3)과 접촉하는 부분일 수 있다.
제3 재배선 패턴들(310)의 각각은 일체형으로 연결되는 제3 비아 부분(V3), 제3 비아 패드 부분(311), 제3 라인 부분(312) 및 제3 연결 패드 부분(313)을 포함할 수 있다.
제3 비아 패드 부분(311)은 제3 비아 부분(V3) 상에 제공되고, 제3 비아 부분(V3)과 연결되는 부분일 수 있다. 제3 라인 부분(312)은 제3 비아 패드 부분(311)으로부터 라인 형상으로 연장되는 부분일 수 있다. 제3 연결 패드 부분(313)은 제3 라인 부분(312)의 일단에 연결될 수 있고, 후술할 제2 보호층(920)에 개재된 제1 상부 도전 비아(902) 및 제2 상부 도전 비아(903)와 접촉하는 부분일 수 있다.
제1 비아 패드 부분(111L)(또는 제1 연결 패드 부분(113L))의 하면의 레벨은 제1 라인 부분(112L)의 하면의 레벨보다 낮을 수 있고 그 레벨의 차이(D1)는 0.3㎛ 내지 0.8㎛일 수 있다. 제1 비아 패드 부분(111L)(또는 제1 연결 패드 부분(113L))의 수직 폭(K1a)은 제1 라인 부분(112L)의 수직 폭(K1b) 보다 클 수 있고, 그 차이는 0.3㎛ 내지 0.8㎛일 수 있다.
제2 비아 패드 부분(211)(또는 제2 연결 패드 부분(213))의 하면의 레벨은 제2 라인 부분(212)의 하면의 레벨보다 낮을 수 있고 그 레벨의 차이(D2)는 0.3㎛ 내지 0.8㎛일 수 있다. 제2 비아 패드 부분(211)(또는 제2 연결 패드 부분(213))의 수직 폭(K2a)은 제2 라인 부분(212)의 수직 폭(K2b) 보다 클 수 있고, 그 차이는 는 0.3㎛ 내지 0.8㎛일 수 있다.
제3 비아 패드 부분(311)(또는 제3 연결 패드 부분(313))의 하면의 레벨은 제3 라인 부분(312)의 하면의 레벨보다 낮을 수 있고 그 차이(D3)는 0.3㎛ 내지 0.8㎛일 수 있다. 제3 비아 패드 부분(311)(또는 연결 패드 부분(313))의 수직 폭(K3a)은 제3 라인 부분(312)의 수직 폭(K3b) 보다 클 수 있고, 그 차이는 0.3㎛ 내지 0.8㎛일 수 있다.
제1 내지 제3 재배선 패턴(110L, 210, 310)은 서로 전기적으로 연결될 수 있다.
제3 재배선 층(300) 상에는 제1 보호층(910)이 제공될 수 있다. 제1 보호층(910)내에는 제1 상부 도전 비아들(902) 및 제2 상부 도전 비아들(903)이 개재될 수 있다. 제1 상부 도전 비아들(902) 및 제2 상부 도전 비아들(903)은 제3 재배선 패턴(310)의 제3 연결 패드 부분(313)과 접촉할 수 있다.
제1 상부 도전 패드들(904)의 각각은 제1 상부 도전 비아들(902) 상에 제공될 수 있고, 제1 상부 도전 패드들(904) 및 제1 상부 도전 비아들(902)은 서로 접촉할 수 있다. 제2 상부 도전 패드들(905)의 각각은 제2 상부 도전 비아들(903) 상에 제공될 수 있고, 제2 상부 도전 패드들(905) 및 제2 상부 도전 비아들(903)은 서로 접촉할 수 있다. 제1 상부 도전 패드들(904) 및 제2 상부 도전 패드들(905)은 Ni/Cu 또는 Cu/Ni/Au 중 어느 하나를 포함할 수 있다.
제1 반도체 칩(700)이 제1 보호층(120) 상에 제공될 수 있다. 제1 반도체 칩은 일 예로 로직 칩(logic chip)일 수 있다. 제1 반도체 칩(700)은 반도체 기판, 상기 반도체 기판 상의 집적 회로들, 상기 집적 회로들과 접속하는 배선, 및 상기 배선과 접속하는 제1 칩 패드(705)를 포함할 수 있다. 재1 칩 패드(705)는 제1 반도체 칩(700)의 일면(705b) 상에 제공될 수 있다. 제1 칩 패드(705)는 배선을 통해 제1 반도체 칩(700)의 집적회로들과 전기적으로 연결될 수 있다.
제1 반도체 칩(700)의 제1 칩 패드(705)가 하부 재배선 기판(1000)을 향하도록 제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 배치될 수 있다. 연결단자(708)가 제1 상부 도전 패드(904) 및 제1 칩 패드(705) 사이에 형성되어 제1 칩 패드(705) 및 제1 상부 도전 패드(904)와 전기적으로 연결될 수 있다. 제1 반도체 칩(700)은 연결단자(708)를 통하여 하부 재배선 기판(1000)과 전기적으로 연결될 수 있다. 본 명세서에서 하부 재배선 기판(1000)과 전기적으로 연결된다는 것은 제1, 제2, 및 제3 재배선 층(100,200,300) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다. 연결단자(708)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 연결단자(708)는 금속과 같은 도전 물질을 포함할 수 있다.
도전 구조체(730)가 하부 재배선 기판(1000) 상에 및 제1 몰딩 부재(750) 내에 제공될 수 있다. 도전 구조체(730)는 반도체 칩(700)과 옆으로 이격 배치될 수 있다. 도전 구조체(730)는 제2 상부 도전 패드(905)와 접촉할 수 있다. 도전 구조체(730)는 재배선 패턴들(110L, 120, 130)을 통해 외부 접속 단자(918) 또는 제1 반도체 칩(700)과 전기적으로 연결될 수 있다. 도전 구조체(730)는 금속 기둥을 포함할 수 있다. 금속 기둥은 일 예로 구리를 포함할 수 있다. 도전 구조체(730)의 높이는 일 예로 200㎛일 수 있다.
제1 몰딩 부재(750)가 하부 재배선 기판(1000) 상에 형성되어 하부 재배선 기판(1000)을 덮을 수 있다. 제1 몰딩 부재(750)는 제1 보호층(910)을 덮을 수 있다. 제1 몰딩 부재(750)는 제1 반도체 칩(700)과 보호층(920) 사이의 갭 영역으로 연장되어 연결단자(708)를 밀봉할 수 있다. 다른 예로, 언더필 패턴(미도시)이 제1 보호층(910) 및 제1 반도체 칩(700) 사이의 갭 영역에 제공될 수 있다. 제1 몰딩 부재(750)는 도전 구조체(730)의 측벽을 덮되, 도전 구조체(730)의 상면을 노출시킬 수 있다.
하부 재배선 기판(1000)의 다른 일면 상에는 제2 보호층(920)이 제공될 수 있다. 제2 보호층(920)은 절연물질을 포함할 수 있고, 단자 패드(915)가 개재될 수 있다. 단자 패드(915)는 제1 재배선 패턴(110L)의 제1 비아 부분(V1)과 접촉할 수 있다. 단자 패드(915) 상에는 외부 접속 단자(918)가 제공될 수 있다. 외부 접속 단자(918)는 단자 패드(915)와 접촉할 수 있다.
단자 패드(915)는 도전 물질을 포함할 수 있고, 구리, 니켈, 구리/니켈 합금 중 적어도 어느 하나를 포함할 수 있다. 외부 접속 단자(918)는 도전 물질을 포함할 수 있고, 일 예로 주석/은(SnAg)합금을 포함할 수 있다. 외부 접속 단자(918)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 외부 접속 단자(918)는 솔더 볼 부착(Solder ball attach) 또는 전기도금(electroplating) 방식으로 형성될 수 있다. 단자 패드(915)가 구리를 포함하는 경우에는 외부 접속 단자(918) 사이에 Cu3Sn, Cu6Sn5 의 금속간 화합물이 있을 수 있다. 단자 패드(915)가 니켈을 포함하는 경우에는 외부 접속 단자(918) 사이에 Ni3Sn4의 금속간 화합물이 있을 수 있다.
외부 접속 단자(918)는 단자 패드(915) 및 재배선 층(100, 200, 300)을 통하여 제1 칩 패드(705)와 접속할 수 있다. 이에 따라, 외부 접속 단자(918)는 제1 칩 패드(705)와 수직 방향으로 정렬되지 않을 수 있다. 외부 접속 단자(918)는 복수로 제공되고, 외부 접속 단자(918) 중 적어도 하나는 제1 반도체 칩(700)과 수직적으로 오버랩되지 않을 수 있다. 이에 따라, 외부 접속 단자(918)의 배치 자유도가 증가될 수 있다. 반도체 패키지(1)는 팬 아웃 반도체 패키지(1)일 수 있다.
상부 재배선 층 또는 상부 재배선 기판(400)이 제1 몰딩 부재(750)의 상면 및 도전 구조체(730) 상면 상에 배치될 수 있다. 상부 재배선 기판(400)은 제4 절연층(401) 및 제4 재배선 패턴(410)을 포함할 수 있다. 상부 재배선 기판(400)은 앞서 설명한 제1 내지 제3 재배선 층(100L, 200, 300)과 실질적으로 동일할 수 있다.
제4 절연층(401)은 감광성 폴리머를 포함할 수 있고, 제4 재배선 패턴(410)은 제4 시드/베리어 패턴 및 제4 도전 패턴을 포함할 수 있다.
제4 재배선 패턴(410)은 일체형으로 연결되는 제4 비아 부분(V4), 제4 비아 패드 부분(411), 제4 라인 부분(412), 및 제4 연결 패드 부분(413)을 포함할 수 있다. 제4 비아 부분(V4)은 도전 구조체(730)상에 제공될 수 있고, 제4 비아 패드 부분(411)은 제4 비아 부분(V4)과 연결될 수 있다.
상부 재배선 기판(400)이 하나의 상부 재배선 층(400)을 포함하는 것으로 도시하였으나, 상부 재배선 기판(400)은 추가적으로 재배선 층을 더 포함할 수 있다.
상부 재배선 기판(400) 상에는 제3 보호층(930)이 제공될 수 있다. 제3 보호층(930) 내에는 비아(924)들이 개재될 수 있다. 비아들(924)은 제4 재배선 패턴(410)의 연결 패드 부분(413)과 접촉할 수 있다. 비아들(924) 상에는 패드들(945)이 제공될 수 있다.
제2 반도체 패키지(PK2)는 패키지 기판(810), 제2 반도체 칩(800) 및 제2 몰딩 부재(850)를 포함할 수 있다. 패키지 기판(810)은 인쇄 회로 기판 또는 재배선 층일 수 있다. 금속 패드(804, 807)가 패키지 기판(810)의 양 면 상에 제공될 수 있다.
제2 반도체 칩(800)은 일 예로 DRAM 또는 낸드 플래시와 같은 메모리 칩일 수 있다. 제2 반도체 칩(800)은 제1 반도체 칩(700)과 다른 종류의 반도체 칩일 수 있다. 제2 반도체 칩(800)의 일면에 배치된 제2 칩 패드(805)는 와이어 본딩 방식으로 패키지 기판(810)의 금속 패드(804)와 연결될 수 있다.
패키지 접속 단자(818)가 제1 반도체 패키지(PK1) 및 제2 반도체 패키지(PK2) 사이에 배치될 수 있다. 패키지 접속 단자(818)는 패드(945) 및 금속 패드(807) 사이에 개재되어, 패드(945) 및 금속 패드(807)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(PK2)가 패키지 접속 단자(818), 상부 재배선 층(400), 및 도전 구조체(730)를 통해 제1 반도체 칩(700) 및 외부 접속 단자(918)와 전기적으로 연결될 수 있다.
도 14는 본 발명의 개념에 따른 배선 구조체가 재배선층으로 적용된 구조의 반도체 패키지(2)를 나타내는 도면이다 도 12를 통하여 설명한 것과 중복된 설명은 생략하기로 한다.
도 14를 참조하면, 반도체 패키지(2)는 패키지 기판(600), 재배선 기판 (1000), 제1 반도체 칩(700) 및 제2 반도체 칩 스택들(ST)을 포함할 수 있다. 재배선 기판(1000)은 본 실시예에서 인터포저(interposer)로 기능할 수 있고, 재배선 인터포저(1000)로 호칭될 수 있다.
패키지 기판(600)은 일 예로 인쇄회로 기판(PCB)일 수 있다. 제1 반도체 칩(700)은 도 13에서 설명한 제1 반도체 칩(700)과 실질적으로 동일할 수 있다. 제2 반도체 칩 스택들(ST)은 복수개로 도시되었으나, 단수로 제공될 수 있다.
제2 반도체 칩 스택(ST)은 수직 방향으로 적층된 복수개의 제2 반도체 칩들(10)을 포함할 수 있다. 제2 반도체 칩들(10) 사이에는 접착층(16)(일 예로 비전도성 필름(NCF: Non Conductive Film)이 제공될 수 있다.
제2 반도체 칩들(10)의 각각은 반도체 기판(11), 반도체 기판(11)을 관통하는 관통 비아들(12) 및 관통 비아들(12)에 각각 연결되는 제1 도전 패드(13), 및 제2 도전 패드들(14)을 포함할 수 있다. 제2 반도체 칩들(10) 사이에는 제1 도전 패드(13) 및 제2 도전 패드(14)와 접촉하는 범프들(15)이 제공될 수 있다.
반도체 기판(11)의 각각은 웨이퍼 레벨의 기판일 수 있다. 반도체 기판(11)은 실리콘 또는 게르마늄을 포함할 수 있다. 반도체 기판(11)은 제1 면(11b)에 인접하게 제공되는 회로층(미도시)을 포함할 수 있다. 회로층은 집적회로(일 예로, 메모리 회로)를 포함할 수 있다. 관통 비아들(12)은 집적 회로에 전기적으로 연결될 수 있다. 관통 비아들(12)은 도전물질을 포함할 수 있다. 제1 도전 패드(13) 및 제2 도전 패드(14)는 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
제2 반도체 칩들(10)의 각각은 제1 반도체 칩(700)과 다른 기능을 하는 반도체 칩일 수 있다. 일 예로 제1 반도체 칩(700)은 로직 칩(ex: AP 등)이고, 제2 반도체 칩(10)은 메모리 칩)일 수 있다.
재배선 인터포저(1000)는 도 12에서 설명한 재배선 기판(1000)과 유사할 수 있다. 재배선 인터포저(1000)는 제1 재배선 층(100L), 제2 재배선 층(200) 및 제3 재배선 층(300)을 포함할 수 있다. 재배선 층(100L, 200, 300)들의 수는 위에 한정되지 않고, 추가되거나 감소할 수 있다.
재배선 인터포저(1000)의 일면 상에 제1 보호층(910)이 제공될 수 있다. 제1 보호층(910)은 절연 물질을 포함할 수 있고, 제1 보호층(910) 내에는 제1 상부 도전 비아들(902) 및 제2 상부 도전 비아들(907)이 제공될 수 있다. 제1 상부 도전 비아들(902) 및 제2 상부 도전 비아들(907)은 제3 재배선 패턴(310)의 제3 연결 패드 부분(313)과 접촉할 수 있다.
제1 상부 도전 비아들(902) 상에는 제1 상부 도전 패드들(904)이 제공될 수 있고, 제2 상부 도전 비아들(907) 상에는 제2 상부 도전 패드들(909)이 제공될 수 있다. 제1 상부 도전 패드들(904) 상에는 제1 연결단자(708)가 제공될 수 있고, 제2 상부 도전 패드들(909) 상에는 제2 연결단자들(18)이 제공될 수 있다.
제1 반도체 칩(700)의 제1 칩 패드(705)는 제1 연결단자(708)를 통해 제1 상부 도전 패드(904)와 연결될 수 있다. 제2 반도체 칩 스택(ST)의 가장 하부에 위치한 제2 반도체 칩(10)의 제1 도전 패드(13)는 제2 연결단자(18)를 통해서 제2 상부 도전 패드(909)와 연결될 수 있다.
제1 내지 제3 재배선 층들(100L, 200, 300) 중 적어도 어느 하나를 통해서 제1 반도체 칩(700) 및 제2 반도체 칩 스택(ST)은 서로 전기적으로 연결될 수 있다.
재배선 인터포저(1000)의 상면 및 제1 반도체 칩(700) 및 제2 반도체 칩 스택(ST)의 상면 및 측면을 덮는 제1 몰딩 부재(MD1)가 제공될 수 있다. 제1 몰딩 부재(MD1)는 제1 연결단자(708) 및 제2 연결단자(18)를 밀봉할 수 있다. 다른 실시예에 있어서는, 재배선 인터포저(1000) 및 제1 반도체 칩(700)의 사이를 밀봉하는 언더필 패턴, 재배선 인터포저(1000) 및 제2 반도체 칩 스택(ST) 사이를 밀봉하는 언더필 패턴이 제공될 수도 있다.
재배선 인터포저(1000)의 다른 일면 상에는 제2 보호층(920)이 제공될 수 있다. 제2 보호층(920) 내에는 복수개의 연결 패드들(935)이 개재될 수 있다. 복수개의 연결 패드들(935)은 제1 재배선 패턴(110L)과 전기적으로 연결될 수 있다. 구체적으로 제1 재배선 패턴(110L)의 제1 비아 부분(V1)은 연결 패드(935)와 접촉할 수 있다.
패키지 기판(600)은 마주하는 양 면을 가질 수 있고, 제1 면 상에는 제1 패드(615)가 제공될 수 있고, 제2 면 상에는 제2 패드(617)가 제공될 수 있다. 연결단자(938)를 통해서 연결 패드들(935) 및 제1 패드(615)는 서로 연결될 수 있다,
패키지 기판(600)에는 배선들이 제공될 수 있고, 그 배선들을 통해서 제1 패드(615) 및 제2 패드(617)는 서로 연결될 수 있다. 제2 패드(617) 상에는 외부 접속 단자들(618)이 제공될 수 있다. 외부 접속 단자들(618)은 마더 보드 등의 외부 기판에 실장될 수 있다.
패키지 기판(600)의 일면 상에는 패키지 기판(600)을 덮는 제2 몰딩 부재(MD2)가 제공될 수 있다. 제2 몰딩 부재(MD2)는 제1 몰딩 부재(MD1)의 상면 및 측면, 재배선 인터포저(1000)의 측면을 덮을 수 있다. 제2 몰딩 부재(MD2)는 연장되어 연결단자(938)를 밀봉할 수 있다. 일부 실시예에 있어서는 재배선 인터포저(1000) 및 패키지 기판(600) 사이에 언더필 패턴이 제공될 수 있다.
도 15는 본 발명의 개념에 따른 배선 구조체가 재배선층으로 적용된 구조의 반도체 패키지(3)를 나타내는 평면도이다. 도 16은 도 15의 III-III'선에 따른 단면도이다. 구성을 보다 명확하게 나타내기 위하여, 도 15의 일부 구성요소들은 생략되었다. 도 12와 중복되는 설명은 생략될 수 있다.
도 15및 도 16을 참조하면, 일부 실시예들에 따른 반도체 패키지(3)는 연결 기판(500)을 포함할 수 있다. 연결 기판(500)은 그 내부를 관통하는 홀(590)을 가질 수 있다. 평면적 관점에서 홀(590)은 재배선 기판(1000)의 중심부에 위치할 수 있다. 제1 반도체 칩(700)은 홀(590)의 내에 제공될 수 있다. 연결 기판(500)이 재배선 기판(1000) 상에 제공될 수 있다. 일 예로, 연결 기판(500)은 인쇄 회로 기판 내에 홀(590)을 형성하여 제조될 수 있다. 연결 기판(500)은 베이스 층(510) 및 도전 구조체(520)를 포함할 수 있다.
베이스 층(510)은 절연물질을 포함할 수 있다. 예를 들어 베이스 층들(510)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스 층들(510)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 홀(590)은 베이스 층들(510)을 관통할 수 있다. 도전 구조체(520)는 제1 패드(521), 도전 배선(523), 제2 패드(522)를 포함할 수 있다.
제1 패드(521)는 연결 기판(500)의 하면 상에 제공될 수 있다. 도전 배선(523)은 베이스 층들(510) 사이에 개재될 수 있다. 비아들(524)은 베이스 층들 (510)을 관통하여 도전 배선(523)과 접속할 수 있다. 제2 패드(522)는 연결 기판(500)의 상면 상에 배치되며, 비아들(524) 중에서 어느 하나와 접속할 수 있다. 제2 패드(522)는 비아들(524) 및 도전 배선(523)을 통해 제1 패드(521)와 전기적으로 연결될 수 있다.
제2 패드(522)는 제1 패드(521)와 수직 방향으로 정렬되지 않을 수 있다. 제2 패드(522)의 개수 또는 배치는 제1 패드(521)의 개수 또는 배치와 다를 수 있다. 도전 구조체(520)는 금속을 포함할 수 있다. 도전 구조체(520)는 예를 들어 반도체 칩(700)의 제공 이전 또는 이후에 제공될 수 있다. 도전 구조체(520)는 예를 들어 구리, 알루미늄, 금, 납, 스테인레스 스틸, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 몰딩 부재(750)가 제1 반도체 칩(700) 및 연결 기판(500) 사이의 갭을 채울 수 있다. 상부 홀(790)이 제1 몰딩 부재(750) 상에 제공되어 도전 구조체(520)의 제2 패드(522)를 노출 시킬 수 있다.
제1 몰딩 부재(MD1)의 일면 및 제1 반도체 칩(700)의 일면 상에 재배선 기판(1000)이 제공될 수 있다.
재배선 기판(1000)은 도 12에서 설명한 바와 같이 제1 내지 제3 재배선 층(100, 200, 300)을 포함할 수 있다.
제1 재배선 층(100), 제2 재배선 층(200), 및 제3 재배선 층(300)은 제1 반도체 칩(700)의 일면을 기준으로 차례로 적층될 수 있다.
제1 재배선 패턴들 (110L)의 제1 비아 부분(V1)들 중 일부는 제1 칩 패드(705)에 접촉할 수 있고, 나머지 일부는 도전 구조체(730) 하부의 패드(522)에 접촉할 수 있다.
제3 재배선 층(300) 상에 제1, 제2 보호층(940, 950)이 제공될 수 있다. 제1 보호층(940) 내에는 비아들(917)이 제공될 수 있고, 제2 보호층(950) 내에는 패드들(915)이 제공될 수 있다. 비아들(917)은 제3 재배선 패턴(310)의 제3 연결 패드 부분(313) 부분 및 패드들(915)과 접촉할 수 있다. 패드들(915) 상에는 외부 접속 단자들(918)이 제공될 수 있다. 외부 접속 단자들(918) 중 일부는 재배선 패턴들(110, 210, 310)을 통해 제1 반도체 칩(700)과 접속하고, 외부 접속 단자들(918) 중 다른 일부는 재배선 패턴들(110, 210, 310)을 통해 도전 구조체(520)와 전기적으로 연결될 수 있다.
도 12 및 도 13과 비교하였을 때, 재배선 기판(1000)의 재배선 패턴(110L)은 연결단자(일 예로 솔더, 범프) 등의 매개체를 거치지 않고 제1 칩 패드(705)와 직접적으로 접촉할 수 있다.
제2 반도체 패키지(PK2)는 도 13에서 설명한 제2 반도체 패키지(PK2)와 실질적으로 동일할 수 있다. 패키지 접속 단자(818)가 제1 몰딩 부재(750)의 상부 홀(790) 내에 제공될 수 있다. 패키지 접속 단자(818)는 제2 패드(522) 및 금속 패드(807) 사이에 개재되어 제2 패드(522) 및 금속 패드(807)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(PK2)가 패키지 접속 단자(818)를 통해 제1 반도체 칩(700) 및 외부 접속 단자(918)와 전기적으로 연결될 수 있다. 제2 반도체 패키지(PK2)와의 전기적 연결은 제2 반도체 칩(800) 내의 집적 회로들과 전기적 연결을 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 배선 구조체, 제1 재배선 층
200, 300: 제2, 제3 재배선층
1000: 재배선 기판
101: 절연층
110: 배선 패턴
V1: 비아 부분
111: 비아 패드 부분
112: 라인 부분
113: 연결 패드 부분

Claims (20)

  1. 절연층; 및
    상기 절연층 내에 제공되는 배선 패턴을 포함하고,
    상기 배선 패턴은 일체형으로 연결된 비아 부분,
    상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함하고,
    상기 제1 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮은 배선 구조체.
  2. 제1항에 있어서,
    상기 제1 패드 부분의 하면 및 상기 라인 부분의 하면의 레벨의 차이는 0.3㎛ 내지 0.8㎛ 인 배선 구조체.
  3. 제1항에 있어서,
    상기 제1 패드 부분의 수직 폭은 상기 라인 부분의 수직 폭의 1.1 배 내지 1.25배인 배선 구조체.
  4. 제1항에 있어서,
    상기 제1 패드 부분의 직경은 상기 라인 부분의 너비의 7배 이상인 배선 구조체.
  5. 제4 항에 있어서,
    상기 라인 부분의 너비는 0㎛ 초과 3㎛ 이하인 배선 구조체.
  6. 제1항에 있어서,
    상기 절연층의 상면, 상기 제1 패드 부분의 상면 및 상기 라인 부분의 상면은 공면(coplanar)을 이루는 배선 구조체.
  7. 제6항에 있어서,
    상기 절연층은 상기 라인 부분의 상면으로부터, 상기 비아 부분의 바닥면에 이르기까지 단일층으로 구성된 배선 구조체.
  8. 제7항에 있어서,
    상기 절연층은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함하는 배선 구조체.
  9. 제1항에 있어서,
    상기 비아 부분의 측벽은 라운드진(rounded) 형상을 가지는 배선 구조체.
  10. 제9항에 있어서,
    상기 비아 부분의 측벽의 기울기는 상기 비아 부분의 바닥면으로부터 상기 비아의 상면에 이르기까지 감소하는 배선 구조체.
  11. 제1항에 있어서,
    상기 배선 패턴은 제2 패드 부분을 더 포함하고,
    상기 제2 패드 부분은 상기 라인 부분의 일단과 일체로 연결되고,
    상기 제2 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮은 배선 구조체.
  12. 절연층; 및
    상기 절연층 내에 제공되는 복수개의 배선 패턴들을 포함하고,
    상기 배선 패턴들은:
    서로 독립적인 신호를 전달하는 제1 배선 패턴 및 제2 배선 패턴을 포함하고,
    상기 제1 배선 패턴 및 상기 제2 배선 패턴은 각각, 일체형으로 연결되는 비아 부분 및 상기 비아 부분과 수직으로 중첩되는 비아 패드 부분, 및 상기 비아 패드 부분으로부터 연장되는 라인 부분을 포함하고,
    상기 비아 부분의 측벽은 라운드진 형상을 가지고,
    상기 제1 배선 패턴의 비아 패드 부분의 하면의 레벨은 상기 제2 배선 패턴의 라인 부분의 하면의 레벨보다 낮은 배선 구조체.
  13. 제12항에 있어서,
    상기 절연층의 상면, 상기 제1 배선 패턴의 비아 패드 부분의 상면, 및 상기 제2 배선 패턴의 라인 부분의 상면, 및 절연층의 상면은 공면(coplanar)을 이루는 배선 구조체.
  14. 제12 항에 있어서,
    상기 제2 배선 패턴의 라인 부분의 너비는 0㎛ 초과 3㎛ 이하인 배선 구조체.
  15. 제12항에 있어서,
    상기 제1 배선 패턴의 비아 패드 부분의 수직 폭은 상기 제2 배선 패턴의 라인 부분의 수직 폭보다 1.1 배 내지 1.25배인 배선 구조체.
  16. 재배선 기판, 상기 재배선 기판은 적어도 하나의 재배선 층을 포함하고,
    상기 재배선 기판의 일면 상에 배치된 제1 반도체 칩;
    상기 재배선 기판의 상기 일면과 마주하는 상기 제1 반도체 칩의 일면 상에 제공되는 칩 패드들;
    상기 칩 패드들과 수직으로 이격하고, 상기 재배선 기판 상에 제공되는 도전 패드들; 및
    상기 재배선 기판의 일면 및 상기 제1 반도체 칩을 덮는 몰딩 부재를 포함하고,
    상기 재배선 층은:
    절연층 및 상기 절연층 내의 재배선 패턴들을 포함하고,
    상기 재배선 패턴들의 각각은 일체형으로 연결된 비아 부분, 및
    상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함하고,
    상기 제1 패드 부분의 수직 폭은 상기 라인 부분의 수직 폭보다 큰 반도체 패키지.
  17. 제16항에 있어서,
    상기 칩 패드들 및 상기 도전 패드들 사이에 개재되고, 상기 칩 패드들 및 상기 도전 패드들과 연결되는 연결단자들;
    상기 몰딩 부재를 관통하는 도전 구조체; 및
    상기 몰딩 부재 상에 제공되고, 상기 도전 구조체와 전기적으로 연결되는 상부 재배선 기판을 더 포함하고,
    상기 상부 재배선 기판은 적어도 하나의 상부 재배선 층들을 포함하고,
    상기 상부 재배선 층들의 각각은:
    상부 절연층 및 상기 상부 절연층 내의 상부 재배선 패턴들을 포함하고,
    상기 상부 재배선 패턴들의 각각은 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함하고,
    상기 제1 패드 부분의 수직 폭은 상기 라인 부분의 수직 폭보다 큰 반도체 패키지.
  18. 제16항에 있어서,
    상기 재배선 기판의 상기 일면 상에 배치되는 적어도 하나의 제2 반도체 칩 스택(stack)
    상기 재배선 기판의 상기 일면과 마주하는 다른 일면 상에 배치되는 패키지 기판을 더 포함하고,
    상기 제2 반도체 칩 스택은:
    수직으로 적층된 복수개의 제2 반도체 칩들을 포함하고,
    상기 제2 반도체 칩들은
    반도체 기판;
    상기 반도체 기판을 수직으로 관통하는 관통 비아를 를 포함하는 반도체 패키지.

  19. 제16항에 있어서,
    상기 재배선 기판의 상기 일면 상에 배치되는 연결 기판;
    상기 연결 기판은 그 내부를 관통하는 홀을 포함하고,
    상기 반도체 칩은 상기 홀 내에 배치되고,
    상기 몰딩 부재는 상기 제1 반도체 칩 및 상기 연결 기판 사이의 갭을 채우는 반도체 패키지.
  20. 제16항에 있어서,
    상기 제1 패드 부분의 직경은 상기 라인 부분의 너비의 7배 이상이고,
    상기 라인 부분의 너비는 0㎛ 초과 3㎛ 이하인 반도체 패키지.

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