JP2018064059A - 半導体装置 - Google Patents

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Abstract

【課題】エレクトロマイグレーションに起因するパッド部間の短絡を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０は、ＳＯＩ基板１２、層間絶縁膜１４、パッド部２０、配線層１６、及び、表面保護膜２２を備えている。ＳＯＩ基板１２は、一面に形成された半導体素子３０を有している。層間絶縁膜１４は、ＳＯＩ基板１２の一面上に配置されている。配線層１６は、層間絶縁膜１４内に配置されている。硬質膜１８は、層間絶縁膜１４に対してＳＯＩ基板１２と反対側に配置され、層間絶縁膜１４よりも硬質にされている。パッド部２０は、硬質膜１８に対して層間絶縁膜１４と反対側に配置されている。表面保護膜２２は、少なくともパッド部２０同士の対向領域Ｓｂに配置されている。表面保護膜２２は、シリコン窒化膜又はシリコン酸化膜とされている。
【選択図】図２

Description

本発明は、半導体素子を有する半導体基板、半導体素子と接続されたパッド部、及び、パッド部上に配置された表面保護膜を備える半導体装置に関する。
従来、特許文献１に記載のように、半導体基板と、層間絶縁膜と、第１硬質膜と、パッド部と、表面保護膜と、を備える半導体装置が知られている。半導体基板は、半導体素子を有している。層間絶縁膜は、半導体基板上に配置されている。第１硬質膜は、層間絶縁膜上に配置されている。パッド部は、第１硬質膜上に配置され、半導体装置の電極をなしている。パッド部においてボンディングされない領域には、ポリイミドからなる表面保護膜が配置されている。
特開２０１４−１４６７８５号公報
半導体素子の動作によって、パッド部の温度が上昇する場合がある。温度上昇によって、パッド部のエレクトロマイグレーションが促進される。半導体装置が複数のパッド部を有している場合には、エレクトロマイグレーションによって互いに別電位のパッド部が表面保護膜を突き破り、パッド部間で短絡が生じる虞がある。
本発明はこのような課題に鑑みてなされたものであり、エレクトロマイグレーションに起因するパッド部間の短絡を抑制できる半導体装置を提供することを目的とする。
本発明は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として下記の実施形態における具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。
本発明のひとつは、
一面に形成された半導体素子（３０）を有する半導体基板（１２）と、
半導体基板の一面上に配置された層間絶縁膜（１４）と、
層間絶縁膜内に配置された配線層（１６）と、
層間絶縁膜に対して半導体基板と反対側に配置され、層間絶縁膜よりも硬質な硬質膜（１８）と、
硬質膜に対して層間絶縁膜と反対側に配置され、配線層を介して半導体素子と接続された外部接続用の複数のパッド部（２０）と、
電気的な絶縁性を有し、少なくともパッド部同士の対向領域（Ｓｂ）に配置された表面保護膜（２２）と、を備え、
表面保護膜は、シリコン窒化膜又はシリコン酸化膜とされている。
上記構成の表面保護膜は、シリコン窒化膜又はシリコン酸化膜とされているため、従来の表面保護膜に用いられていたポリイミドよりも硬質である。また、表面保護膜は、パッド部同士の対向領域に配置されている。これによれば、半導体素子の動作によってパッド部の温度が上昇した場合であっても、硬質な表面保護膜によって各パッド部は対向領域側に変形し難い。すなわち表面保護膜は、エレクトロマイグレーションによるパッド部の変形を抑制できる。そのため半導体装置では、エレクトロマイグレーションに起因するパッド部間の短絡を抑制できる。
他の本発明のひとつは、
一面に形成された半導体素子（３０）を有する半導体基板（１２）と、
半導体基板の一面上に配置された層間絶縁膜（１４）と、
層間絶縁膜内に配置された配線層（１６）と、
層間絶縁膜に対して半導体基板と反対側に配置され、層間絶縁膜よりも硬質な硬質膜（１８）と、
硬質膜に対して層間絶縁膜と反対側に配置され、配線層を介して半導体素子と接続された外部接続用の複数のパッド部（２０）と、
電気的な絶縁性を有し、少なくともパッド部同士の対向領域（Ｓｂ）に配置された表面保護膜（２２）と、を備え、
表面保護膜は、内側膜（２２ａ）と、内側膜に対してパッド部と反対側に配置された外側膜（２２ｂ）と、を有し、
内側膜は、外側膜よりも硬質にされている。
上記構成の内側膜は、外側膜よりも硬質である。また、内側膜は、外側膜よりもパッド部側に配置されているとともにパッド部同士の対向領域に配置されている。これによれば、半導体素子の動作によってパッド部の温度が上昇した場合であっても、硬質な内側膜によって各パッド部は対向領域側に変形し難い。したがって半導体装置では、エレクトロマイグレーションに起因するパッド部間の短絡を抑制できる。
第１実施形態に係る半導体装置の概略構成を示す平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 半導体装置を評価するための回路を示す回路図である。 図３の回路を用いて半導体装置を評価した場合における、ドレイン電圧、ゲート電圧、及び、ドレイン電流を示すタイミングチャートである。 図３の回路を用いて半導体装置を評価した場合における、ドレイン電圧、ゲート電圧、順方向電圧、及び、ドレイン電流を示すタイミングチャートである。 図３の回路を用いて半導体装置を評価した場合における、半導体装置の評価結果を示す図である。 第２実施形態に係る半導体装置の概略構成を示す平面図である。
図面を参照して説明する。なお、複数の実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。半導体基板の厚さ方向をＺ方向とする。また、Ｚ方向と直交する特定の方向をＸ方向、Ｚ方向及びＸ方向と直交する方向をＹ方向と示す。
（第１実施形態）
先ず、図１〜図３に基づき、半導体装置１０の概略構成について説明する。
半導体装置１０としては、例えばＩＣチップを採用できる。図１及び図２に示すように、半導体装置１０は、ＳＯＩ基板１２、層間絶縁膜１４、配線層１６、硬質膜１８、パッド部２０、及び、表面保護膜２２を備えている。半導体装置１０は、厚さ方向がＺ方向に沿う平板形状をなしている。半導体装置１０は、表面１０ａと、表面１０ａと反対の裏面１０ｂと、を有している。
図３に示すように、本実施形態の半導体装置１０は、誘導負荷１００と電気的に接続され、誘導負荷１００に流れる電流を制御する。誘導負荷１００は、Ｌ負荷、又は、インダクタンスと称することもできる。半導体装置１０における誘導負荷１００の制御については、下記で詳細に説明する。
ＳＯＩ基板１２は、裏面１０ｂをなしている。ＳＯＩは、Silicon On Insulatorの略称である。ＳＯＩ基板１２は、特許請求の範囲に記載の半導体基板に相当する。ＳＯＩ基板１２は、ＳＯＩ層２４、支持基板２６、埋込酸化膜２８、及び、半導体素子３０を有している。ＳＯＩ層２４は、例えば、Ｎ型のシリコンを用いて形成されている。支持基板２６は、例えば、Ｐ型のシリコンを用いて形成されている。ＳＯＩ層２４及び支持基板２６は、埋込酸化膜２８を介して接合されている。
半導体素子３０は、ＳＯＩ基板１２における裏面１０ｂと反対の一面に形成されている。半導体素子３０は、例えば、ＬＤＭＯＳ（横方向拡散ＭＯＳトランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とされている。ＳＯＩ基板１２には、複数の半導体素子３０が形成されている。ＳＯＩ基板１２における裏面１０ｂと反対の一面上には、層間絶縁膜１４が配置されている。
層間絶縁膜１４は、例えば、ＳＯＧ（Spin On Glass）膜、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜、又は、ＴＥＯＳ（テトラエトキシシラン）膜を用いて形成されている。層間絶縁膜１４のヤング率は、例えば、７０ＧＰａ程度とされている。層間絶縁膜１４内には、配線層１６が配置されている。
本実施形態の層間絶縁膜１４内には、配線層１６として、ＳＯＩ層２４側から順に、第１配線層１６ａ、第２配線層１６ｂ、及び、第３配線層１６ｃが配置されている。なお、配線層１６の層数はこれに限定するものではない。配線層１６は、例えば、アルミニウムを用いて形成されている。また、層間絶縁膜１４内には、配線層１６同士を接続するビア３２が複数形成されている。Ｚ方向において層間絶縁膜１４のＳＯＩ基板１２と反対側には、硬質膜１８が形成されている。
硬質膜１８は、層間絶縁膜１４を構成する主要な部材よりも硬質なパッシベーション膜とされている。硬質膜１８は、例えば、シリコン窒化膜を用いて形成されている。硬質膜１８のヤング率は、例えば、２４０ＧＰａ程度とされている。硬質膜１８は、例えば、プラズマＣＶＤ法によって形成される。硬質膜１８の厚さは、例えば、１．０μｍ程度とされている。
硬質膜１８は、半導体装置１０の外部からの水分を通さず、配線層１６及びＳＯＩ基板１２を水分から保護する。Ｚ方向において硬質膜１８の層間絶縁膜１４と反対側には、パッド部２０が配置されている。
パッド部２０は、外部接続用の電極である。パッド部２０は、配線層１６を介して半導体素子３０と電気的に接続されている。パッド部２０は、アルミニウムやアルミニウム合金等の金属を用いて形成されている。パッド部２０のヤング率は、例えば、８０ＧＰａ程度とされている。以上によれば、パッド部２０は、硬質膜１８を介して、ＳＯＩ基板１２、配線層１６、及び、層間絶縁膜１４上に配置されている。
また、硬質膜１８及び層間絶縁膜１４には、パッド部２０と第３配線層１６ｃとを電気的に接続するためのコンタクトホール３４が形成されている。コンタクトホール３４は、硬質膜１８をＺ方向に貫通しつつ、層間絶縁膜１４においてＺ方向に所定深さを有して第３配線層１６ｃへ到達するように形成されている。パッド部２０は、硬質膜１８における層間絶縁膜１４と反対側の面に加えて、コンタクトホール３４内にも配置されている。
半導体装置１０には、複数のパッド部２０が配置されている。例えば、互いに異なる箇所に配置されたパッド部２０には、互いに異なる電圧が印加される。図１では、パッド部２０として、グランドに接続される第１パッド部２０ａと、誘導負荷１００に接続される第２パッド部２０ｂと、を示している。
第１パッド部２０ａ及び第２パッド部２０ｂは、互いに接触しないように配置されている。すなわち、硬質膜１８上には、パッド部２０の形成されていない領域が設けられている。本実施形態において第１パッド部２０ａ及び第２パッド部２０ｂは、Ｘ方向において互いに対向している。よって、第１パッド部２０ａ及び第２パッド部２０ｂの間には、対向領域Ｓｂが形成されている。図１に示すように、対向領域Ｓｂは、Ｙ方向に延びて形成されている。Ｚ方向においてパッド部２０の硬質膜１８と反対側には、表面保護膜２２が形成されている。
表面保護膜２２は、表面１０ａに異物が付着した場合に、パッド部２０同士がショートするのを抑制するものである。表面保護膜２２は、パッド部２０の一部を覆っており、表面１０ａの一部をなしている。表面保護膜２２は、電気的な絶縁性に優れた材料を用いて形成されている。各パッド部２０は、表面保護膜２２に覆われた部分と、表面保護膜２２から露出して表面１０ａの一部をなす部分と、を有している。パッド部２０において表面保護膜２２から露出する部分は、ボンディングにより、誘導負荷１００やグランドと接続される。以下、パッド部２０において表面保護膜２２から露出する領域をボンディング領域Ｓａと示す。
Ｚ方向の投影視において、ボンディング領域Ｓａは、ＳＯＩ基板１２のうちの半導体素子３０が形成された領域の少なくとも一部と重なっている。すなわち、パッド部２０は、素子上パッドである。
素子上パッドとされた構成では、ボンディングによる応力が半導体素子３０に伝達され易い。パッド部２０にボンディングする際、パッド部２０と層間絶縁膜１４との間に硬質膜１８が配置されていることによって、ボンディングによる応力が層間絶縁膜１４側へ伝達されるのを抑制できる。すなわち、硬質膜１８によって、ボンディングによる応力が半導体素子３０に伝達されることを抑制でき、半導体素子３０に対するボンディングダメージを緩和できる。さらには、半導体装置１０にクラックが生じるのを抑制できる。
表面保護膜２２は、対向領域Ｓｂにも配置されている。表面保護膜２２の一部は、対向領域Ｓｂの全体に配置され、パッド部２０及び硬質膜１８と接触している。表面保護膜２２は、パッド部２０に接触配置された内側膜２２ａと、Ｚ方向において内側膜２２ａのパッド部２０と反対側に配置された外側膜２２ｂと、を有している。
内側膜２２ａは、外側膜２２ｂよりも硬質なパッシベーション膜とされている。内側膜２２ａのヤング率は、例えば５０ＧＰａ以上とされている。本実施形態の内側膜２２ａのヤング率は、例えば、２４０ＧＰａ程度とされている。内側膜２２ａは、シリコン酸化膜（ＳｉＯ２，ＳｉＯ）、又は、シリコン窒化膜（ＳｉＮ）を用いて形成されている。言い換えると、内側膜２２ａの主成分は、シリコン酸化膜、又は、シリコン窒化膜とされている。
硬質膜１８は、パッド部２０と層間絶縁膜１４との間に配置されることでボンディングの応力を緩和できるが、パッド部２０上に配置されていないためパッド部２０のエレクトロマイグレーションを抑制できない。これに対し、内側膜２２ａが硬質膜とされていることで、パッド部２０にエレクトロマイグレーションが生じるのを抑制できる。エレクトロマイグレーションとは、イオンの移動により金属が変形する現象である。本実施形態において内側膜２２ａの膜厚は、１．０μｍ以上とされている。
外側膜２２ｂは、内側膜２２ａよりも柔軟性に優れた材料を用いて形成されている。外側膜２２ｂは、例えば、ポリイミドを用いて形成されている。外側膜２２ｂは、表面１０ａの一部をなしている。外側膜２２ｂのヤング率は、例えば数ＧＰａとされている。
次に、半導体装置１０の製造方法について説明する。
まず、複数の半導体素子３０が一面に形成されたＳＯＩ基板を準備する。半導体素子３０は、公知の方法によって形成できる。そして、半導体素子３０上に、配線層１６及び層間絶縁膜１４を形成する。例えば、スパッタ法等を用いてアルミニウムを堆積させることで各配線層１６を形成する。また、例えば、ＣＶＤ法等を用いて層間絶縁膜１４を形成する。
次に、層間絶縁膜１４上に、プラズマＣＶＤ法等を用いてシリコン窒化膜を堆積させて、硬質膜１８を形成する。そして、硬質膜１８及び層間絶縁膜１４のうちの、Ｚ方向の投影視においてボンディング領域Ｓａと重ならない領域に、コンタクトホール３４を形成する。
次に、硬質膜１８上に、スパッタ法等を用いてアルミニウムを堆積させることでパッド部２０を形成する。そして、パッド部２０上に、プラズマＣＶＤ法等を用いて内側膜２２ａを堆積させる。次に、パッド部２０のボンディング領域Ｓａが内側膜２２ａから露出するように、マスクを用いて内側膜２２ａの不要部分を除去する。そして、内側膜２２ａ上に外側膜２２ｂを形成する。以上により、半導体装置１０を製造できる。
次に、図３〜図６に基づき、誘導負荷１００の制御により半導体装置１０に作用する熱的なストレスについて説明する。なお、図４及び図５では、複数の信号について同一の縦軸で示しているが、各信号の原点及びスケールは互いに異なっている。図３に示す回路を用いて、半導体装置１０により誘導負荷１００を駆動した場合に、半導体装置１０に作用する熱的なストレスを評価した。
この回路では、誘導負荷１００の一端が電源１０２の正極と接続され、誘導負荷１００の他端が半導体装置１０と接続されている。詳しくは、誘導負荷１００の他端が、第２パッド部２０ｂを介して半導体素子３０のドレインと接続されている。また、半導体素子３０のソースは、第１パッド部２０ａを介して電源１０２の負極と接続されている。なお、電源１０２の負極は、グランドと接続されている。
誘導負荷１００及び半導体装置１０の接続点は、抵抗１０４を介して双方向ツェナーダイオード１０６の一端と接続されている。双方向ツェナーダイオード１０６の抵抗１０４と反対側の他端は、半導体素子３０のゲートと接続されている。双方向ツェナーダイオード１０６及び半導体素子３０の接続点は、抵抗１０８を介してパルス電源１１０と接続されている。パルス電源１１０は、抵抗１０８を介して半導体素子３０のゲートと接続され、半導体素子３０をオンオフ動作させるものである。パルス電源１１０は、Ｈｉｇｈ又はＬｏｗをなすパルス信号により、半導体素子３０のゲート電圧Ｖｇを制御する。
図４に示すように、期間Ｔ１において、ゲートに印加されるパルス信号がＬｏｗにされており、ゲートがオフにされている。図４において、Ｖｄは半導体素子３０に印加されるドレイン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン電流を示す。期間Ｔ１において、ドレイン電圧Ｖｄは、Ｖｄｄに固定されている。また、ドレイン電流Ｉｄは、０とされている。すなわち半導体素子３０に電流は流れていない。
そして、期間Ｔ１が終了して期間Ｔ２が開始すると、パルス信号がＨｉｇｈとなる。よって、ゲート電圧Ｖｇが期間Ｔ１のときよりも高い値である電圧Ｖｇｈにされて、ゲートがオンになる。これにより、ドレイン電流Ｉｄは、時間経過とともに上昇する。期間Ｔ２において、ドレイン電圧Ｖｄは、半導体素子３０に流れるドレイン電流Ｉｄで決まるオン電圧となる。
次に、期間Ｔ２が終了して期間Ｔ３が開始すると、パルス信号がＬｏｗとなり、ゲートがオフにされる。このときドレイン電流Ｉｄは、誘導負荷１００によってすぐに遮断されず、時間経過とともに減少する。期間Ｔ３において、ドレイン電圧Ｖｄは、双方向ツェナーダイオード１０６の耐圧で決まる固定電圧Ｖｃに固定される。期間Ｔ３では、ドレイン電圧Ｖｄ及びドレイン電流Ｉｄの積に相当する誘導負荷１００の熱的なエネルギーに応じて半導体素子３０が発熱する。
期間Ｔ１、期間Ｔ２、及び、期間Ｔ３の順に半導体装置１０を動作させることを、回転数１回と定義する。そして、半導体装置１０の評価では、図５に示すように、回転数が複数回となるように、半導体装置１０を動作させている。
図５では、ドレイン電圧Ｖｄ、ゲート電圧Ｖｇ、及び、ドレイン電流Ｉｄに加えて、半導体素子３０の近くに設置した感温用のダイオードの順方向電圧Ｖｆを示している。順方向電圧Ｖｆの値は、半導体素子３０の温度を示している。ゲートがオフにされる前において順方向電圧Ｖｆは、一定値となっている。ゲートがオフにされると、半導体素子３０の温度が上昇し、順方向電圧Ｖｆが減少する。そして、ゲートがオフされてから所定時間が経過すると、順方向電圧Ｖｆは、ゲートがオフにされる前の一定値に戻る。
図６では、内側膜２２ａの膜厚を変化させて、半導体装置１０に作用する熱的なストレスを評価した場合の評価結果を示している。図６の四角マーカは、パッド部２０同士がショートした場合の値を示している。図６の三角マーカは、パッド部２０同士がショートしなかった場合の値を示している。内側膜２２ａが０μｍの場合、すなわち内側膜２２ａが形成されていない場合には、回転数が１０７回程度でパッド部２０同士がショートしている。また、内側膜２２ａが０．２μｍの場合においても、回転数が１０６〜１０７回の間でパッド部２０同士がショートしている。これに対して、内側膜２２ａが１．４μｍの場合には、回転数が１０９回でもパッド部２０同士がショートしていない。
次に、上記した半導体装置１０の効果について説明する。
本実施形態の内側膜２２ａは、シリコン窒化膜又はシリコン酸化膜とされているため、従来の内側膜２２ａに用いられていたポリイミドよりも硬質である。また、内側膜２２ａは、パッド部２０同士の対向領域Ｓｂに配置されている。これによれば、半導体素子３０の動作によってパッド部２０の温度が上昇した場合であっても、硬質な内側膜２２ａによって各パッド部２０は対向領域Ｓｂ側に変形し難い。すなわち、内側膜２２ａは、エレクトロマイグレーションによるパッド部２０の変形を抑制できる。したがって半導体装置１０では、エレクトロマイグレーションに起因するパッド部２０間の短絡を抑制できる。
（第２実施形態）
本実施形態において、第１実施形態に示した半導体装置１０と共通する部分についての説明は第１実施形態の説明を参照する。
本実施形態では、図７に示すように、表面保護膜２２が一層とされている。表面保護膜２２は、シリコン酸化膜又はシリコン窒化膜を用いて形成されている。本実施形態では、表面保護膜２２が、柔軟性に優れた外側膜２２ｂを有していない。よって、シリコン酸化膜又はシリコン窒化膜が、パッド部２０上に形成され、表面１０ａの一部をなしている。
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
上記実施形態において、半導体装置１０が誘導負荷１００を制御する例を示したが、これに限定するものではない。半導体装置１０は、例えば、抵抗負荷に流れる電流を制御するものであってもよい。
上記実施形態において、半導体装置１０が半導体基板としてＳＯＩ基板１２を有する例を示したが、これに限定するものではない。半導体装置１０が半導体基板としてバルクシリコン基板を有する例を採用することもできる。
１０…半導体装置、１０ａ…表面、１０ｂ…裏面、１２…ＳＯＩ基板、１４…層間絶縁膜、１６…配線層、１６ａ…第１配線層、１６ｂ…第２配線層、１６ｃ…第３配線層、１８…硬質膜、２０…パッド部、２０ａ…第１パッド部、２０ｂ…第２パッド部、２２…表面保護膜、２２ａ…内側膜、２２ｂ…外側膜、２４…ＳＯＩ層、２６…支持基板、２８…埋込酸化膜、３０…半導体素子、３２…ビア、３４…コンタクトホール、１００…誘導負荷、１０２…電源、１０４…抵抗、１０６…双方向ツェナーダイオード、１０８…抵抗、１１０…パルス電源

Claims (5)

  1. 一面に形成された半導体素子（３０）を有する半導体基板（１２）と、
    前記半導体基板の前記一面上に配置された層間絶縁膜（１４）と、
    前記層間絶縁膜内に配置された配線層（１６）と、
    前記層間絶縁膜に対して前記半導体基板と反対側に配置され、前記層間絶縁膜よりも硬質な硬質膜（１８）と、
    前記硬質膜に対して前記層間絶縁膜と反対側に配置され、前記配線層を介して前記半導体素子と接続された外部接続用の複数のパッド部（２０）と、
    電気的な絶縁性を有し、少なくとも前記パッド部同士の対向領域（Ｓｂ）に配置された表面保護膜（２２）と、を備え、
    前記表面保護膜は、シリコン窒化膜又はシリコン酸化膜とされている半導体装置。
  2. 一面に形成された半導体素子（３０）を有する半導体基板（１２）と、
    前記半導体基板の前記一面上に配置された層間絶縁膜（１４）と、
    前記層間絶縁膜内に配置された配線層（１６）と、
    前記層間絶縁膜に対して前記半導体基板と反対側に配置され、前記層間絶縁膜よりも硬質な硬質膜（１８）と、
    前記硬質膜に対して前記層間絶縁膜と反対側に配置され、前記配線層を介して前記半導体素子と接続された外部接続用の複数のパッド部（２０）と、
    電気的な絶縁性を有し、少なくとも前記パッド部同士の対向領域（Ｓｂ）に配置された表面保護膜（２２）と、を備え、
    前記表面保護膜は、内側膜（２２ａ）と、前記内側膜に対して前記パッド部と反対側に配置された外側膜（２２ｂ）と、を有し、
    前記内側膜は、前記外側膜よりも硬質にされている半導体装置。
  3. 前記内側膜は、シリコン窒化膜又はシリコン酸化膜とされている請求項２に記載の半導体装置。
  4. 前記半導体基板の厚さ方向の投影視において、前記パッド部の前記表面保護膜から露出する領域は、前記半導体素子が形成された領域の少なくとも一部と重なっている請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記パッド部は、誘導負荷（１００）と電気的に接続され、
    前記半導体素子は、オンオフ動作することによって、前記誘導負荷に流れる電流を制御する請求項１〜４のいずれか１項に記載の半導体装置。
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