JP2008034816A - 配線基板 - Google Patents
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- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
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- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract
【解決手段】第2配線層16が層間絶縁膜13のビアホール13aにて第1配線層15と接続され、その第2配線層16が第1配線層15から離れた位置まで延出されて引き出され、その第2配線層16の延出部分16aの一部が保護絶縁膜14の開口部14aから露出して電極パッドPadが形成されている。そのため、半導体チップ10が腐食性ガス雰囲気中に置かれると、電極パッドPadが腐食性ガスに直接晒される。しかし、電極パッドPadは腐食性ガスに耐性のある形成材料を用いた第2配線層16の一部であるため、腐食性ガスにより電極パッドPadが腐食されることはなく、電極パッドPadの断線不良を防止できる。
【選択図】 図1
Description
これらセンサは腐食性ガス(例えば、酸性ガスやアルカリ性ガスなど)の雰囲気中(腐食環境)で使用される場合がある。
例えば、圧力センサの用途には車両におけるエンジンの燃料噴射圧計測や排気圧計測などがあり、これらの計測では腐食性ガスである排気ガスの雰囲気中に圧力センサが晒される。
そのため、センサを腐食性ガス雰囲気中で使用する際に、センサ本体が腐食性ガスに直接晒される場合には、電極パッドも腐食性ガスに直接晒されることから、電極パッドが腐食に耐え切れずに断線不良を起こすおそれがある。
半導体チップ300は、半導体基板301、絶縁膜302,303、配線層304、電極パッドPadなどから構成されている。
尚、配線層304は、絶縁膜302に形成されたコンタクトホール(図示略)を介して半導体基板301に接続されている。
ここで、電極パッドPad(配線層304)が単層のアルミニウム系膜によって形成されている場合、アルミニウム系膜は腐食性ガスによって腐食され易いため、電極パッドPadが腐食に耐え切れずに断線不良を起こすおそれがある。
尚、アルミニウム系膜の形成材料としては、例えば、アルミニウム単体、アルミニウムにシリコンを添加したシリコンアルミニウム合金などがある。
半導体チップ310は、半導体基板301、絶縁膜302,303、配線層304、電極パッドPad、保護配線層311,312などから構成されている。
配線層304の表面上には各保護配線層311,312がこの順番で形成され、電極パッドPadの表面は2層の保護配線層311,312によって覆われている。
ここで、保護配線層311の形成材料としては、例えば、各種高融点金属(ニッケル、チタン、タングステン、タンタルなど)の単体または合金(タングステンチタンなど)がある。
また、保護配線層312の形成材料としては、例えば金(Au)などがある。
[問題点1]特許文献1の技術では、ダイアフラムおよび圧力伝達液体を介して半導体チップに圧力が伝達されるため、半導体チップに圧力を直接印加する場合に比べて、センサの感度が低下する。
基板(11)の表面上に形成された第1配線層(15)と、
その第1配線層(15)の表面上に形成された第2配線層(16)と、
その第2配線層(16)を覆うように形成された保護絶縁膜(14)と、
その保護絶縁膜(14)に形成された開口部(14a,14b)と、
その開口部(14a,14b)に配置された電極パッド(Pad)と
を備えた配線基板(10,20,30,40,50,60,70,80,90,100,110,120,130,140,150,160,170,180,190,200,210,220,230,240)であって、
前記保護絶縁膜(14)の開口部(14a,14b)と前記第1配線層(15)とが基板(11)の板厚方向にて重ならない位置に形成されていることを技術的特徴とする。
請求項1に記載の配線基板において、
前記第2配線層(16)は前記第1配線層(15)から離れた位置まで延出されて引き出され、その第2配線層(16)における延出部分(16a)は前記保護絶縁膜(14)の開口部(14a)から露出され、その開口部(14a)から露出された第2配線層(16)の延出部分(16a)によって前記電極パッド(Pad)が形成されていることを技術的特徴とする。
請求項2に記載の配線基板において、
前記基板(11)および前記第1配線層(15)の表面上に形成された層間絶縁膜(13)と、
その層間絶縁膜(13)に形成されたビアホール(13a)と
を備え、
前記第2配線層(16)は、前記層間絶縁膜(13)の表面上および前記ビアホール(13a)の内部に形成され、
前記保護絶縁膜(14)は、前記層間絶縁膜(13)および前記第2配線層(16)の表面上に形成され、
前記第1配線層(15)と前記第2配線層(16)は前記ビアホール(13a)を介して接続されていることを技術的特徴とする。
請求項1に記載の配線基板において、
前記第2配線層(16)が前記第1配線層(15)の上面および側壁面を覆うように形成されていることを技術的特徴とする。
請求項3に記載の配線基板において、
前記第2配線層(16)の下側全面に形成された第3配線層(21)を備え、
その第3配線層(21)を介して前記層間絶縁膜(13)と前記第2配線層(16)が接着されることを技術的特徴とする。
請求項5に記載の配線基板において、
前記ビアホール(13a)の内部に前記第3配線層(21)が充填されて埋め込まれていることを技術的特徴とする。
請求項5または請求項6に記載の配線基板において、
前記第2配線層(16)は金から成り、
前記第3配線層(21)はタンタルまたはタングステンチタンから成ることを技術的特徴とする。
請求項3に記載の配線基板において、
前記ビアホール(13a)の内部を除く前記第2配線層(16)の下側に形成された第1接着層(31)を備え、
その第1接着層(31)を介して前記層間絶縁膜(13)と前記第2配線層(16)が接着され、
前記ビアホール(13a)の内部では、前記第1配線層(15)と前記第2配線層(16)が直接接触していることを技術的特徴とする。
請求項1〜8のいずれか1項に記載の配線基板において、
前記第2配線層(16)の上側全面に形成された第4配線層(41)を備え、
その第4配線層(41)を介して前記第2配線層(16)と前記保護絶縁膜(14)が接着されることを技術的特徴とする。
請求項1〜8のいずれか1項に記載の配線基板において、
前記保護絶縁膜(14)の開口部(14a)の内部を除く前記第2配線層(16)の上側に形成された第5配線層(91)を備え、
その第5配線層(91)を介して前記第2配線層(16)と前記保護絶縁膜(14)が接着され、
前記保護絶縁膜(14)の開口部(14a)の内周壁面に位置する前記第5配線層(91)の端面(91a)は前記保護絶縁膜(14)によって覆われ、
前記保護絶縁膜(14)の開口部(14a)から前記第2配線層(16)が直接露出していることを技術的特徴とする。
請求項9に記載の配線基板において、
前記第2配線層(16)は金から成り、
前記第4配線層(41)はタンタルまたはタングステンチタンから成ることを技術的特徴とする。
請求項10に記載の配線基板において、
前記第2配線層(16)は金から成り、
前記第5配線層(91)はタンタルまたはタングステンチタンから成ることを技術的特徴とする。
請求項1〜8のいずれか1項に記載の配線基板において、
前記保護絶縁膜(14)の開口部の内部を除く前記第2配線層(16)の上側に形成された第2接着層(61)を備え、
その第2接着層(61)を介して前記第2配線層(16)と前記保護絶縁膜(14)が接着され、
前記保護絶縁膜(14)の開口部(14a)から前記第2配線層(16)が直接露出していることを技術的特徴とする。
請求項1〜13のいずれか1項に記載の配線基板において、
前記電極パッド(Pad)に対してワイヤボンディング接続法を用いて接続されたボンディングワイヤ(51)を備えたことを技術的特徴とする。
請求項1〜13のいずれか1項に記載の配線基板において、
前記電極パッド(Pad)に対してフリップチップ接続法を用いて接続されたバンプ(52)を備えたことを技術的特徴とする。
請求項1〜15のいずれか1項に記載の配線基板において、
前記配線基板(80)はセンサ(100,110)を構成することを技術的特徴とする。
請求項1〜15のいずれか1項に記載の配線基板において、
前記配線基板(140)はパワー素子(180,200)を構成することを技術的特徴とする。
請求項1の発明では、第1配線層(15)の表面が第2配線層(16)および保護絶縁膜(14)によって覆われており、第1配線層(15)の表面が露出していない。
そのため、配線基板が腐食性ガス雰囲気中に置かれても、第1配線層(15)が腐食性ガスに直接晒されることがなく、腐食性ガスによって腐食され易い材料(例えばアルミニウム系膜など)によって第1配線層(15)を形成したとしても第1配線層は腐食されない。
そのため、配線基板が腐食性ガス雰囲気中に置かれると、電極パッド(Pad)が腐食性ガスに直接晒される。そこで、配線基板が置かれる腐食性ガス雰囲気に耐性のある導電材料で第2配線層(16)を形成しておけば、電極パッド(Pad)は第2配線層(16)の一部であるため、腐食性ガスにより電極パッドが腐食されることはなく、電極パッドの断線不良を防止できる。
従って、請求項1の発明によれば、配線基板が腐食性ガス雰囲気中に置かれたときに、腐食性ガスが保護絶縁膜(14)の開口部(14a,14b)から第2配線層(16)を通って第1配線層(15)に到達することがなく、その腐食性ガスによって第1配線層(15)が腐食されるおそれもない。
すなわち、請求項1の配線基板を用いて圧力センサを構成した場合には、圧力センサの機能であるセンサの感度の低下を防止可能になり、当該機能が阻害されない。
請求項2の発明では、第2配線層(16)が第1配線層(15)から離れた位置まで延出されて引き出され、その第2配線層の延出部分(16a)の一部が保護絶縁膜(14)の開口部(14a)から露出して電極パッド(Pad)が形成されているため、保護絶縁膜(14)の開口部(14a)と第1配線層(15)とが基板(11)の板厚方向(上下方向)にて重なることはない。
従って、請求項2の発明によれば、請求項1の発明の前記作用・効果が確実に得られる。
請求項3の発明では、第2配線層(16)が層間絶縁膜(13)のビアホール(13a)にて第1配線層(15)と接続され、その第2配線層が第1配線層から離れた位置まで延出されて引き出され、その第2配線層の延出部分(16a)の一部が保護絶縁膜(14)の開口部(14a)から露出して電極パッド(Pad)が形成されている。
そのため、請求項3の発明では、保護絶縁膜(14)の開口部(14a)とビアホール(13a)および第1配線層(15)とが基板(11)の板厚方向(上下方向)にて重なることはない。
その結果、請求項3の発明によれば、請求項1の発明の前記作用・効果が更に確実に得られる。
請求項2の発明では、第2配線層(16)が第1配線層(15)から離れた位置まで延出されて引き出され、その第2配線層における延出部分(16a)が保護絶縁膜(14)の開口部(14a)から露出して電極パッド(Pad)が形成されているため、基板(11)の表面上における各配線層(15,16)の占有面積が第2配線層(16)の延出部分(16a)の面積分だけ増大し、配線基板の大型化を招くおそれがある。
そのため、電極パッド(Pad)の面積が同じであれば、請求項2の発明に比べて、請求項4の発明では、基板(11)の表面上における各配線層(15,16)の占有面積を縮小して配線基板を小型化できる。
それに対して、請求項4の発明では、第1配線層(15)の上面および側壁面が第2配線層(16)によって覆われているため、請求項3の発明に比べて、各配線層(15,16)の接触面積を増大させて接触抵抗を低減できる上に、各配線層(15,16)間で電流を四方に広げて流すことができることから、各配線層(15,16)間の電気抵抗を低減できる。
それに対して、請求項4の発明では、第2配線層(16)に延出部分(16a)が設けられていないため、請求項2の発明に比べて、第1配線層(15)と電極パッド(Pad)との間の電気抵抗を低減できる。
請求項5の発明において、層間絶縁膜(13)との密着性に優れると共に、各配線層(15,16)と確実に接続されて良好な導通が得られる導電材料を第3配線層(21)の形成材料に用いれば、第2配線層(16)の形成材料に層間絶縁膜との密着性が低い導電材料を用いた場合でも、第3配線層が第2配線層と層間絶縁膜を接着する接着層(密着層)として機能するため、請求項3の発明の前記作用・効果と同様の作用・効果が得られる。
請求項6の発明では、ビアホール(13a)の内部に第3配線層(21)が充填されて埋め込まれているため、ビアホール13aの上方における第3配線層(21)の表面が略平坦になり、第3配線層(21)の上側に形成する第2配線層(16)によってビアホール(13a)を充填する必要が無くなる。
従って、請求項6の発明によれば、第2配線層(16)の形成材料や形成方法として段差被覆性が低いものを使用した場合でも、第3配線層(21)を介して第1配線層(15)と第2配線層(16)との良好な導通が得られる。
第2配線層(16)の形成材料として金を用いた場合、金は導電性に優れるもの層間絶縁膜(13)との密着性に劣るという欠点がある。
そこで、請求項7の発明では、第3配線層(21)の形成材料としてタンタルまたはタングステンチタンを用いる。
タンタルまたはタングステンチタンは、金に対して電気抵抗が大きいという欠点があるが、層間絶縁膜(13)との密着性に優れ、第2配線層(16)の形成材料である金と確実に接続されて良好な導通が得られる上に、耐腐食性に優れているため、第3配線層(21)の形成材料として好適である。
請求項8の発明において、層間絶縁膜(13)および第2配線層(16)との密着性に優れた材料を用いて第1接着層(31)を形成すれば、第2配線層(16)の形成材料に層間絶縁膜との密着性が低い導電材料を用いた場合でも、第2配線層と層間絶縁膜が第1接着層によって接着されるため、請求項3の発明の前記作用・効果と同様の作用・効果が得られる。
請求項9の発明において、保護絶縁膜(14)との密着性に優れると共に、第2配線層(16)と確実に接続されて良好な導通が得られる導電材料を第4配線層(41)の形成材料に用いれば、第2配線層の形成材料に保護絶縁膜との密着性が低い導電材料を用いた場合でも、第4配線層が第2配線層と保護絶縁膜を接着する接着層(密着層)として機能するため、請求項1の発明の前記作用・効果と同様の作用・効果が得られる。
請求項10の発明において、保護絶縁膜(14)との密着性に優れると共に、第2配線層(16)と確実に接続されて良好な導通が得られる導電材料を第5配線層(91)の形成材料に用いれば、第2配線層の形成材料に保護絶縁膜との密着性が低い導電材料を用いた場合でも、第5配線層が第2配線層と保護絶縁膜を接着する接着層(密着層)として機能するため、請求項9の発明の前記作用・効果と同様の作用・効果が得られる。
従って、請求項10の発明によれば、第5配線層(91)が露出せず、第5配線層(91)が腐食性ガスに晒されるおそれが無いため、第5配線層の形成材料に耐腐食性が低いものを使用可能になる。
第2配線層(16)の形成材料として金を用いた場合、金は導電性に優れるもの保護絶縁膜(14)との密着性に劣るという欠点がある。
そこで、請求項11の発明では、第4配線層(41)の形成材料としてタンタルまたはタングステンチタンを用いる。
タンタルまたはタングステンチタンは、金に対して電気抵抗が大きいという欠点があるが、保護絶縁膜(14)との密着性に優れ、第2配線層(16)の形成材料である金と確実に接続されて良好な導通が得られる上に、耐腐食性に優れているため、第4配線層(41)の形成材料として好適である。
第2配線層(16)の形成材料として金を用いた場合、金は導電性に優れるもの保護絶縁膜(14)との密着性に劣るという欠点がある。
そこで、請求項12の発明では、第5配線層(91)の形成材料としてタンタルまたはタングステンチタンを用いる。
タンタルまたはタングステンチタンは、金に対して電気抵抗が大きいという欠点があるが、保護絶縁膜(14)との密着性に優れ、第2配線層(16)の形成材料である金と確実に接続されて良好な導通が得られる上に、耐腐食性に優れているため、第5配線層(91)の形成材料として好適である。
請求項13の発明において、保護絶縁膜(14)および第2配線層(16)との密着性に優れた材料を用いて第2接着層(61)を形成すれば、第2配線層(16)の形成材料に保護絶縁膜との密着性が低い導電材料を用いた場合でも、第2配線層と保護絶縁膜が第2接着層によって接着されるため、請求項1の発明の前記作用・効果と同様の作用・効果が得られる。
従って、請求項10または請求項13の発明では、電極パッドに接続される接続部材(ボンディングワイヤ、バンプ)が第2配線層に直接接触することから、請求項9の発明における第4配線層を設けた場合に比べて、接続部材と第2配線層の接触抵抗が低くなり、接続部材と第2配線層の接続部分の面積を小さくすることが可能になるため、基板(11)の表面上における電極パッドの占有面積を縮小して配線基板を小型化できる。
請求項14の発明では、電極パッド(Pad)に対してワイヤボンディング接続法を用いて接続されたボンディングワイヤ(51)を備えた配線基板を実現できる。
請求項15の発明では、電極パッド(Pad)に対してフリップチップ接続法を用いて接続されたバンプ(52)を備えた配線基板を実現できる。
MEMS技術を利用して作製された各種センサ(例えば、圧力センサ、加速度センサ、超音波センサなど)は腐食性ガス(例えば、酸性ガスやアルカリ性ガスなど)の雰囲気中(腐食環境)で使用される場合がある。
そして、センサを構成する半導体チップの配線を外部へ引き出すための接続部材(ボンディングワイヤ、バンプ)は、半導体チップの配線層に形成された電極パッドに接続されている。
しかし、請求項16の発明では、請求項1〜15のいずれか1項に記載の配線基板によってセンサを構成することにより、腐食性ガス雰囲気中に置かれても電極パッドの腐食を防止可能であると共に、機能を阻害せずコンパクトなセンサ(100,110)を実現できる。
パワー素子(180,190,200)を使用した電子回路を腐食性ガスの雰囲気中で使用する際に、パワー素子が腐食性ガスに直接晒される場合には、パワー素子の電極も腐食性ガスに直接晒される。
そのため、従来のパワー素子(190)では電極(191,192)が腐食に耐え切れずに断線不良を起こすおそれがある。
図1(A)は、センサを構成する第1実施形態の半導体チップ10における電極パッドPadの近傍を示す要部概略平面図である。
図1(B)は、第1実施形態の半導体チップ10における電極パッドPadの近傍を示す要部概略縦断面図であり、図1(A)に示すX−X線断面図である。
半導体チップ(配線基板)10は、シリコン基板(半導体基板)11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPadなどから構成されている。
その絶縁材料としては、例えば、CVD(Chemical Vapor Deposition)法によって形成された酸化シリコン,窒化シリコン,PSG(Phosphor Silicate Glass),BSG(Boron Silicate Glass),BPSG(Boron Phosphor Silicate Glass)や、SOG(Spin On Glass),ポリイミド,メチルシロキサン系ポリマーなどの塗布絶縁膜、TEOS(Tetra Ethyl Orso Silicate)などがある。
但し、保護絶縁膜14については、半導体チップ10が置かれる腐食性ガス(例えば、酸性ガスやアルカリ性ガスなど)の雰囲気に耐性がある絶縁材料を用いる必要がある。
その導電材料としては、例えば、金(Au)、各種高融点金属(ニッケル、モリブデン、タングステン、タンタル、ハフニウム、ジルコニウム、ニオブ、チタン、バナジウム、レニウム、クロム、プラチナ、イリジウム、オスミウム、ロジウムなど)の単体または合金(タングステンチタン、窒化チタンなど)があり、その形成方法にはCVD法やPVD法が用いられる。
第1実施形態によれば、以下の作用・効果を得ることができる。
そのため、半導体チップ10が腐食性ガス雰囲気中に置かれても、第1配線層15が腐食性ガスに直接晒されることがなく、腐食性ガスによって腐食され易いアルミニウム系膜によって形成されているにも関わらず第1配線層15は腐食されない。
そのため、半導体チップ10が腐食性ガス雰囲気中に置かれると、電極パッドPadが腐食性ガスに直接晒される。しかし、電極パッドPadは腐食性ガスに耐性のある形成材料を用いた第2配線層16の一部であるため、腐食性ガスにより電極パッドPadが腐食されることはなく、電極パッドPadの断線不良を防止できる。
尚、上下方向とは、シリコン基板11の板厚方向を指す。
従って、第1実施形態によれば、半導体チップ10が腐食性ガス雰囲気中に置かれたときに、腐食性ガスが保護絶縁膜14の開口部14aからビアホール13aを通って第1配線層15に到達することがなく、その腐食性ガスによって第1配線層15が腐食されるおそれもない。
すなわち、第1実施形態の半導体チップ10を用いて圧力センサを構成した場合には、圧力センサの機能であるセンサの感度の低下を防止可能になり、当該機能が阻害されない。
図2(A)は、センサを構成する第2実施形態の半導体チップ20における電極パッドPadの近傍を示す要部概略縦断面図である。
半導体チップ(配線基板)20は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第3配線層21などから構成されている。
ここで、第3配線層21の形成材料には、層間絶縁膜13との密着性に優れ、各配線層15,16と確実に接続されて良好な導通が得られるならば、どのような導電材料を用いてもよい。
そこで、第3配線層21の形成材料として、層間絶縁膜13との密着性に優れ、第2配線層16の形成材料である金および第1配線層15の形成材料であるアルミニウム系膜と確実に接続されて良好な導通が得られると共に、耐腐食性に優れた導電材料を用いればよく、その形成材料には、例えば、タンタルやタングステンチタンなどがある。
すなわち、タンタルやタングステンチタンは、金に対して電気抵抗が大きいという欠点があるが、層間絶縁膜13との密着性に優れ、第2配線層16の形成材料である金と確実に接続されて良好な導通が得られる上に、耐腐食性に優れているため、第3配線層21の形成材料として好適である。
図2(B)は、センサを構成する第3実施形態の半導体チップ30における電極パッドPadの近傍を示す要部概略縦断面図である。
半導体チップ(配線基板)30は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第1接着層31などから構成されている。
第1接着層31は、ビアホール13aの内部を除く第2配線層16の下側に形成されている。そして、ビアホール13aの内部では各配線層15,16が直接接触している。
ここで、第1接着層31の形成材料には、層間絶縁膜13および第2配線層16との密着性に優れるならば、導電材料に限らずどのような材料を用いてもよい。
図3(A)は、センサを構成する第4実施形態の半導体チップ40における電極パッドPadの近傍を示す要部概略縦断面図である。
半導体チップ(配線基板)40は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第3配線層21、第4配線層41などから構成されている。
ここで、第4配線層41の形成材料には、半導体チップ40が置かれる腐食性ガス雰囲気に耐性があり、保護絶縁膜14との密着性に優れ、第2配線層16と確実に接続されて良好な導通が得られるならば、どのような導電材料を用いてもよい。
すなわち、タンタルやタングステンチタンは、金に対して電気抵抗が大きいという欠点があるが、保護絶縁膜14との密着性に優れ、第2配線層16の形成材料である金と確実に接続されて良好な導通が得られる上に、耐腐食性に優れているため、第4配線層41の形成材料として好適である。
図3(B)は、センサを構成する第5実施形態の半導体チップ50における電極パッドPadの近傍を示す要部概略縦断面図である。
半導体チップ(配線基板)50は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、接着層31、第4配線層41などから構成されている。
従って、第5実施形態によれば、第2配線層16の形成材料に保護絶縁膜14との密着性が低い導電材料を用いた場合でも、第4配線層41が第2配線層16と保護絶縁膜14を接着する接着層として機能するため、第3実施形態の前記作用・効果と同様の作用・効果が得られる。
図4(A)は、センサを構成する第6実施形態の半導体チップ60における電極パッドPadの近傍を示す要部概略縦断面図である。
半導体チップ(配線基板)60は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第3配線層21、第2接着層61などから構成されている。
第2接着層61は、保護絶縁膜14の開口部14aの内部を除く第2配線層16の上側に形成されている。そして、保護絶縁膜14の開口部14aからは第2配線層16が直接露出している。
ここで、第2接着層61の形成材料には、保護絶縁膜14および第2配線層16との密着性に優れるならば、導電材料に限らずどのような材料を用いてもよい。
従って、第6実施形態では、電極パッドPadに接続される接続部材(図示略)が第2配線層16に直接接触することから、第4実施形態の第4配線層41を設けた場合に比べて、接続部材と第2配線層16の接触抵抗が低くなり、接続部材と第2配線層16の接続部分の面積を小さくすることが可能になるため、シリコン基板11の表面上における電極パッドPadの占有面積を縮小して半導体チップ60を小型化できる。
図4(B)は、センサを構成する第7実施形態の半導体チップ70における電極パッドPadの近傍を示す要部概略縦断面図である。
半導体チップ(配線基板)70は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第1接着層31、第2接着層61などから構成されている。
すなわち、第7実施形態は、第6実施形態の第3配線層21を第3実施形態の第1接着層31に置き換えたものである。そのため、第7実施形態によれば、第3実施形態の作用・効果に加えて、第6実施形態の第2接着層61に関する作用・効果が得られる。
図5は、第5実施形態の半導体チップ50の電極パッドPadに対して、ワイヤボンディング接続法を用いてボンディングワイヤ51が接続された状態を示す第8実施形態の要部概略縦断面図である。
尚、電極パッドPadの表面を形成する第4配線層41の形成材料には、ボンディングワイヤ51と確実に接続されて良好な導通が得られる金が好適である。
図6は、第5実施形態の半導体チップ50の電極パッドPadに対して、フリップチップ接続法を用いてバンプ52が接続された状態を示す第9実施形態の要部概略縦断面図である。
パッケージ化されていないベアチップ(ダイ)である半導体チップ50は、裏返された状態(フェイスダウン)で実装基板53に直接搭載されている。そして、半導体チップ50の電極パッドPadと実装基板53の表面上に形成された配線層54とが、バンプ52によって接続されている。
また、電極パッドPadの表面を形成する第4配線層41の形成材料には、バンプ52と確実に接続されて良好な導通が得られる金が好適である。
図7は、センサを構成する第10実施形態の半導体チップ80における電極パッドPadの近傍を示す要部概略縦断面図である。
半導体チップ(配線基板)80は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第3配線層21などから構成されている。
第10実施形態では、第3配線層21の上側に形成する第2配線層16によってビアホール13aを充填する必要が無くなるため、第2配線層16の形成材料や形成方法として段差被覆性が低いものを使用した場合でも、第3配線層21を介して第1配線層15と第2配線層16との良好な導通が得られる。
従って、第10実施形態によれば、第2実施形態の前記作用・効果と同様の作用・効果が得られる。
図8は、センサを構成する第11実施形態の半導体チップ90における電極パッドPadの近傍を示す要部概略縦断面図である。
半導体チップ(配線基板)90は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第3配線層21、第5配線層91などから構成されている。
第5配線層91は、保護絶縁膜14の開口部14aの内部を除く第2配線層16の上側に形成されている。また、保護絶縁膜14の開口部14aの内周壁面に位置する第5配線層91の端面91aは、保護絶縁膜14によって覆われている。
そして、保護絶縁膜14の開口部14aからは第2配線層16が直接露出している。
ここで、第5配線層91の形成材料には、保護絶縁膜14との密着性に優れ、第2配線層16と確実に接続されて良好な導通が得られるならば、どのような導電材料を用いてもよい。
そして、第11実施形態によれば、第5配線層91が保護絶縁膜14に覆われて露出せず、第5配線層91が腐食性ガスに晒されるおそれが無いため、第5配線層91の形成材料に耐腐食性が低いものを使用可能になる。
図9は、第10実施形態の半導体チップ80によって構成された第12実施形態の圧力センサ100の概略構造を示す要部概略縦断面図である。
半導体チップ80は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第3配線層21などから構成されている。
凹部11aの上方に位置するシリコン基板11の表面側には、ピエゾ抵抗素子101が形成されている。
尚、凹部11aが設けられているのは、ピエゾ抵抗素子101が形成されている部分におけるシリコン基板11の板厚を薄くすることにより、ピエゾ抵抗素子101の結晶格子に歪みを生じやすくするためである。
各不純物領域102の表面上には絶縁膜12が形成され、絶縁膜12の表面上には複数の配線層103が形成されている。尚、各配線層103は、第1配線層15と同一工程にて作成されている。
そして、ピエゾ抵抗素子101および各不純物領域102が各配線層103によって接続されることにより、ピエゾ抵抗式の圧力センサ100を構成する電子回路が作成されている。
また、第1配線層15は、第3配線層21を介して第2配線層16に接続されている。
そして、第2配線層16は層間絶縁膜13の表面上にて第1配線層15から離れた位置まで延出され、保護絶縁膜14の開口部14aから露出された第2配線層16の延出部分16aによって電極パッドPadが形成されている。
そのピエゾ抵抗素子101の抵抗値の変化は、各不純物領域102および各配線層103によって構成された電子回路によって電気信号に変換され、その電気信号は電極パッドPadから圧力センサ100の外部へ出力される。
しかし、第12実施形態によれば、第10実施形態の前記作用・効果により、圧力センサ100が腐食性ガス雰囲気中に置かれても電極パッドPadの腐食を防止可能であると共に、機能を阻害せずコンパクトな圧力センサ100を実現できる。
尚、圧力センサ100は、加速度センサとしても使用できる。
図10は、第10実施形態の半導体チップ80によって構成された第13実施形態の圧力センサ110の概略構造を示す要部概略縦断面図である。
半導体チップ80は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第3配線層21などから構成されている。
ここで、貼り合わせSOI構造のセンサ本体111は、例えば、貼り合わせる面(鏡面)を熱酸化して酸化膜を形成した2枚のウェハ同士を、その酸化膜を介して張り合わせた後、片側のウェハを所望の厚さになるように研削することで得られ、研磨したウェハがシリコン基板11になり、研磨していないウェハがシリコン基板112になり、前記酸化膜が埋込酸化層113になる。
可動部材114は、櫛歯状を成す2つの部分(図示略)によって構成され、各部分は櫛歯が噛み合うように互いに離間して配置されている。
可動部材114の周囲にはトレンチ115が形成され、可動部材114の各部分はトレンチ115によって可動可能に独立されている。
また、第1配線層15は、第3配線層21を介して第2配線層16に接続されている。
そして、第2配線層16は層間絶縁膜13の表面上にて第1配線層15から離れた位置まで延出され、保護絶縁膜14の開口部14aから露出された第2配線層16の延出部分16aによって電極パッドPadが形成されている。
その可動部材114の各部分の静電容量値の変化は、各不純物領域102によって構成された電子回路によって電気信号に変換され、その電気信号は電極パッドPadから圧力センサ110の外部へ出力される。
しかし、第13実施形態によれば、第10実施形態の前記作用・効果により、圧力センサ110が腐食性ガス雰囲気中に置かれても電極パッドPadの腐食を防止可能であると共に、機能を阻害せずコンパクトな圧力センサ110を実現できる。
尚、圧力センサ110は、加速度センサとしても使用できる。
図11は、第10実施形態の半導体チップ80によって構成された第14実施形態の半導体装置120の概略構造を示す要部概略縦断面図である。
半導体チップ80は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第3配線層21などから構成されている。
各不純物領域121の表面上には絶縁膜122が形成され、絶縁膜122の表面上には複数の配線層123が形成されている。
絶縁膜122および各配線層123の表面上には保護絶縁膜124が形成され、シリコン基板11の表面側は保護絶縁膜124によって完全に覆われている。
そして、各不純物領域121が各配線層123によって接続されることにより、半導体装置120を構成する電子回路が作成されている。
トレンチ11bの内部には配線層125が充填されて埋め込まれ、配線層125は低濃度のn型不純物領域に接続されている。
トレンチ11bの内周壁面と配線層125との間には絶縁膜126が形成されており、シリコン基板11と配線層125とは絶縁膜126によって絶縁されている。
ここで、配線層125の形成材料には、例えば、銅、タングステンなどが用いられ、その形成方法にはCVD法やPVD法が用いられる。
また、絶縁膜126の形成材料には、例えば、CVD法によって形成された酸化シリコン、窒化シリコンなどが用いられる。
第1配線層15は、絶縁膜12に形成されたビアホールを介して、貫通電極127の配線層125に接続されている。
また、第1配線層15は、第3配線層21を介して第2配線層16に接続されている。
そして、第2配線層16は層間絶縁膜13の表面上にて第1配線層15から離れた位置まで延出され、保護絶縁膜14の開口部14aから露出された第2配線層16の延出部分16aによって電極パッドPadが形成されている。
そして、各不純物領域121と絶縁膜122および各配線層123が形成されたシリコン基板11の表面側は、保護絶縁膜124によって完全に覆われている。
図12は、第10実施形態の半導体チップ80によって構成された第15実施形態の半導体装置130の概略構造を示す要部概略縦断面図である。
第15実施形態の半導体装置130において、第14実施形態の半導体装置120と異なるのは、シリコン基板11の裏面側に各絶縁膜12〜14と各配線層15,21,16および電極Padが設けられていることに加え、シリコン基板11の表面側にも各絶縁膜12〜14と各配線層15,21,16および電極Padが設けられている点だけである。
各配線層123は、絶縁膜12に形成されたコンタクトホールを介して各不純物領域121に接続されている。
加えて、半導体装置130では、シリコン基板11の表面側において、不純物領域121と電極パッドPadとが各配線層15,21,16を介して接続されている。
従って、第15実施形態によれば、第10実施形態の前記作用・効果に加えて、シリコン基板11の表裏両面側に電極パッドPadを設けた半導体装置130を実現できる。
図13(A)は、センサを構成する第16実施形態の半導体チップ140における電極パッドPadの近傍を示す要部概略平面図である。
図13(B)は、第16実施形態の半導体チップ140における電極パッドPadの近傍を示す要部概略縦断面図であり、図13(A)に示すX−X線断面図である。
半導体チップ(配線基板)140は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPadなどから構成されている。
第16実施形態によれば、第1実施形態の前記[1−3]〜[1−5]の作用・効果に加えて、以下の作用・効果を得ることができる。
そのため、半導体チップ10が腐食性ガス雰囲気中に置かれても、第1配線層15が腐食性ガスに直接晒されることがなく、腐食性ガスによって腐食され易いアルミニウム系膜によって形成されているにも関わらず第1配線層15は腐食されない。
そのため、半導体チップ140が腐食性ガス雰囲気中に置かれると、電極パッドPadが腐食性ガスに直接晒される。しかし、電極パッドPadは腐食性ガスに耐性のある形成材料を用いた第2配線層16の一部であるため、腐食性ガスにより電極パッドPadが腐食されることはなく、電極パッドPadの断線不良を防止できる。
従って、第16実施形態によれば、半導体チップ140が腐食性ガス雰囲気中に置かれたときに、腐食性ガスが保護絶縁膜14の開口部14bから第2配線層16を通って第1配線層15に到達することがなく、その腐食性ガスによって第1配線層15が腐食されるおそれもない。
そのため、第1実施形態では、シリコン基板11の表面上における各配線層15,16の占有面積が第2配線層16の延出部分16aの面積分だけ増大し、半導体チップ10の大型化を招くおそれがある。
そのため、電極パッドPadの面積が同じであれば、第1実施形態に比べて、第16実施形態では、シリコン基板11の表面上における各配線層15,16の占有面積を縮小して半導体チップ140を小型化できる。
それに対して、第16実施形態では、第1配線層15が矩形リング状に形成され、第1配線層15の上面および側壁面が第2配線層16によって覆われているため、第1実施形態に比べて、各配線層15,16の接触面積を増大させて接触抵抗を低減できる上に、各配線層15,16間で電流を四方に広げて流すことができることから、各配線層15,16間の電気抵抗を低減できる。
それに対して、第16実施形態では、第2配線層16に延出部分16aが設けられていないため、第1実施形態に比べて、第1配線層15と電極パッドPadとの間の電気抵抗を低減できる。
図14(A)は、センサを構成する第17実施形態の半導体チップ150における電極パッドPadの近傍を示す要部概略平面図である。
図14(B)は、第17実施形態の半導体チップ150における電極パッドPadの近傍を示す要部概略縦断面図であり、図14(A)に示すX−X線断面図である。
半導体チップ(配線基板)150は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPadなどから構成されている。
従って、第17実施形態では、第1配線層15が矩形リング状に形成されている第16実施形態に比べて、各配線層15,16の接触面積が減少して接触抵抗が増大するものの、第1実施形態に比べれば各配線層15,16の接触抵抗を低減できるため、第16実施形態の前記作用・効果と同様の作用・効果が得られる。
図15(A)は、センサを構成する第18実施形態の半導体チップ160における電極パッドPadの近傍を示す要部概略平面図である。
図15(B)は、第18実施形態の半導体チップ160における電極パッドPadの近傍を示す要部概略縦断面図であり、図15(A)に示すX−X線断面図である。
半導体チップ(配線基板)160は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPadなどから構成されている。
従って、第18実施形態では、第1配線層15が矩形リング状に形成されている第16実施形態に比べて、各配線層15,16の接触面積が減少して接触抵抗が増大するものの、第1実施形態に比べれば各配線層15,16の接触抵抗を低減できるため、第16実施形態の前記作用・効果と同様の作用・効果が得られる。
図16(A)は、センサを構成する第19実施形態の半導体チップ170における電極パッドPadの近傍を示す要部概略平面図である。
図16(B)は、第19実施形態の半導体チップ170における電極パッドPadの近傍を示す要部概略縦断面図であり、図16(A)に示すX−X線断面図である。
半導体チップ(配線基板)170は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPadなどから構成されている。
従って、第19実施形態では、第1配線層15が矩形リング状に形成されている第16実施形態に比べて、各配線層15,16の接触面積が減少して接触抵抗が増大するものの、第1実施形態に比べれば各配線層15,16の接触抵抗を低減できるため、第16実施形態の前記作用・効果と同様の作用・効果が得られる。
図17は、第16実施形態の半導体チップ140によって構成された第20実施形態のパワーMOSトランジスタ180の概略構造を示す要部概略縦断面図であり、図18に示すX−X線断面図である。
図18(A)は、第20実施形態のパワーMOSトランジスタ180の要部概略平面図である。
図18(B)は、第20実施形態のパワーMOSトランジスタ180の要部概略底面図である。
半導体チップ140は、シリコン基板11、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPadなどから構成されている。
各不純物領域182,183には、トレンチ184が形成されている。
トレンチ184の内部には配線層185が充填されて埋め込まれている。
トレンチ184の内周壁面と配線層185との間には絶縁膜186が形成されており、各不純物領域182,183と配線層185とは絶縁膜186によって絶縁されている。
絶縁膜186は、トレンチ184を囲むp型不純物領域187の表面上にも形成されている。
p型不純物領域187とトレンチ184および絶縁膜186の表面上には絶縁膜188が形成されている。
ここで、配線層185の形成材料には、例えば、CVD法によって形成された多結晶シリコンが用いられる。
そこで、シリコン基板11の表面側に形成された部材には符号の末尾に「α」を付し、シリコン基板11の裏面側に形成された部材には符号の末尾に「β」を付すことにより、表面側の部材と裏面側の部材とを区別する。
また、第1配線層15αを覆う第2配線層16αの中央部分は保護絶縁膜14αの開口部14bから露出され、その開口部14bから露出された第2配線層16αの中央部分によって電極パッドPadαが形成されている。
そして、各配線層15α,16αによってパワーMOS(Metal Oxide Semiconductor)トランジスタ180のソース電極が形成されている。
また、第1配線層15βを覆う第2配線層16βの中央部分は保護絶縁膜14βの開口部14bから露出され、その開口部14bから露出された第2配線層16βの中央部分によって電極パッドPadβが形成されている。
そして、各配線層15β,16βによってパワーMOSトランジスタ180のドレイン電極が形成されている。
図19(A)は、従来のパワーMOSトランジスタ190の要部概略平面図である。
図19(C)は、従来のパワーMOSトランジスタ190の要部概略底面図である。
従来のパワーMOSトランジスタ190では、ソース電極を形成する配線層191とドレイン電極を形成する配線層192とが腐食に耐え切れずに断線不良を起こすおそれがある。
図20は、第16実施形態の半導体チップ140によって構成された第21実施形態のパワーMOSトランジスタ200の概略構造を示す要部概略縦断面図である。
従って、第21実施形態においても、第20実施形態の前記作用・効果と同様の作用・効果が得られる。
例えば、第1配線層15αはアルミニウム系膜によって形成され、配線層201はタンタルによって形成され、配線層202は金によって形成されている。
p型不純物領域181の表面上には配線層203が形成され、配線層203の表面上には配線層204が形成され、配線層204の表面上には配線層205が形成されている。
例えば、配線層203はチタンによって形成され、配線層204はニッケルによって形成され、配線層202は金によって形成されている。
第1配線層15βを覆うように配線層206が形成され、配線層206の表面上には配線層207が形成されている。
例えば、配線層206はタンタルによって形成され、配線層207は金によって形成されている。
図21(A)は、センサを構成する第22実施形態の半導体チップ210における電極パッドPadの近傍を示す要部概略平面図である。
図21(B)は、第22実施形態の半導体チップ210における電極パッドPadの近傍を示す要部概略縦断面図であり、図21(A)に示すX−X線断面図である。
半導体チップ(配線基板)210は、シリコン基板11、絶縁膜12、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPadなどから構成されている。
従って、第22実施形態においても、第1実施形態の前記作用・効果と同様の作用・効果が得られる。
図22(A)は、センサを構成する第23実施形態の半導体チップ220における電極パッドPadの近傍を示す要部概略平面図である。
図22(B)は、第23実施形態の半導体チップ220における電極パッドPadの近傍を示す要部概略縦断面図であり、図22(A)に示すX−X線断面図である。
半導体チップ(配線基板)220は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第4配線層41などから構成されている。
従って、第23実施形態によれば、第16実施形態の前記作用・効果に加えて、第4実施形態の前記作用・効果と同様の作用・効果が得られる。
図23(A)は、センサを構成する第24実施形態の半導体チップ230における電極パッドPadの近傍を示す要部概略平面図である。
図23(B)は、第24実施形態の半導体チップ230における電極パッドPadの近傍を示す要部概略縦断面図であり、図23(A)に示すX−X線断面図である。
半導体チップ(配線基板)230は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第2接着層61などから構成されている。
第2接着層61は、保護絶縁膜14の開口部14bの内部を除く第2配線層16の上側に形成されている。そして、保護絶縁膜14の開口部14bからは第2配線層16が直接露出している。
従って、第24実施形態によれば、第16実施形態の前記作用・効果に加えて、第6実施形態の前記作用・効果と同様の作用・効果が得られる。
図24(A)は、センサを構成する第25実施形態の半導体チップ240における電極パッドPadの近傍を示す要部概略平面図である。
図24(B)は、第25実施形態の半導体チップ240における電極パッドPadの近傍を示す要部概略縦断面図であり、図24(A)に示すX−X線断面図である。
半導体チップ(配線基板)240は、シリコン基板11、絶縁膜12、層間絶縁膜13、保護絶縁膜14、第1配線層15、第2配線層16、電極パッドPad、第5配線層91などから構成されている。
第5配線層91は、保護絶縁膜14の開口部14bの内部を除く第2配線層16の上側に形成されている。また、保護絶縁膜14の開口部14bの内周壁面に位置する第5配線層91の端面91aは、保護絶縁膜14によって覆われている。
そして、保護絶縁膜14の開口部14bからは第2配線層16が直接露出している。
従って、第25実施形態によれば、第16実施形態の前記作用・効果に加えて、第11実施形態の前記作用・効果と同様の作用・効果が得られる。
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等の作用・効果を得ることができる。
また、本発明は、半導体基板に限らず、どのような材質の配線基板に適用してもよく、例えば、プリント配線基板やハイブリッドIC(Integrated Circuit)の実装基板などに適用してもよい。そして、基板の表面が絶縁性の場合には、絶縁膜12を省いてもよい。
11…シリコン基板
12…絶縁膜
13…層間絶縁膜
13a…ビアホール
13b…層間絶縁膜13の開口部
14…保護絶縁膜
14a,14b…保護絶縁膜14の開口部
15(15α,15β)…第1配線層
16(16α,16β)…第2配線層
16a…第2配線層16における延出部分
21…第3配線層
31…第1接着層
41…第4配線層
51…ボンディングワイヤ
52…バンプ
53…実装基板
54…配線層
61…第2接着層
91…第5配線層
91a…第5配線層91の端面
100,110…圧力センサ
120.130…半導体装置
127…貫通電極
180,200…パワーMOSトランジスタ
Pad(Padα,Padβ)…電極パッド
Claims (17)
- 基板の表面上に形成された第1配線層と、
その第1配線層の表面上に形成された第2配線層と、
その第2配線層を覆うように形成された保護絶縁膜と、
その保護絶縁膜に形成された開口部と、
その開口部に配置された電極パッドと
を備えた配線基板であって、
前記保護絶縁膜の開口部と前記第1配線層とが基板の板厚方向にて重ならない位置に形成されていることを特徴とする配線基板。 - 請求項1に記載の配線基板において、
前記第2配線層は前記第1配線層から離れた位置まで延出されて引き出され、その第2配線層における延出部分は前記保護絶縁膜の開口部から露出され、その開口部から露出された第2配線層の延出部分によって前記電極パッドが形成されていることを特徴とする配線基板。 - 請求項2に記載の配線基板において、
前記基板および前記第1配線層の表面上に形成された層間絶縁膜と、
その層間絶縁膜に形成されたビアホールと
を備え、
前記第2配線層は、前記層間絶縁膜の表面上および前記ビアホールの内部に形成され、
前記保護絶縁膜は、前記層間絶縁膜および前記第2配線層の表面上に形成され、
前記第1配線層と前記第2配線層は前記ビアホールを介して接続されていることを特徴とする配線基板。 - 請求項1に記載の配線基板において、
前記第2配線層が前記第1配線層の上面および側壁面を覆うように形成されていることを特徴とする配線基板。 - 請求項3に記載の配線基板において、
前記第2配線層の下側全面に形成された第3配線層を備え、
その第3配線層を介して前記層間絶縁膜と前記第2配線層が接着されることを特徴とする配線基板。 - 請求項5に記載の配線基板において、
前記ビアホールの内部に前記第3配線層が充填されて埋め込まれていることを特徴とする配線基板。 - 請求項5または請求項6に記載の配線基板において、
前記第2配線層は金から成り、
前記第3配線層はタンタルまたはタングステンチタンから成ることを特徴とする配線基板。 - 請求項3に記載の配線基板において、
前記ビアホールの内部を除く前記第2配線層の下側に形成された第1接着層を備え、
その第1接着層を介して前記層間絶縁膜と前記第2配線層が接着され、
前記ビアホールの内部では、前記第1配線層と前記第2配線層が直接接触していることを特徴とする配線基板。 - 請求項1〜8のいずれか1項に記載の配線基板において、
前記第2配線層の上側全面に形成された第4配線層を備え、
その第4配線層を介して前記第2配線層と前記保護絶縁膜が接着されることを特徴とする配線基板。 - 請求項1〜8のいずれか1項に記載の配線基板において、
前記保護絶縁膜の開口部の内部を除く前記第2配線層の上側に形成された第5配線層を備え、
その第5配線層を介して前記第2配線層と前記保護絶縁膜が接着され、
前記保護絶縁膜の開口部の内周壁面に位置する前記第5配線層の端面は前記保護絶縁膜によって覆われ、
前記保護絶縁膜の開口部から前記第2配線層が直接露出していることを特徴とする配線基板。 - 請求項9に記載の配線基板において、
前記第2配線層は金から成り、
前記第4配線層はタンタルまたはタングステンチタンから成ることを特徴とする配線基板。 - 請求項10に記載の配線基板において、
前記第2配線層は金から成り、
前記第5配線層はタンタルまたはタングステンチタンから成ることを特徴とする配線基板。 - 請求項1〜8のいずれか1項に記載の配線基板において、
前記保護絶縁膜の開口部の内部を除く前記第2配線層の上側に形成された第2接着層を備え、
その第2接着層を介して前記第2配線層と前記保護絶縁膜が接着され、
前記保護絶縁膜の開口部から前記第2配線層が直接露出していることを特徴とする配線基板。 - 請求項1〜13のいずれか1項に記載の配線基板において、
前記電極パッドに対してワイヤボンディング接続法を用いて接続されたボンディングワイヤを備えたことを特徴とする配線基板。 - 請求項1〜13のいずれか1項に記載の配線基板において、
前記電極パッドに対してフリップチップ接続法を用いて接続されたバンプを備えたことを特徴とする配線基板。 - 請求項1〜15のいずれか1項に記載の配線基板において、
前記配線基板はセンサを構成することを特徴とする配線基板。 - 請求項1〜15のいずれか1項に記載の配線基板において、
前記配線基板はパワー素子を構成することを特徴とする配線基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007157502A JP5119756B2 (ja) | 2006-06-30 | 2007-06-14 | 配線基板 |
DE102007029873A DE102007029873B4 (de) | 2006-06-30 | 2007-06-28 | Verdrahtungssubstrat |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006181483 | 2006-06-30 | ||
JP2006181483 | 2006-06-30 | ||
JP2007157502A JP5119756B2 (ja) | 2006-06-30 | 2007-06-14 | 配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008034816A true JP2008034816A (ja) | 2008-02-14 |
JP5119756B2 JP5119756B2 (ja) | 2013-01-16 |
Family
ID=38859580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007157502A Expired - Fee Related JP5119756B2 (ja) | 2006-06-30 | 2007-06-14 | 配線基板 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5119756B2 (ja) |
DE (1) | DE102007029873B4 (ja) |
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Also Published As
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DE102007029873A1 (de) | 2008-01-31 |
DE102007029873B4 (de) | 2013-10-17 |
JP5119756B2 (ja) | 2013-01-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090804 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120306 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120501 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120925 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121008 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |