JP5772926B2

JP5772926B2 - 半導体装置

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Publication number: JP5772926B2
Application number: JP2013229502A
Authority: JP
Inventors: 剛一澤田; 田中　靖士; 靖士田中
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2013-01-07
Filing date: 2013-11-05
Publication date: 2015-09-02
Anticipated expiration: 2033-11-05
Also published as: CN103915399B; JP2014146785A; US9053973B2; US20140191421A1; CN103915399A

Description

本発明は、半導体装置に関する。

従来、半導体素子が形成された半導体装置の上部側にパッド部を設け、このパッド部に、半導体素子の性能をテストするためのプローブ針を接触させたり、ワイヤなどをボンディング接続したりすることが行われている。例えば、このような構成の半導体装置として、下記特許文献１に示すものが知られている。

特許文献１には、基板（２６）上に配線領域（２４）が形成され、この配線領域（２４）上に、複数の開口を有したパッシベーション層（１８）が形成されており、この複数の開口を介してボンディングパッド（２００）が配線領域（２４）と接続された半導体装置（集積回路（２０））が開示されている。また、ボンディングパッド（２００）は、第１ワイヤボンディング領域（２０２）と第２ワイヤボンディング領域（２０４）とから構成されており、バッド領域を通常よりも広くした構成が記載されている。

特開２０１０−１５３９０１号公報

ところで、このように上部側にパッド部を設けた半導体装置では、パッド部へのプローブ針の挿し込みやパッド部に対してボンディングを行った時の衝撃などによってパッド部が削れやすく、パッド部が薄層化しやすいという問題がある。そして、このように、パッド部が薄層化してしまうと、外部からの応力がパッド部の下層側に伝搬されやすくなり、パッド部の下方にクラック等の不具合が発生しやすくなる。

一方、上記特許文献１では、パッド領域を広く構成し、プロービングとボンディングをそれぞれ異なる場所で行うようにしているが、パッド部に一度に大きな衝撃が加わったり、繰り返し衝撃が加わったりすると、この衝撃をパッド部で吸収しきれずに、パッド部の下層側へ応力が伝搬して、クラックが発生する虞があった。

本発明は、上述した課題を解決するためになされたものであり、パッド部から下方へ伝搬する応力を抑制し得る半導体装置を提供することにある。

本発明は、半導体素子（５０）が形成された半導体基板（５）と、前記半導体基板の上方に形成された層間絶縁膜（１０）と、前記層間絶縁膜内に形成された複数の配線層（１２ａ，１２ｂ，１２ｃ）と、前記層間絶縁膜及び前記配線層の上層側に形成されて前記層間絶縁膜よりも硬質な第１硬質膜（２０ａ）と、前記第１硬質膜より上層側に設けられる外部接続用のパッド部（３０）と、を有し、前記パッド部は、前記半導体基板寄りに配置される下層パッド層（３０ａ）と、前記下層パッド層よりも上層側に配置される上層パッド層（３０ｂ）とを備え、前記下層パッド層と前記上層パッド層との間には、これらパッド層よりも硬質であって導電性を有する第２硬質膜（３２）が配置され、前記第１硬質膜は、シリコン窒化膜により形成され、前記パッド部の下層側には、バリアメタル膜（２２）が形成され、前記シリコン窒化膜とバリアメタル膜との間には、両膜を密着させるシリコン酸化膜（２０ｂ）が配置されていることを特徴とする。

請求項１の半導体装置は、パッド部内に第２硬質膜が介在しているため、プローブ針の挿し込み時やボンディング時などに、パッド部に対して上方から応力が加わった場合に、この応力がパッド部の下方側に伝搬されることを第２硬質膜によって抑制することができる。従って、パッド部の下方側にクラック等の不具合が生じ難く、この部分を効果的の保護することができる。また、第２硬質膜の下層側には、下層パッド層及び第１硬質膜が更に設けられているので、これらによっても応力の伝搬を軽減することができる。特に、第２硬質膜の存在により、下層パッド層の削れを抑えることができるため、下層パッド層及び第１硬質膜による保護効果を一層高めることができる。

図１は、第１実施形態に係る半導体装置を示す断面説明図である。図２は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図５は、下層パッド層の厚さ及び第２硬質膜の厚さと、クラックの有無の関係を示す図である。図６は、第１硬質膜の厚さとクラック発生率との関係を示す図である。

［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
図１に示すように、本実施形態の半導体装置１は、ＬＤＭＯＳ（横方向拡散ＭＯＳトランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体素子５０がＳＯＩ基板５上に複数形成されている。そして、これら半導体素子５０上には、層間絶縁膜１０、配線層１２ａ〜１２ｃ、第１硬質膜２０ａ、バリアメタル膜２２、パッド部３０が順に形成されている。ＳＯＩ基板５は、例えば、Ｎ型シリコンにて構成されたＳＯＩ（Silicon On Insulator）層２とＰ型の支持基板３とが埋込酸化膜４を介して接合されて構成されている。なお、ＳＯＩ基板５は、「半導体基板」の一例に相当する。また、本明細書では、半導体基板（ＳＯＩ基板５）の厚さ方向が上下方向であり、半導体基板において一方の主面側（層間絶縁膜１０、配線層１２ａ〜１２ｃが積層される面側）が上方であり、他方の主面側（支持基板３側）が下方である。

半導体素子５０の上には、層間絶縁膜１０が形成されている。この層間絶縁膜１０は、例えば、ＳＯＧ（Spin On Glass）膜、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜及びＴＥＯＳ（テトラエトキシシラン）膜等から構成されている。そして、層間絶縁膜１０内には、ＳＯＩ層２側から順に、第１配線層１２ａ、第２配線層１２ｂ、第３配線層１２ｃが形成されている。各配線層１２ａ〜１２ｃは、例えば、Ａｌを主体として構成されている。また、層間絶縁膜１０中には、複数のビア１４が形成されており、これらビア１４によって各配線層１２ａ〜１２ｃと半導体素子５０とが電気的に接続されている。

そして、層間絶縁膜１０及び各配線層１２ａ〜１２ｃの上層側には、これら層間絶縁膜１０及び各配線層１２ａ〜１２ｃ上を覆うように、第１硬質膜２０ａが形成されている。この第１硬質膜２０ａは、ヤング率が２４０ＧＰａであって、ＴＥＯＳ膜などの層間絶縁膜１０を構成する主要な部材よりも硬質なパッシベーション膜、例えば、シリコン窒化膜より形成されている。なお、層間絶縁膜１０の主要な部材のヤング率は第１硬質膜２０ａよりも小さく、例えば、ＴＥＯＳ膜のヤング率は７０ＧＰａである。第１硬質膜２０ａは、プラズマＣＶＤ法によって形成されたＰ−ＳｉＮ膜などからなり、例えば厚さ１．０μｍ程度で形成することができる。第１硬質膜２０ａ上には、後述するバリアメタル膜２２との密着強度を高めるためにシリコン酸化膜２０ｂが積層されている。このシリコン酸化膜２０ｂは、例えば、ＣＶＤ法によって形成されたＴＥＯＳ（テトラエトキシシラン）膜などからなり、例えば厚さ０．２３μｍ程度で形成することができる。

バリアメタル膜２２は、シリコン酸化膜２０ｂ上に形成されている。具体的には、少なくともボンディング領域αにおいてシリコン酸化膜２０ｂのほぼ全体を覆うようにシリコン酸化膜２０ｂ上に積層されている。このバリアメタル膜２２は、パッド部３０に用いられるＡｌ、ボンディング材であるＡｕなどの金属のマイグレーションを抑制するために設けられており、チタンやチタン合金（例えば、チタン窒化物やチタンタングステン）、タングステンやタングステン合金、銅や銅合金、タンタルやタンタル合金、ジルコニウムやジルコニウム合金などの比較的融点が高い材質で構成されており、２種以上が積層されていてもよい。例えば、バリアメタル膜２２は、厚さ０．１μｍのチタン窒化物膜と、厚さ０．０２μｍのチタン膜とを積層させた構成とすることができる。

そして、バリアメタル膜２２の上（すなわち、第１硬質膜２０ａより上層側）には、外部接続用のパッド部３０が設けられており、このパッド部３０の上面側（一方面側）にボンディング材４０等の導通部材が接続されるようになっている。なお、図１は、ボンディング材４０が接続される前の図であり、図４（Ｂ）は、ボンディング材４０が接続された後の図である。このパッド部３０は、半導体基板寄り（すなわち下層側）に配置される下層パッド層３０ａと、この下層パッド層３０ａよりも上層側に配置される上層パッド層３０ｂとを備えている。そして、下層パッド層３０ａと上層パッド層３０ｂとの間には、これら両パッド層を導通させ、かつ両パッド層よりも硬質な導電性の第２硬質膜３２が配置されている。第２硬質膜３２は、少なくともボンディング領域αにおいて、下層パッド層３０ａの上面のほぼ全体を覆うように下層パッド層３０ａの上に積層されている。また、下層パッド層３０ａも、少なくともボンディング領域αにおいて、バリアメタル膜２２のほぼ全体を覆うように積層されている。なお、ボンディング領域αは、パッド部３０におけるボンディング材４０（後述）が接続されるべき領域であり、表面保護膜４２によって被覆されずに表面保護膜４２の外側に露出した領域として構成されている。

下層パッド層３０ａ及び上層パッド層３０ｂは、例えば、ヤング率が８０ＧＰａ未満の膜からなり、アルミニウムやアルミニウム合金などを主体として構成されている。また、第２硬質膜３２は、例えば、ヤング率が８０ＧＰａ以上の膜からなり、チタンやチタン合金、タングステンやタングステン合金、銅や銅合金、タンタルやタンタル合金、ジルコニウムやジルコニウム合金などを主体として構成されている。

そして、図１に示すように、下層パッド層３０ａは、上層パッド層３０ｂよりも厚く形成されている。また、第２硬質膜３２は、ＳＯＩ基板５の一方面と直交する断面において、パッド部３０の中央よりも上側の位置に配置されている。本実施形態では、下層パッド層３０ａの厚さは３．３μｍ、上層パッド層３０ｂの厚さは１．３μｍ、第２硬質膜３２の厚さは０．１μｍに設定されている。なお、例えば、下層パッド層３０ａは、２．９μｍ以上の厚さが好ましく、上層パッド層３０ｂは、１．０μｍ以上の厚さが好ましく、また第２硬質膜３２は、０．０７μｍ以上の厚さが好ましい。このように、下層パッド層３０ａを上層パッド層３０ｂよりも厚く形成することで、この下層パッド層３０ａでより衝撃を吸収することができる。

また、第１硬質膜２０ａ及び層間絶縁膜１０には、パッド部３０と配線層１２ｃとを電気的に接続するためのコンタクトホール１６が形成されている。このコンタクトホール１６は、図１に示すように、パッド部３０におけるボンディング材４０が接続されるボンディング領域αから離れた位置において、第１硬質膜２０ａ等を貫通する構成で形成されている。そして、パッド部３０は、このコンタクトホール１６内を埋めるように形成されており、このコンタクトホール１６を介してボンディング材４０が配線層１２ｃと電気的に接続されている。具体的には、コンタクトホール１６内に第２硬質膜３２及び下層パッド層３０ａが入り込むように層状になっている。また、バリアメタル膜２２は、コンタクトホール１６の外側ではシリコン酸化膜２０ｂを介して第１硬質膜２０ａ上に積層されており、コンタクトホール１６の位置では、コンタクトホール１６内に入り込むと共に第１硬質膜２０ａよりも下方位置において配線層１２ｃに接続された構成となっている。このように、ボンディング領域αと離れた位置にコンタクトホール１６を設けることで、応力をより分散させることができる。なお、コンタクトホール１６は、「コンタクト部」の一例に相当する。

ボンディング材４０は、パッド部３０と異なる金属からなり、例えば、金や銅などから構成されている。そして、上述したボンディング領域αに、ボンダーなどによってボンディング接続されている。

次に、上述のように構成される半導体装置１の製造方法について図２〜図４を参照して説明する。
まず、複数の半導体素子５０が形成された一方面側に形成されたＳＯＩ基板を用意する。これら半導体素子５０は、公知の方法によって形成することができる。そして、これら半導体素子５０上に、第１配線層１２ａ、第２配線層１２ｂ、第３配線層１２ｃを、層間絶縁膜１０を間に挟んで、この順に形成する。各配線層１２ａ〜１２ｃは、スパッタ法によりＡｌを堆積させることで形成される（図２（Ａ））。また、層間絶縁膜１０は、ＳｉＯ２をＣＶＤ法により堆積させることで形成される（図２（Ｂ））。

次に、層間絶縁膜１０上に、プラズマＣＶＤ法によりＰ−ＳｉＮ膜を厚さ１．０μｍ程度堆積させて、第１硬質膜２０ａを形成する。そして、この第１硬質膜２０ａ上に、ＣＶＤ法によりＴＥＯＳ膜を０．２３μｍ堆積させてシリコン酸化膜２０ｂを形成する。そして、ボンディング材４０が接続される予定の領域（ボンディング領域α）から離れた位置に、エッチングによりコンタクトホール１６を形成する（図２（Ｃ））。

次に、このシリコン酸化膜２０ｂ上にバリアメタル膜２２を形成する。バリアメタル膜２２は、スパッタ法により、チタン窒化物膜を０．１μｍ堆積させた後、さらにチタン膜を０．０２μｍ堆積させて形成する。そして、このバリアメタル膜２２上にパッド部３０を形成する。まず、Ａｌをスパッタ法により３．３μｍ堆積させ、下層パッド層３０ａを形成する。次にこの下層パッド層３０ａの上に、Ｔｉをスパッタ法により０．１μｍ堆積させ、第２硬質膜３２を形成する。そして、この第２硬質膜３２上に、Ａｌを１．３μｍ堆積させ、上層パッド層３０ｂを形成する（図３（Ａ））。次に、このパッド部３０のボンディング領域α以外の部分を覆うように（すなわち、ボンディング領域αのみを開口させるように）、ポリイミド（ＰＩＱ）からなる表面保護膜４２を１０μｍ程度形成する（図３（Ｂ））。

そして、このように形成されたパッド部３０のボンディング領域αに、プローブ針Ｎを接触させて、半導体素子５０などの機能を検査する（図４（Ａ））。このとき、プローブ針Ｎの衝撃により上層パッド層３０ｂは肉薄化するが、プローブ針Ｎが第２硬質膜３２上で滑ることで、パッド部３０の下層側への衝撃が分散されて緩和されるとともに、下層パッド層３０ａの削れを抑えることができる。そして、このように、下層パッド層３０ａがボンディング領域αに残存している状態で、ボンディング材４０をボンダー（図示略）などによってボンディング接続して、半導体装置１を製造することができる。

次に、上述のように製造される半導体装置１について、第２硬質膜３２および第１硬質膜２０ａによる効果を、図５および図６を用いて説明する。なお、図５は、下層パッド層３０ａの厚さ及び第２硬質膜３２の厚さと、クラックの有無の関係を示す図である。図６は、第１硬質膜２０ａの厚さとクラック発生率との関係を示す図である。なお、図６での□印は、上層パッド層３０ｂ及び第２硬質膜３２がなく下層パッド層３０ａが厚さ１．３μｍであるパッド部３０について第１硬質膜２０ａの厚さを変化させた場合の結果を示している。また、図６での○印は、上層パッド層３０ｂの厚さが１．３μｍ、第２硬質膜３２の厚さが０．１μｍ、下層パッド層３０ａの厚さが３．３μｍであるパッド部３０について第１硬質膜２０ａの厚さが１．０μｍである場合、すなわち、図２〜図４に示すようにして形成された場合での結果を示している。

上述のように製造された半導体装置１について、パッド部３０にボンディング材４０をボンディングしたときに、パッド部３０下にクラックが発生しているか否かを調べた。図５からもわかるように、下層パッド層３０ａの厚さは２．９μｍ以上、第２硬質膜３２の厚さは０．０７μｍ以上でクラックが発生していないことがわかる。また、下層パッド層３０ａの厚さが２．６５μｍのように薄くなると、０．０７μｍの厚さの第２硬質膜３２を設ける場合でもクラックが発生する可能性があることがわかる。すなわち、クラックの発生を確実に防止するためには、第２硬質膜３２を設ける場合でも、下層パッド層３０ａの厚さを所定の厚さ以上（本実施形態では２．９μｍ以上）にする必要がある。

また、上記ボンディング工程前の検査時には何度もプローブ針Ｎをパッド部３０に接触させる場合があり、接触の状態によっては上層パッド層３０ｂの一部が削れるだけでなくその削れた部分のさらに下層の第２硬質膜３２まで削れてしまう場合がある。このような場合、例えば、下層パッド層３０ａが厚さ１．３μｍだけ残っている場合について、第１硬質膜２０ａを設けていないと（第１硬質膜２０ａの厚さが０であると）、図６からわかるように、クラックの発生率が１０％程度になる。すなわち、第２硬質膜３２を有するようにパッド部３０を形成しても、下層側に第１硬質膜２０ａを設けておらず第２硬質膜３２まで削れてしまう場合には、クラックが発生する可能性がある。一方、第１硬質膜２０ａを設けていると、図６からわかるように、下層パッド層３０ａが厚さ１．３μｍだけ残っている場合には、クラックが発生しない。すなわち、第２硬質膜３２だけでなく、その下層側に第１硬質膜２０ａを設けることで、パッド部３０の上部が削れるような場合であってもクラックの発生を確実に防止することができる。

以上説明したように、本第１実施形態に係る半導体装置１は、パッド部３０内に第２硬質膜３２が介在しているため、プローブ針Ｎの挿し込み時やボンディング時などに、パッド部３０に対して上方から応力が加わった場合に、この応力がパッド部３０の下方側に伝搬されることを第２硬質膜３２によって抑制することができる。従って、パッド部３０の下方側にクラック等の不具合が生じ難く、この部分を効果的の保護することができる。また、第２硬質膜３２の下層側には、下層パッド層３０ａ及び第１硬質膜２０ａが更に設けられているので、これらによっても応力の伝搬を軽減することができる。特に、第２硬質膜３２の存在により、下層パッド層３０ａの削れを抑えることができるため、下層パッド層３０ａ及び第１硬質膜２０ａによる保護効果を一層高めることができる。

また、下層パッド層３０ａは、上層パッド層３０ｂよりも厚く形成されており、第２硬質膜３２は、ＳＯＩ基板５の一方面と直交する断面において、パッド部３０の中央よりも上側の位置に配置されている。このように上層パッド層３０ｂが比較的薄くなるため、上層パッド層３０ｂが比較的厚くなる場合と比較して、検査時にプローブ針Ｎを上層パッド層３０ｂに挿し込んで第２硬質膜３２に接触した場合のプローブ針Ｎの上層パッド層３０ｂへの挿込量が少なくなる。このように上記挿込量が少なくなると、プローブ針Ｎが第２硬質膜３２上を滑る際の上層パッド層３０ｂによる抗力が小さくなる。このため、上記挿込量が多いこと（上層パッド層３０ｂが比較的厚いこと）からプローブ針Ｎが第２硬質膜３２上を滑ることができずにプローブ針Ｎを介した衝撃が第２硬質膜３２にそのまま作用する場合と比較して、上記衝撃による第２硬質膜３２への応力の伝搬を抑制することができる。すなわち、プローブ針Ｎを用いた検査時における第２硬質膜３２や下層パッド層３０ａの削れを抑えることができ、パッド部３０の下側へ応力が伝搬されることをより抑制することができる。

また、パッド部３０の下層側には、バリアメタル膜２２が形成され、シリコン窒化膜により形成される第１硬質膜２０ａとバリアメタル膜２２との間には、両膜を密着させるシリコン酸化膜２０ｂが配置されている。このように、第１硬質膜２０ａとバリアメタル膜２２との界面にシリコン酸化膜２０ｂを設けることで、第１硬質膜２０ａとバリアメタル膜２２との密着強度を高めることができる。また、バリアメタル膜２２を設けることで、パッド部３０などに設けられる金属のマイグレーション（配線層１２cへの拡散）を抑制することができる。

また、パッド部３０と配線層１２ａ〜１２ｃは、コンタクトホール１６を介して電気的に接続されており、コンタクトホール１６は、パッド部３０におけるボンディング材４０が接続されるボンディング領域αから離れた位置において、第１硬質膜２０ａを貫通する構成で形成されている。このように構成することで、ボンディング領域αの下側には、第１硬質膜２０ａをより配置しやすくなり、パッド部３０の下側へ応力が伝搬されることを一層抑えることができる。

また、パッド部３０の下方側の領域に、半導体素子５０が形成されている。通常、パッド部３０の下方側の領域（ボンディング領域αの下側）には衝撃が加わりやすいため、半導体素子５０を形成することが難しい。しかしながら、本発明では、上述のように下層パッド層３０ａと上層パッド層３０ｂの間に第２硬質膜３２を設け、さらに第１硬質膜２０ａ上にこのパッド部３０を配置することで、パッド部３０の下側への応力の伝搬を抑えることができる。このため、パッド部３０の下方側の領域にも半導体素子５０を形成することができ、半導体装置１全体の小型化を図ることができる。

また、パッド部３０のボンディング領域αは、ボンディング材４０の下方において当該ボンディング材４０と第１硬質膜２０ａとの間に下層パッド層３０ａを残した構成でボンディング材４０に接続されている。このように、下層パッド層３０ａが残存している状態でボンディング材４０が接続されているので、下層パッド層３０ａよりも下の領域に応力が伝搬することをより抑制することができる。

また、パッド部３０とボンディング材４０は、互いに種類の異なる金属から構成されている。このように、パッド部３０とボンディング材４０を異なる金属で構成することで、ボンディング材４０からの応力がパッド部３０に伝わり難くなり、よりクラックの発生を抑えることができる。

［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、第２硬質膜３２がＳＯＩ基板５の一方面と直交する断面において、パッド部３０の中央よりも上側の位置に配置された構成を例示したが、これに限定されず、第２硬質膜３２は、パッド部３０の中央に配置されていてもよく、また、パッド部３０の中央よりも下側の位置に配置されていてもよい。

上記実施形態では、パッド部３０とボンディング材４０は、互いに種類の異なる金属から構成されている例を示したが、これに限定されず、同種の金属から構成されていてもよい。

上記実施形態では、パッド部３０のボンディング領域αは、下層パッド層３０ａを残した構成でボンディング材４０に接続されている構成を例示したが、ボンディング材４０の下層側に、下層パッド層３０ａに加え第２硬質膜３２が残っていてもよく、更に上層パッド層３０ｂが残っていてもよい。

１…半導体装置
５…ＳＯＩ基板（半導体基板）
１０…層間絶縁膜
１２ａ…第１配線層
１２ｂ…第２配線層
１２ｃ…第３配線層
１６…コンタクトホール（コンタクト部）
２０ａ…第１硬質膜
２０ｂ…シリコン酸化膜
２２…バリアメタル膜
３０…パッド部
３０ａ…下層パッド層
３０ｂ…上層パッド層
３２…第２硬質膜
４０…ボンディング材
５０…半導体素子
α…ボンディング領域

Claims

半導体素子（５０）が形成された半導体基板（５）と、
前記半導体基板の上方に形成された層間絶縁膜（１０）と、
前記層間絶縁膜内に形成された複数の配線層（１２ａ，１２ｂ，１２ｃ）と、
前記層間絶縁膜及び前記配線層の上層側に形成されて前記層間絶縁膜よりも硬質な第１硬質膜（２０ａ）と、
前記第１硬質膜より上層側に設けられる外部接続用のパッド部（３０）と、
を有し、
前記パッド部は、
前記半導体基板寄りに配置される下層パッド層（３０ａ）と、前記下層パッド層よりも上層側に配置される上層パッド層（３０ｂ）とを備え、
前記下層パッド層と前記上層パッド層との間には、これらパッド層よりも硬質であって導電性を有する第２硬質膜（３２）が配置され、
前記第１硬質膜は、シリコン窒化膜により形成され、
前記パッド部の下層側には、バリアメタル膜（２２）が形成され、
前記シリコン窒化膜とバリアメタル膜との間には、両膜を密着させるシリコン酸化膜（２０ｂ）が配置されていることを特徴とする半導体装置（１）。
前記下層パッド層は、前記上層パッド層よりも厚く形成されており、前記第２硬質膜は、前記半導体基板の一方面と直交する断面において、前記パッド部の中央よりも上側の位置に配置されていることを特徴とする請求項１に記載の半導体装置。
前記パッド部の下方側の領域に、前記半導体素子が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
前記パッド部と前記配線層は、コンタクト部（１６）を介して電気的に接続されており、
前記コンタクト部は、前記パッド部におけるボンディング材（４０）が接続されるボンディング領域（α）から離れた位置において、前記第１硬質膜を貫通する構成で形成されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
前記パッド部のボンディング領域は、前記ボンディング材の下方において当該ボンディング材と前記第１硬質膜との間に前記下層パッド層を残した構成で前記ボンディング材に接続されていることを特徴とする請求項４に記載の半導体装置。
前記パッド部と前記ボンディング材は、互いに種類の異なる金属から構成されていることを特徴とする請求項４又は請求項５に記載の半導体装置。