JP5677115B2 - 半導体装置 - Google Patents

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Description

本発明は、ボンディングパッドを有する半導体装置に関する。
ボンディングパッドを有する従来の半導体装置について説明する。半導体装置には、半導体集積回路へ電源電圧あるいはグランド電位を供給したり、外部とデータのやり取りを行ったりするためにボンディングパッドが設けられる。図5は、従来のボンディングパッドを有する半導体装置のボンディングパッド付近を示す断面模式図である。
半導体基板50の表面に設けられた絶縁膜53の上に第一金属膜51が設けられている。第一金属膜51の上には第二金属膜52が直接設けられている。保護膜54は第二金属膜52の上を覆っており、ボンディングパッドの上では開口部を有する。保護膜54は、保護膜54の開口部以外では第二金属膜52を覆っている。したがって、保護膜54の開口部が、ボンディングパッドとして使用される領域を定義している。
ここで、第一金属膜51と第二金属膜の物理的特性であるヤング率に関して、第一金属膜51のヤング率は、第二金属膜52のヤング率よりも高くなっている。このような構造にすると、ヤング率の高い第一金属膜51がボンディングパッドの下層として設けられるので、ワイヤーボンディングの衝撃によって発生した応力に対するボンディングパッド周辺の耐性が高くなる(例えば、特許文献1を参照のこと)。
特開2009−027098号公報
しかし、従来の技術においては、ワイヤーボンディングの衝撃で発生した応力の大きさによっては、第二金属膜52及び第一金属膜51がともに歪んでしまい、絶縁膜53にクラックが入ってしまうことがあり、課題となっていた。
本発明は、上記課題に鑑みてなされ、ボンディングパッドの下の絶縁膜にクラックが入ることをより防止できる半導体装置を提供することを目的としている。
本発明は、上記課題を解決するため、ボンディングパッドを有する半導体装置であって、半導体基板上に設けられた絶縁膜の上に設けられた第一金属膜と、前記第一金属膜の上に設けられる第二金属膜と、前記第二金属膜の上に設けられる第三金属膜と、前記第三金属膜の上に開口部を有し、前記開口部以外で前記第一金属膜と前記第二金属膜と前記第三金属膜とを覆う保護膜と、を備え、前記第二金属膜のヤング率は、前記第一金属膜及び前記第三金属膜のヤング率よりも高い、ことを特徴とする半導体装置を提供する。
本発明では、第一金属膜、第二金属膜および第三金属膜とからなる三層構造のボンディングパッドが使用され、第二金属膜は、第一金属膜及び第三金属膜のヤング率よりも高いヤング率を有している。これにより、ボンディングパッドの下の絶縁膜にクラックが入ることを防止することが可能となる。
本発明に係る半導体装置の実施例を示す断面模式図である。 ワイヤーボンディングによる膜の歪みを示す断面模式図である。 変形例1の実施例である半導体装置を示す断面模式図である。 変形例2の実施例である半導体装置を示す断面模式図である。 従来の半導体装置を示す断面模式図である。
以下、本発明の実施形態を、図面を参照して説明する。
まず、ボンディングパッドを有する半導体装置の構造について説明する。図1は、本発明に係る半導体装置の実施例を示す断面模式図である。
半導体基板10の表面に設けられた絶縁膜14の上に第一金属膜11が設けられる。第二金属膜12は、第一金属膜11の上に設けられる。第三金属膜13は、第二金属膜12の上に設けられる。さらに第三金属膜13および絶縁膜14の上には開口部を有する保護膜15が設けられる。保護膜15の開口部は、ボンディングパッドの領域を定義する。保護膜15の開口部以外で第一金属膜11と第二金属膜12と第三金属膜13とを覆っている。開口部の大きさは、ボンディングパッドとして使用できる領域を決定し、第一金属膜11、第二金属膜12および第三金属膜13よりも小さい。ここで、第一金属膜11及び第三金属膜13は、例えば、アルミによって形成し、第二金属膜12は、銅またはタングステンによって形成することが可能である。アルミのヤング率は70GPa程度であり、銅のヤング率は120GPa程度であり、タングステンのヤング率は400GPa程度である。このような構成にした場合、第二金属膜12のヤング率は、第一金属膜11及び第三金属膜13のヤング率よりも高くなっている。
次に、ボンディングパッドに対してワイヤーボンディングが実施される場合の、ボンディングパッドを形成している膜の歪みについて説明する。図2は、ワイヤーボンディングによる膜の歪みを示す断面模式図である。
ワイヤーボンディングがボンディングパッドに対して実施される前では、図2の(A)に示すように、第一金属膜11と第二金属膜12と第三金属膜13とは略並行であり、平らに重なり合っている。
ワイヤーボンディングがボンディングパッドに対して実施されると、図2の(B)に示すように、ワイヤーボンディングの衝撃点を中心に、この衝撃で発生した応力により、ヤング率の低い第三金属膜13は大きく歪む。(ただし、図は誇張して描いてあり、イメージを表すものである。)この時、第二金属膜12は、第三金属膜13よりもヤング率が高くなっているので、第三金属膜13の歪みによる応力は第二金属膜12の垂直方向でなくて主に平面方向に分散される。よって、第二金属膜12は、ワイヤーボンディングの衝撃点を中心にやや大きく歪むが、ほぼ均一に歪む。そして、この第二金属膜12の歪みによる応力は、ヤング率の低い第一金属膜11によって吸収される。よって、第一金属膜11の底面つまり第一金属膜11と絶縁膜14との接合面はほとんど歪まないので、ワイヤーボンディングの衝撃は絶縁膜14にほとんど影響しない。その結果、絶縁膜14にクラックが入ることがより防止される。
このように、第一金属膜11と、第一金属膜11及び第三金属膜13のヤング率よりも高いヤング率を有する第二金属膜12と、第三金属膜13とを備える三層構造のボンディングパッドとすると、ボンディングパッドの下の絶縁膜14にクラックが入ることを防止することが可能となる。
なお、上記の説明ではボンディングパッドの一番下の層は第一金属膜としたが、金属でなくてもヤング率の小さな物質であれば使用することが可能であり、たとえばポリイミド樹脂の膜を用いることが可能である。ポリイミド樹脂のヤング率は3.5GPa程度あり、小さな値を有している。さらに、ポリイミド樹脂は一般に半導体装置との親和性がよく、広く使用されている。
[変形例1]
図3は変形例1の実施例を示す断面模式図である。図1に示した実施例においては、第一金属膜11は絶縁膜14の上に設けられたが、図3に示すように、第一金属膜11を絶縁膜14に埋め込んでもよい。そして、第二金属膜12がその上に設けられる。この時、絶縁膜14は溝を有し、その溝に第一金属膜11が埋め込まれる。この溝の底面は、略平面状に形成される。この構造においては、第一金属膜は段差を形成しないので厚く形成することが可能となる。これにより第二金属膜12の応力による歪みは第一金属膜11によって一層吸収されやすくなる。
[変形例2]
図4は変形例2の実施例を示す断面模式図である。ほぼ図3の構成と同じであるが、異なっているのは、絶縁膜14の溝の底面は、図3では、略平面状に形成するが、図4に示すように、下に凸の曲面あるいは略球面の一部となるように形成している点である。つまり、第一金属膜11の底面を、下に凸の曲面あるいは略球面の一部となるように形成して良い。このようにすると、第一金属膜11の底面における角部への応力集中が防止されるので、第二金属膜12の応力による歪みは第一金属膜11によってさらに吸収されやすくなる。
10 半導体基板
11 第一金属膜
12 第二金属膜
13 第三金属膜
14 絶縁膜
15 保護膜

Claims (4)

  1. ボンディングパッドを有する半導体装置であって、
    半導体基板と、
    前記半導体基板の表面に設けられた絶縁膜と、
    前記絶縁膜の表面に設けられた溝に埋め込まれ、前記絶縁膜と側面および底部が接して配置された第一金属膜と、
    前記第一金属膜の上に設けられた第二金属膜と、
    前記第二金属膜の上に設けられた第三金属膜と、
    前記第三金属膜の上に開口部を有し、前記開口部以外で前記第一金属膜と前記第二金属膜と前記第三金属膜とを覆う保護膜と、を有し、
    前記第二金属膜および前記第三金属膜とは同じ大きさを有し、前記第一金属膜よりも小さく設けられており、
    前記第三金属膜は、前記第二金属膜および前記第三金属膜よりも厚さが厚く、
    前記第二金属膜のヤング率は、前記第一金属膜のヤング率及び前記第三金属膜のヤング率よりも大きい半導体装置。
  2. 前記溝の底面は、面状に形成されている請求項記載の半導体装置。
  3. 前記溝の底面は、下に凸の曲面あるいは面の一部となるように形成されている請求項記載の半導体装置。
  4. 前記第一金属膜及び前記第三金属膜は、アルミニウムにより形成されており、前記第二金属膜は、銅あるいはタングステンのいずれかにより形成されている請求項1乃至3のいずれか1項に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5772926B2 (ja) 2013-01-07 2015-09-02 株式会社デンソー 半導体装置
JP2016143804A (ja) * 2015-02-03 2016-08-08 トヨタ自動車株式会社 半導体装置
JP2017224753A (ja) * 2016-06-16 2017-12-21 セイコーエプソン株式会社 半導体装置及びその製造方法
JP6897141B2 (ja) 2017-02-15 2021-06-30 株式会社デンソー 半導体装置とその製造方法
JP2018186144A (ja) 2017-04-25 2018-11-22 株式会社村田製作所 半導体装置及びパワーアンプモジュール

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09330928A (ja) * 1996-06-13 1997-12-22 Toshiba Corp 配線層の形成方法
JP2005019493A (ja) * 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置
US6960836B2 (en) * 2003-09-30 2005-11-01 Agere Systems, Inc. Reinforced bond pad
US20050215048A1 (en) 2004-03-23 2005-09-29 Lei Li Structure and method for contact pads having an overcoat-protected bondable metal plug over copper-metallized integrated circuits
US7741714B2 (en) * 2004-11-02 2010-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with stress-buffering layer capping interconnection metal layer
US7656045B2 (en) * 2006-02-23 2010-02-02 Freescale Semiconductor, Inc. Cap layer for an aluminum copper bond pad
TWI316295B (en) * 2006-05-17 2009-10-21 Au Optronics Corp Thin film transistor
JP2009016619A (ja) * 2007-07-05 2009-01-22 Denso Corp 半導体装置及びその製造方法
US8178980B2 (en) * 2008-02-05 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure
US8030780B2 (en) * 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US8202741B2 (en) * 2009-03-04 2012-06-19 Koninklijke Philips Electronics N.V. Method of bonding a semiconductor device using a compliant bonding structure

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