JP5075611B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5075611B2
JP5075611B2 JP2007329505A JP2007329505A JP5075611B2 JP 5075611 B2 JP5075611 B2 JP 5075611B2 JP 2007329505 A JP2007329505 A JP 2007329505A JP 2007329505 A JP2007329505 A JP 2007329505A JP 5075611 B2 JP5075611 B2 JP 5075611B2
Authority
JP
Japan
Prior art keywords
resin layer
semiconductor device
sealing resin
metal post
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007329505A
Other languages
English (en)
Other versions
JP2009152423A (ja
JP2009152423A5 (ja
Inventor
晋吾 樋口
弘守 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2007329505A priority Critical patent/JP5075611B2/ja
Priority to US12/339,218 priority patent/US7928583B2/en
Publication of JP2009152423A publication Critical patent/JP2009152423A/ja
Publication of JP2009152423A5 publication Critical patent/JP2009152423A5/ja
Application granted granted Critical
Publication of JP5075611B2 publication Critical patent/JP5075611B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125Reinforcing structures
    • H01L2224/02126Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125Reinforcing structures
    • H01L2224/10126Bump collar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13007Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13023Disposition the whole bump connector protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Description

本発明は、半導体装置に関し、特に突起電極を備えた半導体装置に関する。
近年、半導体装置の更なる小型化の要望が強く、半導体チップを搭載したパッケージにおいても様々な工夫がなされている。そして、半導体チップの配線の外部端子をパッケージの裏面に配置し、配線の端末に球形の半田を取り付けて電極とするパッケージ構造の採用により、半導体装置の更なる小型化を図ることが可能となってきている。たとえば特許文献1に示すような、パッケージの大きさが半導体チップとほぼ同サイズであるWLCSP(Wafer Level Chip Size Package)型半導体装置が実用化されている。
図10は、従来のWLCSP型半導体装置の構造を説明するための斜視図である。図11は、従来のWLCSP型半導体装置の構造を説明するための断面図である。図10および図11より、WLCSP型半導体装置100は、上面(一方表面)に集積回路部(図示せず)が形成された半導体基板(半導体チップ)111と、半導体基板111の上面上に形成された電極パット112と、半導体基板111の上面上に形成された封止樹脂層113と、封止樹脂層113から上面が露出するように電極パット112の上に設けられた柱状のメタルポスト114と、メタルポスト114の上面上に形成された半田ボール(突起電極)115とを備えている。
このようにWLCSP型半導体装置100では、半導体基板(半導体チップ)111の上面を封止樹脂層113で被覆して保護するとともに、外部端子としての半田ボール115をメタルポスト114の上面上に設けることによって、パッケージサイズを半導体基板(半導体チップ)111の大きさまで小型化することが可能となっている。この様なWLCSP型半導体装置100は、プリント基板119などの外部基板上に直接実装されている。
図12は、WLCSP型半導体装置をプリント基板に実装したときの構造を説明するための断面図である。半導体装置100は、半田ボール115とガラス/エポキシ基板などのプリント基板119が備える導電性バンプ部118との接続によりプリント基板119に実装されるとともに、半田ボール115および導電性バンプ部118を介して、半導体装置100とプリント基板119とは電気的に接続されている。
特開2004−161886号公報
上述のWLCSP型半導体装置100のようなパッケージ構造を有する半導体装置をプリント基板119に実装した後、温度変化などによって半導体基板111およびプリント基板119に熱膨張あるいは熱収縮が起こる場合がある。このとき、プリント基板119と半導体基板111との熱膨張量の差あるいは熱収縮量の差によって生じる変形力は突起電極である半田ボール115に集中して作用する。このため、半田ボール115(特に半田ボール115と封止樹脂層113とが接触あるいは近接している半田ボール115の基根部)にクラック125の発生などの損傷あるいは破損が起きるといった問題が生じることがある。
本発明は、上記の課題を解決するためになされるものであり、この発明の目的は半田ボール(突起電極)に集中して作用する変形力を緩和あるいは打ち消すことによって、半田ボールへのクラックなどの損傷あるいは破損の発生を防止することが可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、半導体基板と、半導体基板の上面上に形成された封止樹脂層と、封止樹脂層から上面が露出するように半導体基板の上面上に設けられたメタルポストと、メタルポストの上面上に設けられた突起電極と、封止樹脂層よりも弾性率が低い樹脂材料から構成され、突起電極と封止樹脂層との間に少なくとも一部が介在するように、封止樹脂層の上面上に設けられた低弾性樹脂層とを備える。
この構成により、本発明の半導体装置がプリント基板などの外部基板に実装された後に、温度変化などによって半導体基板と外部基板と間に熱膨張量あるいは熱収縮量の差が生じて、突起電極に変形力が集中して作用するという問題が起こった場合でも、突起電極と封止樹脂層との間に介在している低弾性樹脂層が、突起電極(特に、突起電極と封止樹脂層との接触または近接している部分)に作用している変形力を緩和あるいは打ち消すことができる。このため、突起電極の損傷あるいは破損を防止することができる。
上記目的を達成するために、本発明の半導体装置では、平面視において、低弾性樹脂層はメタルポストの周縁部に設けられている。
上記目的を達成するために、本発明の半導体装置では、低弾性樹脂層は封止樹脂層の上面を全て被覆している構成であっても良い。
上記目的を達成するために、本発明の半導体装置では、低弾性樹脂層を構成する材料としてポリイミドが利用でき、突起電極として半田が利用できる。
本発明の半導体装置によれば、本発明の半導体装置を外部基板に実装した後に、温度変化などによって半導体基板と外部基板との熱膨張量あるいは熱収縮量の差が生じて半田ボール(突起電極)に変形力が集中して作用する場合でも、突起電極と封止樹脂層との間に介在している低弾性樹脂層により突起電極に集中して作用する変形力を緩和あるいは打ち消すことができる。このため、半田ボールにクラックなどの損傷あるいは破損が発生することを防止することができる。
以下、本発明における実施形態について図面を参照して詳細に説明する。
第1実施形態
図1は、本発明の第1実施形態による半導体装置の構造を説明するための断面図である。図2は、本発明の第1実施形態による半導体装置の平面図である。図1より、本発明の第1実施形態による半導体装置1は、上面(一方表面)に集積回路部(図示せず)を有するシリコン基板11と、シリコン基板11の上面上に形成された電極パット12と、シリコン基板11の上面上に形成された封止樹脂層13と、封止樹脂層13から上面が露出するようにシリコン基板11の上面上に設けられた柱状のメタルポスト14と、メタルポスト14の上面上に形成された半田ボール15と、封止樹脂層13と半田ボール15との間に一部が介在するように封止樹脂層13の上面上に形成された低弾性樹脂層17とを備えている。なお、シリコン基板11は本発明の「半導体基板」の一例であり、半田ボール15は本発明の「突起電極」の一例である。
シリコン基板11は、その上面(一方表面)に集積回路部(図示せず)および配線部(図示せず)を有している。
電極パット12は、シリコン基板11の上面に形成された配線部の一部であり、本実施形態ではCuからなる。電極パット12の上にはメタルポスト14が設けられている。
封止樹脂層13は、電気絶縁性を具え、シリコン基板11および電極パット12の表面を被覆するとともに、シリコン基板11および電極パット12の表面を外部からの影響に対して保護する機能を有している。本実施形態では、封止樹脂層13として、セラミックス粉末とエポキシ樹脂を複合したエポキシ複合材料が利用されている。また、封止樹脂層13の表面上には、半田ボール15近傍にて角16が形成されている。また、メタルポスト14と隣接する封止樹脂層13の周縁部13aは、低弾性樹脂部17によって、被覆されている。
メタルポスト14は、シリコン基板11の上面上に設けられ、電極パット12を介して配線部と電気的に接続されている。また、メタルポスト14は、Cuからなる。また、メタルポスト14の上面は封止樹脂層13の上面から露出しており、メタルポスト14の上面は封止樹脂層13の上面よりも下方にある。本実施形態では、メタルポスト14の上面は、封止樹脂層13の方面よりも、3μmほど下方にある。
半田ボール15は、たとえば酸素分圧が低いあるいはほぼ無酸素状態である環境の下にて、封止樹脂層13から露出しているメタルポスト14の上面上に設けられ、突起電極として機能している。なお、角16と半田ボール15とは近接しているけれども、角16と半田ボール15との間に介在するように低弾性樹脂層17が形成されているため、角16と半田ボール15とは直接には接してはいない。
低弾性樹脂層17は、封止樹脂層13の表面上の角16を被覆するように形成されている。低弾性樹脂層17の材質は、封止樹脂層13よりも弾性率の低い樹脂材料からなり、本実施形態ではポリイミドを利用している。また、図2に示す如く、本発明の第1実施形態では、低弾性樹脂層17は、平面視においてメタルポスト14の周縁部に設けられており、且つ、角16を全て被覆するように形成されている。低弾性樹脂層17は、封止樹脂層13の上面の周縁部13aを角16からおおよそ幅3μmの範囲で被覆しており、且つメタルポストの上面の周縁からおおよそ幅3μmの範囲を被覆している。
図3は、本発明の第1実施形態による半導体装置をプリント基板に実装した状態を示した断面図である。本発明の第1実施形態による半導体装置1は、半導体装置1が備える半田ボール15とプリント基板19が備える導電性バンプ部18との接続によってプリント基板19に実装され、メタルポスト14および半田ボール15を介して、電極パット12と導電性バンプ部18とが電気的に接続されている。
図3において、たとえば、温度変化によりシリコン基板11とプリント基板19との間に熱膨張量の差あるいは熱収縮量の差が生じて、半田ボール15(特に角16に近接する半田ボール15の基根部)に変形力が集中して作用する場合には、半田ボール15と角16との間に介在する低弾性樹脂層17により、半田ボール15に集中して作用する変形力を緩和あるいは打ち消すことができる。このため、半田ボール15にクラックなどの損傷あるいは破損が発生することを防止することができる。
なお、第1実施形態では、半導体基板にはシリコン基板11を、封止樹脂層13にエポキシ複合材料を、メタルポスト14にはCuを、突起電極には半田ボール15を、低弾性樹脂層17にはポリイミドを利用したが、本発明の半導体装置では、本実施形態の例に限定されず、種々の構成の変化が可能である。
低弾性樹脂層17は、メタルポスト14の上面を被覆しない構成であってもよく、角16を被覆する構成であれば良い。また、低弾性樹脂層17が角16の少なくとも一部を覆う構成であっても、低弾性樹脂層17により半田ボール15に集中して作用する変形力を緩和あるいは打ち消すことができ、半田ボール15にクラックなどの損傷あるいは破損が発生することを防止することができる。
図4は、第1実施形態の変形例による半導体装置の構成を説明する平面図である。図4では、平面視において、低弾性樹脂層17aは角16のうちの3箇所を、低弾性樹脂層17bは角16のうちの2箇所を被覆している。このように低弾性樹脂層17a,17bが角16の少なくとも一部を被覆する構成においても、低弾性樹脂層17a,17bが半田ボール15に作用する変形力を低弾性樹脂層17a,17bにより緩和あるいは打ち消すことができる。さらに、低弾性樹脂層17a,17bは、メタルポスト14の上面を被覆しない構成であってもよい。
また、低弾性樹脂層17(17a,17b)は、角16を含む封止樹脂層13の上面を全て被覆する構成であってもよい。
第2実施形態
図5は、本発明の第2実施形態による半導体装置の構造を説明するための断面図である。本発明の第2実施形態による半導体装置2は、上面(一方表面)に集積回路部(図示せず)を有するシリコン基板11と、シリコン基板11の上面上に形成された電極パット12と、シリコン基板11の上面上に形成された封止樹脂層13と、封止樹脂層13から上面が露出するようにシリコン基板11の上面上に設けられたメタルポスト14と、メタルポスト14の上面上に形成された半田ボール15と、封止樹脂層13と半田ボール15との間に一部が介在するように封止樹脂層13の上面上に設けられた低弾性樹脂層27とを備えている。
本発明の第2実施形態は第1実施形態の他の変形例であり、低弾性樹脂層27が封止樹脂層14の上面を全て被覆するように形成されている。そのほかの構成は、第1実施形態と同じ構成である。また、低弾性樹脂層27は、メタルポスト14の上面を被覆しない構成であってもよく、角16の少なくとも一部を含む封止樹脂層13の上面を被覆する構成であれば良い。
図5に示す構成においても、温度変化などに起因して、半田ボール27(特に、封止樹脂層13に近接する半田ボール27の基根部)に集中して作用する変形力を低弾性樹脂層27により緩和あるいは打ち消すことができるこのため、半田ボール27にクラックなどの損傷あるいは破損が発生することを防止することができる。
つぎに、メタルポストの上面が封止樹脂層13の上面と同一面となる場合にも、低弾性樹脂層により半田ボールに作用する変形力を緩和あるいは打ち消すことができる。
第3実施形態
図6は、本発明の第3実施形態による半導体装置の構造を説明するための断面図である。本発明の第3実施形態による半導体装置3は、上面(一方表面)に集積回路部(図示せず)を有するシリコン基板11と、シリコン基板11の上面上に形成された電極パット12と、シリコン基板11の上面上に形成された封止樹脂層13と、封止樹脂層13から上面が露出するようにシリコン基板11の上面上に設けられた柱状のメタルポスト34と、メタルポスト34の上面上に設けられた半田ボール35と、封止樹脂層13と半田ボール35との間に一部が介在するように形成された低弾性樹脂層37とを備えている。
図6より、メタルポスト34の上面は封止樹脂層13の上面と同一面となるため、封止樹脂層13の表面には角は形成されず、低弾性樹脂層37は、メタルポスト14に隣接する封止樹脂層13の周縁部13aを被覆するように設けられている。そのほかの構成は第1実施形態と同様である。なお、低弾性樹脂層37がメタルポスト14に隣接する封止樹脂層13の周縁部13aの少なくとも一部を被覆する構成であれば、低弾性樹脂層37により半田ボール15に作用する変形力を緩和あるいは打ち消すことができる。また、低弾性樹脂層37は、メタルポスト34の上面を被覆しない構成であっても良い。
さらに、低弾性樹脂層は、封止樹脂層13の上面を全て被覆する構成であっても良い。
第4実施形態
図7は、本発明の第4実施形態による半導体装置の構造を説明するための断面図である。本発明の第4実施形態による半導体装置4は、上面(一方表面)に集積回路部(図示せず)を有するシリコン基板11と、シリコン基板11の上面上に形成された電極パット12と、シリコン基板11の上面上に形成された封止樹脂層13と、封止樹脂層13から上面が露出するようにシリコン基板11の上面上に設けられた柱状のメタルポスト34と、メタルポスト34の上面上に形成された半田ボール半田ボール35と、封止樹脂層13と半田ボール35との間に一部が介在するように封止樹脂層13の上面上に形成された低弾性樹脂層47とを備えている。
第4実施形態は、第3実施形態の変形例であり、低弾性樹脂層47が、封止樹脂層13の上面を全て被覆するように形成されている。そのほかの構成は第3実施形態と同様である。また、低弾性樹脂層47は、メタルポスト34の上面を被覆しない構成であってもよく、メタルポスト34に隣接する封止樹脂層13の周縁部13aの少なくとも一部を被覆する構成であれば良い。
図7に示す構成においても、温度変化などによって、半田ボール35(特に封止樹脂層13に近接する半田ボール35の基根部)に変形力が集中して作用する場合であっても、低弾性樹脂層37により変形力を緩和あるいは打ち消すことができる。このため、半田ボール35にクラックなどの損傷あるいは破損が発生することを防止することができる。
さらに、メタルポストの上面が封止樹脂層13の上面から上方に突出するように構成されている場合にも、低弾性樹脂層により半田ボールに作用する変形力を緩和あるいは打ち消すことができる。
第5実施形態
図8は、本発明の第5実施形態による半導体装置の構造を説明するための断面図である。本発明の第5実施形態による半導体装置5は、上面(一方表面)に集積回路部(図示せず)を有するシリコン基板11と、シリコン基板11の上面上に形成された電極パット12と、シリコン基板11の上面上に形成された封止樹脂層13と、封止樹脂層13から上面が露出するようにシリコン基板11の上面上に設けられた柱状のメタルポスト54と、メタルポスト54の上面上に設けられた半田ボール55と、封止樹脂層13と半田ボール55との間に一部が介在するように形成された低弾性樹脂層57とを備えている。
図8より、メタルポスト54の上面は封止樹脂層13の上面より上方に突出した位置にあるため、低弾性樹脂層57は、メタルポスト54に隣接する封止樹脂層13の周縁部13aを被覆している。そのほかの構成は第1実施形態と同様である。なお、低弾性樹脂層57がメタルポスト54に隣接する封止樹脂層13の周縁部13aのうちの少なくとも一部を被覆する構成であれば、低弾性樹脂層57により半田ボール55に作用する変形力を緩和あるいは打ち消すことができる。また低弾性樹脂層57は、メタルポスト54の表面を被覆しない構成であっても良い。
さらに、低弾性樹脂層57は、封止樹脂層13の上面を全て被覆する構成であっても良い。
第6実施形態
図9は、本発明の第6実施形態による半導体装置の構造を説明するための断面図である。本発明の第6実施形態による半導体装置6は、上面(一方表面)に集積回路部(図示せず)を有するシリコン基板11と、シリコン基板11の上面上に形成された電極パット12と、シリコン基板11の上面上に形成された封止樹脂層13と、封止樹脂層13から上面が露出するようにシリコン基板11の上面上に設けられた柱状のメタルポスト54と、メタルポスト54の上面上に設けられた半田ボール55と、封止樹脂層13と半田ボール55との間に一部が介在するように形成された低弾性樹脂層67とを備えている。
第6実施形態は、第5実施形態の変形例であり、低弾性樹脂層67が、封止樹脂層13の上面を全て被覆するように形成されている。そのほかの構成は第5実施形態と同様である。なお、低弾性樹脂層67は、メタルポスト54の表面を被覆しない構成であっても良く、メタルポスト54に隣接する封止樹脂層13の周縁部13aの少なくとも一部を被覆する構成であれば良い。
図9に示す第6実施形態の構成においても、温度変化などに起因する半田ボール55(特に、封止樹脂層13に近接する半田ボール55の基根部)に集中して作用する変形力を、低弾性樹脂67により緩和あるいは打ち消すことができる。このため、半田ボール55にクラックなどの損傷あるいは破損が発生することを防止することができる。
なお、本発明は上記の実施形態に限定されず、種々の変形が可能である。
本発明の半導体装置によれば、低弾性樹脂層は、前記突起電極と前記封止樹脂層との間にその一部が介在するように形成される。低弾性樹脂層を構成する材料は、封止樹脂層を構成する材料よりも弾性率が低い樹脂材料が利用される。この構成により、本発明の半導体装置をプリント基板などの外部基板に実装した後に、温度変化などによって半導体基板と外部基板と間の熱膨張量あるいは熱収縮量の差が生じる場合であっても、半田ボール(突起電極)へ集中して作用する変形力を低弾性樹脂層により緩和あるいは打ち消すことができる。このため、半田ボール(突起電極)にクラックなどの損傷あるいは破損が発生することを防止することができる。
は、本発明の第1実施形態による半導体装置の構造を説明するための断面図である。 は、本発明の第1実施形態による半導体装置の平面図である。 は、本発明の第1実施形態による半導体装置をプリント基板に実装した状態を示した断面図である。 は、第1実施形態の変形例による半導体装置の構成を説明する平面図である。 は、本発明の第2実施形態による半導体装置の構造を説明するための断面図である。 は、本発明の第3実施形態による半導体装置の構造を説明するための断面図である。 は、本発明の第4実施形態による半導体装置の構造を説明するための断面図である。 は、本発明第5の実施形態による半導体装置の構造を説明するための断面図である。 は、本発明の第6実施形態による半導体装置の構造を説明するための断面図である。 は、従来のWLCSP型半導体装置の構造を説明するための斜視図である。 は、従来のWLCSP型半導体装置の構造を説明するための断面図である。 は、従来のWLCSP型半導体装置をプリント基板に実装したときの構造を説明するための断面図である。
符号の説明
1,1a,2,3,4,5,6 半導体装置
11 シリコン基板(半導体基板)
12 電極パット
13 封止樹脂層
13a 周縁部
14,34,54 メタルポスト
35,45,55,65 半田ボール(突起電極)
16 角
17,17a,17b,27,
37,47,57 低弾性樹脂層
18 導電性バンプ部
19 プリント基板(外部基板)

Claims (14)

  1. 半導体基板と、
    前記半導体基板の上面上に形成された封止樹脂層と、
    前記封止樹脂層から上面が露出するように前記半導体基板の上面上に設けられたメタルポストと、
    前記メタルポストの上面上に設けられた突起電極と、
    前記封止樹脂層よりも弾性率が低い樹脂材料から構成され、前記突起電極と前記封止樹脂層との間に少なくとも一部が介在するように、前記封止樹脂層の上面上に設けられた低弾性樹脂層とを備え
    平面視において、前記低弾性樹脂層は、前記メタルポストの周縁部の少なくとも一部、且つ、前記封止樹脂層と前記メタルポストとが接する境界表面に設けられることを特徴とする半導体装置。
  2. 平面視において、前記低弾性樹脂層は、前記境界表面の少なくとも1部に設けられることを特徴とする請求項1に記載の半導体装置。
  3. 前記低弾性樹脂層は、前記封止樹脂層の上面を全て被覆していることを特徴とする請求項1又は請求項2に記載の半導体装置。
  4. 前記低弾性樹脂層は、ポリイミドからなることを特徴とする請求項1〜請求項3のいずれかに記載の半導体装置。
  5. 前記突起電極は、半田からなることを特徴とする請求項1〜請求項4のいずれかに記載の半導体装置。
  6. 前記半導体基板は、シリコン基板であることを特徴とする請求項1〜請求項5のいずれかに記載の半導体装置。
  7. 前記封止樹脂層は、エポキシ複合材料からなることを特徴とする請求項1〜請求項6のいずれかに記載の半導体装置。
  8. 前記メタルポストは、Cuからなることを特徴とする請求項1〜請求項7のいずれかに記載の半導体装置。
  9. 前記半導体基板は、その上面に、前記メタルポストと電気的に接続される電気パッドを有し、
    前記メタルポストは、前記電気パッドの上面に形成されることを特徴とする請求項1〜請求項8のいずれかに記載の半導体装置。
  10. 前記電気パッドは、前記半導体基板の上面に形成された配線部の一部であることを特徴とする請求項9に記載の半導体装置。
  11. 前記メタルポストの上面は、前記封止樹脂層の上面よりも下方にあることを特徴とする請求項1〜請求項10のいずれかに記載の半導体装置。
  12. 前記メタルポストの上面は、前記封止樹脂層の上面と同一面であることを特徴とする請求項1〜請求項11のいずれかに記載の半導体装置。
  13. 前記メタルポストの上面は、前記封止樹脂層の上面よりも上方よりも上方に突出した位置にあることを特徴とする請求項1〜請求項12のいずれかに記載の半導体装置。
  14. 前記低弾性樹脂層は、前記メタルポストの上面を被覆しないことを特徴とする請求項1〜請求項13のいずれかに記載の半導体装置。
JP2007329505A 2007-12-21 2007-12-21 半導体装置 Expired - Fee Related JP5075611B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007329505A JP5075611B2 (ja) 2007-12-21 2007-12-21 半導体装置
US12/339,218 US7928583B2 (en) 2007-12-21 2008-12-19 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007329505A JP5075611B2 (ja) 2007-12-21 2007-12-21 半導体装置

Publications (3)

Publication Number Publication Date
JP2009152423A JP2009152423A (ja) 2009-07-09
JP2009152423A5 JP2009152423A5 (ja) 2010-12-09
JP5075611B2 true JP5075611B2 (ja) 2012-11-21

Family

ID=40787634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007329505A Expired - Fee Related JP5075611B2 (ja) 2007-12-21 2007-12-21 半導体装置

Country Status (2)

Country Link
US (1) US7928583B2 (ja)
JP (1) JP5075611B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US8198133B2 (en) * 2009-07-13 2012-06-12 International Business Machines Corporation Structures and methods to improve lead-free C4 interconnect reliability
WO2011027185A1 (zh) * 2009-09-01 2011-03-10 先进封装技术私人有限公司 封装结构
JP5226639B2 (ja) * 2009-10-09 2013-07-03 株式会社テラミクロス 半導体装置およびその製造方法
JP2010268010A (ja) * 2010-08-31 2010-11-25 Sony Chemical & Information Device Corp 電子部品、並びに、接合体及びその製造方法
JP5966330B2 (ja) * 2011-11-24 2016-08-10 ローム株式会社 半導体チップおよび半導体パッケージ
US9627290B2 (en) * 2011-12-07 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure design for stress reduction
US9159686B2 (en) 2012-01-24 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Crack stopper on under-bump metallization layer
JP6182309B2 (ja) * 2012-11-28 2017-08-16 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3496569B2 (ja) * 1999-04-23 2004-02-16 カシオ計算機株式会社 半導体装置及びその製造方法並びにその実装構造
JP3450238B2 (ja) * 1999-11-04 2003-09-22 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP2001339012A (ja) * 2000-05-30 2001-12-07 Nec Kyushu Ltd 半導体装置およびその製造方法
JP3998564B2 (ja) 2002-11-13 2007-10-31 株式会社巴川製紙所 半導体封止用硬化性接着剤組成物および接着シート
JP4360873B2 (ja) * 2003-09-18 2009-11-11 ミナミ株式会社 ウエハレベルcspの製造方法
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
TWI295498B (en) * 2005-09-30 2008-04-01 Siliconware Precision Industries Co Ltd Semiconductor element with conductive bumps and fabrication method thereof

Also Published As

Publication number Publication date
US20090160063A1 (en) 2009-06-25
JP2009152423A (ja) 2009-07-09
US7928583B2 (en) 2011-04-19

Similar Documents

Publication Publication Date Title
JP5075611B2 (ja) 半導体装置
KR101131138B1 (ko) 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
KR100817073B1 (ko) 휨방지용 보강부재가 기판에 연결된 반도체 칩 스택 패키지
JP5185885B2 (ja) 配線基板および半導体装置
JP2008071953A (ja) 半導体装置
JP2000269371A (ja) 半導体装置および半導体実装構造体
KR20090070916A (ko) 반도체 장치 및 그 제조방법
US8089156B2 (en) Electrode structure for semiconductor chip with crack suppressing dummy metal patterns
US20100044880A1 (en) Semiconductor device and semiconductor module
JP4165460B2 (ja) 半導体装置
JP4197140B2 (ja) 半導体装置
WO2011021364A1 (ja) 半導体装置およびその製造方法
JP4045261B2 (ja) 半導体装置
US20050127487A1 (en) Semiconductor package with improved solder joint reliability
US20100283145A1 (en) Stack structure with copper bumps
TWI402955B (zh) 晶片封裝結構及封裝基板
JP2007059867A (ja) 半導体装置
JP2008010778A (ja) 半導体装置
US20060180944A1 (en) Flip chip ball grid array package with constraint plate
JP5078631B2 (ja) 半導体装置
JP4589743B2 (ja) 半導体装置
WO2012070168A1 (ja) 半導体チップ及び半導体装置
JP5971133B2 (ja) 回路基板
JP2006269804A (ja) 半導体装置
KR20080074654A (ko) 적층 반도체 패키지

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101026

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120731

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120827

R150 Certificate of patent or registration of utility model

Ref document number: 5075611

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150831

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees