KR20090070916A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20090070916A
KR20090070916A KR1020070139081A KR20070139081A KR20090070916A KR 20090070916 A KR20090070916 A KR 20090070916A KR 1020070139081 A KR1020070139081 A KR 1020070139081A KR 20070139081 A KR20070139081 A KR 20070139081A KR 20090070916 A KR20090070916 A KR 20090070916A
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
support post
semiconductor device
redistribution layer
Prior art date
Application number
KR1020070139081A
Other languages
English (en)
Inventor
양징리
권영도
강준석
백종환
박승욱
이종윤
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020070139081A priority Critical patent/KR20090070916A/ko
Priority to US12/078,049 priority patent/US20090166859A1/en
Publication of KR20090070916A publication Critical patent/KR20090070916A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
    • H01L2224/0331—Manufacturing methods by local deposition of the material of the bonding area in liquid form
    • H01L2224/0332—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05699—Material of the matrix
    • H01L2224/0579—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05798—Fillers
    • H01L2224/05799—Base material
    • H01L2224/058—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 장치의 구조를 개선하여 반도체 장치의 실장시 열팽창계수 차이에 의한 솔더 범프의 파손을 최소화하여 신뢰성을 향상하고, 제조공정을 단순화하여 제조비용의 절감 및 생산성을 향상하기 위한 것이다.
이를 위해, 본 발명은, 전극 패드를 갖는 웨이퍼; 상기 웨이퍼의 상면에 형성되며, 일측에 상기 전극 패드를 노출시키는 노출홀이 형성되고 타측에 완충홈을 갖는 지지 포스트부가 형성되는 절연층; 상기 절연층의 상면에 형성되며, 일단이 상기 전극 패드와 연결되고 타단이 상기 지지 포스트부까지 연장되는 재분배층; 상기 재분배층 및 상기 절연층의 상면에 형성되고, 상기 지지 포스트부에 형성된 재분배층을 노출시키는 인캡슐레이션층; 그리고 상기 재분배층의 노출된 부위에 구비되는 솔더 범프;를 포함하는 반도체 장치 및 그 제조방법이 제공한다.
반도체 장치, 웨이퍼, 전극 패드, 절연층, 재분배층, 인캡슐레이션층, 솔더 범프, 완충홈, 지지 포스트부

Description

반도체 장치 및 그 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 장치에 관한 것으로서, 보다 자세하게는 반도체 장치의 구조를 개선하여 반도체 장치의 실장시 열팽창계수 차이에 의한 솔더 범프의 파손을 최소화하여 신뢰성을 향상할 수 있고, 제조공정을 단순화하여 제조비용의 절감 및 생산성을 향상할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 전자 기기나 장치의 소형화 요구에 따라, 그것에 사용되는 반도체 장치의 소형화 및 고밀도화가 도모되고 있다.
이 때문에, 반도체 장치의 형상을 각각의 반도체 소자(반도체 칩)의 형상에 최대한 근접시킴으로써 소형화를 도모한 칩 사이즈패키지(CSP) 구조의 반도체 장치가 개발되어 제조되고 있다.
이하, 종래 기술에 따른 반도체 장치를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체 장치를 나타낸 단면도로서, 도 1에 도시된 바와 같이, 종래 반도체 장치는, 상면에 전극 패드(2)를 갖는 웨이퍼(1)와, 상기 웨이퍼(1)의 상면에 형성되고 상기 전극 패드(2)를 노출시키는 절연층(3)과, 상기 절연층(3)의 상면에 형성되고 일단이 상기 전극 패드(2)와 연결되는 재분배층(4)과, 상기 절연층(3)과 상기 재분배층(4)의 상면에 형성되고 상기 재분배층(4)의 타단을 노출시키는 수지층(5)과, 상기 수지층(5)의 상면에 형성되고 상기 재분배층(4)의 타단과 연결되는 접합보조층(6)과, 상기 접합보조층(6)에 형성되는 솔더볼(7)을 포함하여 구성된다.
상기와 같이 구성된 종래 반도체 장치의 제조방법은 다음과 같다.
먼저, 웨이퍼(1)의 상면에 전극 패드(2)를 형성하고, 상기 웨이퍼(1)의 상면에 절연층(3)을 도포한다.
그리고, 상기 절연층(3)을 포토리소그라피 공정을 통해 식각하여 상기 전극 패드(2)가 노출되도록 한다.
그 다음, 상기 절연층(3)의 상면에 금속층을 진공 증착 공정을 통해 도포한 후, 상기 금속층을 포토리소그라피 공정을 통해 식각하여 상기 절연층(3)을 통해 노출된 전극 패드(2)와 연결된 금속 패턴으로 사용되는 재분배층(4)을 형성한다.
그리고, 상기 절연층(3) 및 상기 재분배층(4)의 상면에 수지층(5)을 도포한 후, 상기 수지층(5)을 포토리소그라피 공정을 통해 식각하여 상기 재분배층(4) 중 상기 전극 패드(2)와 연결된 쪽의 반대쪽 일부가 노출되도록 한다.
그 다음, 상기 수지층(5)의 상면에 금속층을 진공 증착 공정을 통해 도포한 후, 상기 금속층을 포토리소그라피 공정을 통해 식각하여 상기 재분배층(4)의 노출된 부위와 연결되고 솔더볼(7)이 형성되는 접합부로 사용되는 접합보조층(6)을 형성한다.
마지막으로, 상기 접합보조층(6)에 리플로우 공정을 통해 솔더볼(7)을 형성하면 종래 반도체 장치의 제작이 완료된다.
그러나, 종래 반도체 장치는 다음과 같은 문제점이 있었다.
종래 반도체 장치는 인쇄회로기판에 실장시 인쇄회로기판과의 열팽창계수 차이에 의해 솔더볼(7)로 응력이 집중되어 솔더볼(7)에 크랙이 발생되거나 파손되는 문제점이 있었다.
즉, 통상 반도체 장치의 열팽창계수는 대략 3ppm/k이고 인쇄회로기판의 열팽창계수는 대략 20ppm/k로 형성되어 상호 열팽창계수의 차이가 크기 때문에, 인쇄회로기판에 반도체 장치를 실장한 후 열팽창계수 차이에 의하여 반도체 장치 또는 인쇄회로기판에 심한 휨변형이 발생되어 이에 따라 인쇄회로기판에 반도체 장치를 실장하는 실장 매개체인 솔더볼(7)에 응력이 집중됨으로써 솔더볼(7)에 크랙이 발생하거나 심한 경우 파손되고 신뢰성이 떨어지는 문제점이 있었다.
그리고, 종래 반도체 장치는 제조 공정이 복잡하고 제조 시간이 오래 걸려 제조비용이 상승하고 생산성이 저하되는 문제점이 있었다.
즉, 종래 반도체 장치는 상기 전극 패드(2)를 노출시키기 위하여 상기 절연층(3)을 포토리소그라피 공정을 통해 식각하고 재분배층(4)을 형성하기 위해 금속층을 포토리소그라피 공정을 통해 식각하는 공정 이외에, 상기 재분배층(4)을 노출 시키기 위하여 수지층(5)을 포토리소그라피 공정을 통해 식각하고 상기 접합보조층(6)을 형성하기 위하여 금속층을 포토리소그라피 공정을 통해 식각하는 과정이 수행되어야 하기 때문에, 제조 공정이 복잡하고 제조 시간이 오래 걸려 제조비용이 증가함은 물론 생산성이 떨어지는 문제점이 있었다.
따라서, 본 발명은 종래 카메라 모듈의 제작 과정에서 제기되고 있는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 반도체 장치의 구조를 개선하여 반도체 장치의 실장시 열팽창계수 차이에 의한 솔더 범프의 파손을 최소화하여 신뢰성을 향상할 수 있고, 제조공정을 단순화하여 제조비용의 절감 및 생산성을 향상할 수 있는 반도체 장치 및 그 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 형태에 의하면, 전극 패드를 갖는 웨이퍼; 상기 웨이퍼의 상면에 형성되며, 일측에 상기 전극 패드를 노출시키는 노출홀이 형성되고 타측에 완충홈을 갖는 지지 포스트부가 형성되는 절연층; 상기 절연층의 상면에 형성되며, 일단이 상기 전극 패드와 연결되고 타단이 상기 지지 포스트부까지 연장되는 재분배층; 상기 재분배층 및 상기 절연층의 상면에 형성되고, 상기 지지 포스트부에 형성된 재분배층을 노출시키는 인캡슐레이션층; 그리고 상기 재분배층의 노출된 부위에 구비되는 솔더 범프;를 포함하는 반도체 장치가 제공된다.
상기 완충홈은, 상기 지지 포스트부의 테두리를 둘러싸는 형상으로 형성되고, 상기 절연층의 상면에서 상기 절연층의 하면까지 형성될 수 있다.
여기서, 상기 완충홈은 포토리소그라피 공정을 통해 상기 절연층을 식각하여 형성되는 것이 바람직하다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 일 형태에 의하면, 전극 패드가 형성된 웨이퍼의 상면에 절연층을 형성하는 단계; 상기 절연층에 상기 전극 패드를 노출시키는 노출홀 및 주위에 완충홈을 갖는 지지 포스트부를 형성하는 단계; 상기 절연층에 일단이 상기 전극 패드에 연결되고 타단이 상기 지지 포스트부까지 연장된 재분배층을 형성하는 단계; 상기 재분배층 및 상기 절연층의 상면에 인캡슐레이션층을 형성하는 단계; 상기 인캡슐레이션층에 상기 지지 포스트부에 형성된 재분배층을 노출시키는 접속홀을 형성하는 단계; 그리고 상기 재분배층의 노출 부위에 솔더 범프를 형성하는 단계;를 포함하는 반도체 장치의 제조방법이 제공된다.
상기 완충홈은, 상기 지지 포스트부의 테두리를 둘러싸는 형상으로 형성되고, 상기 절연층의 상면에서 상기 절연층의 하면까지 형성될 수 있다.
여기서, 상기 완충홈은 포토리소그라피 공정을 통해 상기 절연층을 식각하여 형성되는 것이 바람직하다.
그리고, 상기 접속홀은 포토리소그라피 공정을 통해 상기 인캡슐레이션층을 식각하여 형성되는 것이 바람직하다.
한편, 상기한 목적을 달성하기 위한 본 발명의 또 다른 일 형태에 의하면, 전극 패드를 갖는 웨이퍼; 상기 웨이퍼의 상면에 형성되며, 일측에 상기 전극 패드를 노출시키는 노출홀이 형성되고 타측에 완충홈을 갖는 지지 포스트부가 형성되는 절연층; 상기 절연층의 상면에 형성되며, 일단이 상기 전극 패드와 연결되고 타단이 상기 지지 포스트부까지 연장되는 재분배층; 상기 지지 포스트부가 형성된 재분배층에 형성되는 전도성 포스트; 상기 전도성 포스트의 상단부가 노출되도록 상기 재분배층 및 상기 절연층의 상면에 형성되는 인캡슐레이션층; 그리고, 상기 전도성 포스트의 노출된 상단부에 형성되는 솔더 범프;를 포함하는 반도체 장치가 제공된다.
여기서, 상기 전도성 포스트는 도전성을 갖는 폴리머로 형성될 수 있으며, 상기 전도성 포스트는 스텐실 프린팅(stencil printing) 또는 스크린 프린팅(screen printing)에 의해 형성되는 것이 바람직하다.
그리고, 상기 솔더 범프의 하단부는 상기 전도성 포스트의 상단부 내측까지 진입하여 형성되는 것이 보다 바람직하다.
한편, 상기한 목적을 달성하기 위한 본 발명의 또 다른 일 형태에 의하면, 전극 패드가 형성된 웨이퍼의 상면에 절연층을 형성하는 단계; 상기 절연층에 상기 전극 패드를 노출시키는 노출홀 및 주위에 완충홈을 갖는 지지 포스트부를 형성하는 단계; 상기 절연층에 일단이 상기 전극 패드에 연결되고 타단이 상기 지지 포스트부까지 연장된 재분배층을 형성하는 단계; 상기 지지 포스트부에 형성된 재분배층에 전도성 포스트를 형성하는 단계; 상기 전도성 포스트의 상단부가 노출되도록 상기 재분배층 및 상기 절연층의 상면에 인캡슐레이션층을 형성하는 단계; 그리고 상기 전도성 포스트의 노출된 상단부에 솔더 범프를 형성하는 단계;를 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명에 따른 반도체 장치 및 그 제조방법에 의하면, 반도체 장치의 실장시 솔더 범프로 집중되는 응력을 최대한으로 분산하여 열팽창계수 차이에 의한 솔더 범프의 파손을 최소화함으로써 반도체 장치의 신뢰성을 향상할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 장치 및 그 제조방법에 의하면, 반도체 장치를 제조하기 위한 공정을 단순화하여 제조비용을 절감할 수 있고, 반도체 장치의 생산성을 향상할 수 있는 효과가 있다.
이하, 본 발명에 따른 반도체 장치 및 그 제조방법에 대한 바람직한 실시예가 첨부된 도면을 참조하여 보다 상세하게 설명된다.
제1 실시예에 따른 반도체 장치
먼저, 첨부된 도 2를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 설명하면 다음과 같다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 전극 패드(120)를 갖는 웨이퍼(110)와, 상기 웨이퍼(110)의 상면에 형성되며 일측에 상 기 전극 패드(120)를 노출시키는 노출홀(131)이 형성되고 타측에 완충홈(132)을 갖는 지지 포스트부(135)가 형성되는 절연층(130)과, 상기 절연층(130)의 상면에 형성되며 일단이 상기 전극 패드(120)와 연결되고 타단이 상기 지지 포스트부(135)까지 연장되는 재분배층(140)과, 상기 재분배층(140) 및 상기 절연층(130)의 상면에 형성되고 상기 지지 포스트부(135)에 형성된 재분배층(140)을 노출시키는 인캡슐레이션층(150), 그리고 상기 재분배층(140)의 노출된 부위에 구비되는 솔더 범프(160)를 포함하여 구성된다.
여기서, 상기 절연층(130)에 형성된 노출홀(131) 및 완충홈(132)은 포토리소그라피 공정을 통해 상기 절연층(130)을 식각하여 형성되는 것이 바람직하다.
그리고, 상기 완충홈(132)이 형성됨으로써 상기 지지 포스트부(135) 역시 형성된다.
이때, 상기 완충홈(132)은, 상기 지지 포스트부(135)의 테두리를 둘러싸는 형상으로 형성된다.
그리고, 상기 완충홈(132)은 상기 절연층(130)을 식각할 경우 식각 마스크로 블랙 앤 클리어(black & clear) 패턴의 노멀한 포토 마스크를 사용함으로써, 상기 노출홀(131)과 마찬가지로 상기 절연층(130)의 상면에서 하면까지 연장된 홀 형태로 형성할 수 있다.
또한, 도시하진 않았지만, 상기 완충홈(132)은 상기 절연층(130)을 식각할 경우 식각 마스크를 하프 톤(half-tone) 마스크 또는 그레이 스케일(gray-scale) 마스크를 사용함으로써, 상기 절연층(130)의 상면에서 절연층(130)의 내부로 일부 분만 에칭된 홈 형태로 형성할 수도 있다.
상기와 같이 본 발명의 제1 실시예에 따른 반도체 장치는 솔더 범프(160)를 재분배층(140)에 형성하되, 주위에 완충홈(131)을 갖는 지지 포스트부(135)에 형성된 재분배층(140)에 솔더 범프(160)를 형성함으로써, 상기 솔더 범프(170)에 집중되는 응력을 상기 완충홈(131)을 통해 최대한으로 분산하고 완충 및 완화시킴으로써 솔더 범프(170)의 크랙 또는 파손을 최소한으로 방지할 수 있어 반도체 장치의 신뢰성을 향상할 수 있는 이점이 있다.
제1 실시예에 따른 반도체 장치의 제조방법
다음으로, 첨부된 도 3 내지 도 8을 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 설명하면 다음과 같다.
도 3 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 순차적으로 나타낸 단면도로서, 도 3은 웨이퍼의 상면에 전극 패드가 형성된 상태를 나타낸 단면도이고, 도 4는 절연층에 노출홀 및 완충홈을 갖는 지지 포스트부가 형성된 상태를 나타낸 단면도이며, 도 5는 금속층의 상면에 마스크가 패터닝된 상태를 나타낸 단면도이고, 도 6은 재분배층이 형성된 상태를 나타낸 단면도이며, 도 7은 인캡슐레이션층에 접속홀이 형성된 상태를 나타낸 단면도이고, 도 8은 솔더 범프가 형성된 상태를 나타낸 단면도이다.
먼저, 도 3에 도시된 바와 같이, 웨이퍼(110)의 상면에 전극 패드(120)를 형성한다.
그리고, 도 4에 도시된 바와 같이, 상기 웨이퍼(110)의 상면에 절연층(130)을 도포하고, 상기 절연층(130)을 포토리소그라피 공정을 통해 식각하여 상기 전극 패드(120)를 노출시키는 노출홀(131) 및 완충홈(132)을 형성한다.
또한, 상기 완충홈(132)이 형성됨으로써 상기 완충홈(132)의 내측에는 주위에 완충홈(132)을 갖는 지지 포스트부(135)가 자연히 형성된다.
여기서, 상기 완충홈(132)은 상기 절연층(130)을 식각할 경우 식각 마스크로 블랙 앤 클리어(black & clear) 패턴의 노멀한 포토 마스크를 사용함으로써, 상기 노출홀(131)과 마찬가지로 상기 절연층(130)의 상면에서 하면까지 연장된 홀 형태로 형성할 수 있다.
이때, 상기 완충홈(132)은 상기 절연층(130)을 식각할 경우 식각 마스크를 하프 톤(half-tone) 마스크 또는 그레이 스케일(gray-scale) 마스크를 사용함으로써, 상기 절연층(130)의 상면에서 절연층(130)의 내부로 일부분만 에칭된 홈 형태로 형성할 수도 있다.
그 다음, 도 5에 도시된 바와 같이, 상기 절연층(130)의 상면에 금속층을 도포한 후, 상기 금속층에 식각 마스크(145)를 패터닝하여 포토리소그라피 공정을 통해 식각한다.
그리고, 상기와 같은 포토리소그라피 공정을 거치면, 도 6에 도시된 바와 같이, 일단이 전극 패드(120)에 연결되고 타단이 지지 포스트부(135)까지 연장된 재분배층(140)이 형성된다.
즉, 상기 절연층(130)의 노출홀(131)을 통해 노출된 전극 패드(120)와 연결 된 금속 패턴으로 사용되는 재분배층(140)이 형성된다.
그 다음, 도 7에 도시된 바와 같이, 상기 재분배층(140) 및 상기 절연층(130)의 상면에 접속홀(155)을 갖는 인캡슐레이션층(150)을 형성한다.
이때, 상기 접속홀(155)은 상기 재분배층(140) 및 상기 절연층(130)의 상면에 에폭시 수지 등을 도포한 후, 상기와 같이 도포된 에폭시 수지층을 포토리소그라피 공정을 통해 식각하여 형성할 수 있다.
마지막으로, 상기 인캡슐레이션층(150)의 접속홀(155)에 솔더 범프(160)를 리플로우 공정 등을 통해 형성하면 본 발명의 제1 실시예에 따른 반도체 장치의 제작이 완료된다.
이때, 상기 솔더 범프(160)는 상기 접속홀(155)을 통해 노출된 재분배층(140)과 접합되어 전기적으로 연결됨으로써 이로 구성된 반도체 장치가 외부 기판에 실장될 경우 외부 단자로써 사용될 수 있는 것이다.
제2 실시예에 따른 반도체 장치
다음으로, 첨부된 도 9를 참조하여 본 발명의 제2 실시예에 따른 반도체 장치를 설명하면 다음과 같다.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 9에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 장치는, 전극 패드(220)를 갖는 웨이퍼(210)와, 상기 웨이퍼(210)의 상면에 형성되며 일측에 상기 전극 패드(220)를 노출시키는 노출홀(231)이 형성되고 타측에 완충홈(232)을 갖는 지지 포스트부(235)가 형성되는 절연층(230)과, 상기 절연층(230)의 상면에 형성되며 일단이 상기 전극 패드(220)와 연결되고 타단이 상기 지지 포스트부(235)까지 연장되는 재분배층(240)과, 상기 지지 포스트부(235)가 형성된 재분배층(240)에 형성되는 전도성 포스트(250)와, 상기 전도성 포스트(250)의 상단부가 노출되도록 상기 재분배층(240) 및 상기 절연층(230)의 상면에 형성되는 인캡슐레이션층(260), 그리고 상기 전도성 포스트(250)의 노출된 상단부에 형성되는 솔더 범프(270)를 포함하여 구성된다.
여기서, 상기 전도성 포스트(250)는 도전성을 갖는 폴리머로 형성된 전도성 폴리머 포스트로 이루어질 수 있다.
이때, 상기 전도성 포스트(250)는 스텐실 프린팅(stencil printing) 또는 스크린 프린팅(screen printing) 등의 인쇄법을 통해 형성되는 것이 바람직하다.
즉, 상기 전도성 포스트(250)는 상기 지지 포스트부(235)가 형성된 재분배층(240)에 스텐실 프린팅 또는 스크린 프린팅과 같은 공정으로 형성됨으로써, 기존에 재분배층과 솔더볼을 연결하기 위한 접합보조층이 형성될 공간을 위한 포토리소그라피 공정과 접합보조층을 형성하기 위한 포토리소그라피 공정을 삭제할 수 있어, 제조 공정을 단순화하고 제조 시간을 줄임으로써 제조비용을 절감하고 생산성을 향상할 수 있는 이점이 있다.
또한, 상기 전도성 포스트(250)는 도전성을 갖는 폴리머로 형성되고 상기 솔더 범프(270)가 접합되는 상단부를 제외하고 상기 인캡슐레이션층(260)에 의해 둘러싸여져 있으며 주위에 완충홈(232)을 갖는 지지 포스트(235)에 형성된 재분배 층(240)에 형성되어 있기 때문에, 상기 솔더 범프(270)에 집중되는 응력을 최대한으로 분산하고 완충하는 역할을 함으로써 솔더 범프(270)의 크랙 또는 파손을 최소한으로 방지할 수 있어 반도체 장치의 신뢰성을 향상할 수 있는 이점이 있다.
한편, 상기 솔더범프(270)의 하단부는 상기 전도성 포스트(250)의 상단부 내측까지 진입하여 형성될 수 있다.
따라서, 솔더범프(270)의 접합성을 향상하여 외력에 의한 솔더범프(270)의 크랙 및 파단을 최소화하여 이로 구성된 반도체 장치의 신뢰성을 더욱 향상할 수 있는 이점이 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할것이다.
도 1은 종래 기술에 따른 반도체 장치를 나타낸 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 나타낸 단면도.
도 3 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 순차적으로 나타낸 단면도로서,
도 3은 웨이퍼의 상면에 전극 패드가 형성된 상태를 나타낸 단면도
도 4는 절연층에 노출홀 및 완충홈을 갖는 지지 포스트부가 형성된 상태를 나타낸 단면도
도 5는 금속층의 상면에 마스크가 패터닝된 상태를 나타낸 단면도
도 6은 재분배층이 형성된 상태를 나타낸 단면도
도 7은 인캡슐레이션층에 접속홀이 형성된 상태를 나타낸 단면도
도 8은 솔더 범프가 형성된 상태를 나타낸 단면도이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치를 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
110: 웨이퍼 120: 전극 패드
130: 절연층 131: 노출홀
132: 완충홈 135: 지지 포스트부
140: 재분배층 145: 마스크
150: 인캡슐레이션층 155: 접속홀
160: 솔더 범프 250: 전도성 포스트

Claims (14)

  1. 전극 패드를 갖는 웨이퍼;
    상기 웨이퍼의 상면에 형성되며, 일측에 상기 전극 패드를 노출시키는 노출홀이 형성되고 타측에 완충홈을 갖는 지지 포스트부가 형성되는 절연층;
    상기 절연층의 상면에 형성되며, 일단이 상기 전극 패드와 연결되고 타단이 상기 지지 포스트부까지 연장되는 재분배층;
    상기 재분배층 및 상기 절연층의 상면에 형성되고, 상기 지지 포스트부에 형성된 재분배층을 노출시키는 인캡슐레이션층; 그리고
    상기 재분배층의 노출된 부위에 구비되는 솔더 범프;
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 완충홈은 상기 지지 포스트부의 테두리를 둘러싸는 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 완충홈은 상기 절연층의 상면에서 상기 절연층의 하면까지 형성되는 것 을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 완충홈은 포토리소그라피 공정을 통해 상기 절연층을 식각하여 형성되는 것을 특징으로 하는 반도체 장치.
  5. 전극 패드가 형성된 웨이퍼의 상면에 절연층을 형성하는 단계;
    상기 절연층에 상기 전극 패드를 노출시키는 노출홀 및 주위에 완충홈을 갖는 지지 포스트부를 형성하는 단계;
    상기 절연층에 일단이 상기 전극 패드에 연결되고 타단이 상기 지지 포스트부까지 연장된 재분배층을 형성하는 단계;
    상기 재분배층 및 상기 절연층의 상면에 인캡슐레이션층을 형성하는 단계;
    상기 인캡슐레이션층에 상기 지지 포스트부에 형성된 재분배층을 노출시키는 접속홀을 형성하는 단계; 그리고
    상기 재분배층의 노출 부위에 솔더 범프를 형성하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  6. 제5항에 있어서,
    상기 완충홈은 상기 지지 포스트부의 테두리를 둘러싸는 형상으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제5항에 있어서,
    상기 완충홈은 상기 절연층의 상면에서 상기 절연층의 하면까지 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제5항에 있어서,
    상기 완충홈은 포토리소그라피 공정을 통해 상기 절연층을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제5항에 있어서,
    상기 접속홀은 포토리소그라피 공정을 통해 상기 인캡슐레이션층을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 전극 패드를 갖는 웨이퍼;
    상기 웨이퍼의 상면에 형성되며, 일측에 상기 전극 패드를 노출시키는 노출홀이 형성되고 타측에 완충홈을 갖는 지지 포스트부가 형성되는 절연층;
    상기 절연층의 상면에 형성되며, 일단이 상기 전극 패드와 연결되고 타단이 상기 지지 포스트부까지 연장되는 재분배층;
    상기 지지 포스트부가 형성된 재분배층에 형성되는 전도성 포스트;
    상기 전도성 포스트의 상단부가 노출되도록 상기 재분배층 및 상기 절연층의 상면에 형성되는 인캡슐레이션층; 그리고,
    상기 전도성 포스트의 노출된 상단부에 형성되는 솔더 범프;
    를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 전도성 포스트는 도전성을 갖는 폴리머로 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 전도성 포스트는 스텐실 프린팅(stencil printing) 또는 스크린 프린팅(screen printing)에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 솔더 범프의 하단부는 상기 전도성 포스트의 상단부 내측까지 진입하여 형성되는 것을 특징으로 하는 반도체 장치.
  14. 전극 패드가 형성된 웨이퍼의 상면에 절연층을 형성하는 단계;
    상기 절연층에 상기 전극 패드를 노출시키는 노출홀 및 주위에 완충홈을 갖는 지지 포스트부를 형성하는 단계;
    상기 절연층에 일단이 상기 전극 패드에 연결되고 타단이 상기 지지 포스트부까지 연장된 재분배층을 형성하는 단계;
    상기 지지 포스트부에 형성된 재분배층에 전도성 포스트를 형성하는 단계;
    상기 전도성 포스트의 상단부가 노출되도록 상기 재분배층 및 상기 절연층의 상면에 인캡슐레이션층을 형성하는 단계; 그리고
    상기 전도성 포스트의 노출된 상단부에 솔더 범프를 형성하는 단계;
    를 포함하는 반도체 장치의 제조방법.
KR1020070139081A 2007-12-27 2007-12-27 반도체 장치 및 그 제조방법 KR20090070916A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070139081A KR20090070916A (ko) 2007-12-27 2007-12-27 반도체 장치 및 그 제조방법
US12/078,049 US20090166859A1 (en) 2007-12-27 2008-03-26 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070139081A KR20090070916A (ko) 2007-12-27 2007-12-27 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20090070916A true KR20090070916A (ko) 2009-07-01

Family

ID=40797161

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070139081A KR20090070916A (ko) 2007-12-27 2007-12-27 반도체 장치 및 그 제조방법

Country Status (2)

Country Link
US (1) US20090166859A1 (ko)
KR (1) KR20090070916A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101111429B1 (ko) * 2010-04-26 2012-02-16 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
KR101631406B1 (ko) * 2015-02-09 2016-06-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058726B1 (en) * 2008-05-07 2011-11-15 Amkor Technology, Inc. Semiconductor device having redistribution layer
DE102008028300B4 (de) * 2008-06-13 2021-10-07 Tdk Electronics Ag Leiterplatte mit flexiblem Bereich und Verfahren zur Herstellung
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8618658B1 (en) 2010-03-19 2013-12-31 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8552557B1 (en) * 2011-12-15 2013-10-08 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8664090B1 (en) 2012-04-16 2014-03-04 Amkor Technology, Inc. Electronic component package fabrication method
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
US10217644B2 (en) * 2012-07-24 2019-02-26 Infineon Technologies Ag Production of adhesion structures in dielectric layers using photoprocess technology and devices incorporating adhesion structures
US9245862B1 (en) 2013-02-12 2016-01-26 Amkor Technology, Inc. Electronic component package fabrication method and structure
US9984987B2 (en) * 2016-08-05 2018-05-29 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US10256179B2 (en) 2017-02-06 2019-04-09 Nanya Technology Corporation Package structure and manufacturing method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004529A (ko) * 1999-06-29 2001-01-15 김영환 웨이퍼 레벨 패키지 및 그의 제조 방법
US20070297151A1 (en) * 2006-06-27 2007-12-27 Mosley Larry E Compliant conductive interconnects

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101111429B1 (ko) * 2010-04-26 2012-02-16 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
KR101631406B1 (ko) * 2015-02-09 2016-06-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9871011B2 (en) 2015-02-09 2018-01-16 Amkor Technology, Inc. Semiconductor package using a contact in a pleated sidewall encapsulant opening

Also Published As

Publication number Publication date
US20090166859A1 (en) 2009-07-02

Similar Documents

Publication Publication Date Title
KR20090070916A (ko) 반도체 장치 및 그 제조방법
US7413931B2 (en) Semiconductor device manufacturing method
US8704350B2 (en) Stacked wafer level package and method of manufacturing the same
US7161242B2 (en) Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element
US8278213B2 (en) Semiconductor device and manufacturing method of the same
US8120176B2 (en) Semiconductor device having a conductive bump
KR100817079B1 (ko) 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈
US8123965B2 (en) Interconnect structure with stress buffering ability and the manufacturing method thereof
JP5091600B2 (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
KR100368029B1 (ko) 반도체장치
KR20090070917A (ko) 반도체 장치 및 그 제조방법
US9373526B2 (en) Chip package and method for forming the same
KR20020018116A (ko) 수지로 캡슐화된 ｂｇａ형 반도체 장치 및 그의 제조방법
CN111312665B (zh) 封装结构及其制造方法
KR101003658B1 (ko) 적층 웨이퍼 레벨 패키지 및 이의 제조 방법
US20120223425A1 (en) Semiconductor device and fabrication method thereof
KR100343454B1 (ko) 웨이퍼 레벨 패키지
US11694904B2 (en) Substrate structure, and fabrication and packaging methods thereof
KR101022878B1 (ko) 솔더범프를 갖는 기판 및 그 제조방법
US10074581B2 (en) Chip package having a patterned conducting plate and a conducting pad with a recess
JP2006269804A (ja) 半導体装置
KR100781146B1 (ko) 탭 본딩을 이용한 비지에이 패키지 및 그 제조방법
JP2008172213A (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
US8314345B2 (en) Device mounting board and semiconductor module
KR20090014014A (ko) 반도체 패키지 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application