WO2011021364A1 - 半導体装置およびその製造方法 - Google Patents

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玉置　友博
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor device in which an integrated circuit wiring layer is formed on a substrate and a manufacturing method thereof, and more particularly to a semiconductor device mounted on another circuit substrate and packaged.
  • a semiconductor device is used as a package that is directly mounted on a circuit board on which a power supply circuit, a signal processing circuit, an input / output circuit element, and the like are mounted and surface-mounted.
  • FIG. 16 is a diagram showing a cross-sectional configuration of a flip chip BGA described in Patent Document 1 using a conventional semiconductor device.
  • the conventional flip chip BGA 50 is wired on the front and back surfaces of the semiconductor device 51 in which the integrated circuit wiring layer 62 and the electrode 63 are formed on the same surface of the substrate 61 and the interposer body 64.
  • the interposer 52 in which the patterns 65 and 66 are formed and the circuit board 53 in which the wiring pattern 68 is formed on the surface of the resin substrate 67 are laminated.
  • the electrode 63 of the semiconductor device 51 and the wiring pattern 65 formed on one surface of the interposer 52 are further combined with the wiring pattern 66 formed on the other surface of the interposer 52 and the resin of the circuit board 53.
  • a wiring pattern 68 formed on the substrate 67 is connected by a protruding electrode 54 made of a solder ball.
  • the thermal expansion coefficient of silicon that is the material of the substrate 61 of the semiconductor device 51 is different from that of the resin that is the material of the resin substrate 67 of the circuit substrate 53, solder reflow or the like when forming the flip chip BGA 50 is performed.
  • a shape change occurs between the semiconductor device 51 and the circuit board 53 during the high-temperature cycle.
  • the technique of Patent Document 1 is such that the interposer body 64 of the interposer 52 disposed between the semiconductor device 51 and the circuit board 53 is formed of a stretchable film or a material having rubber elasticity.
  • the interposer body 64 expands and contracts, so that the connection by the protruding electrodes 54 is disconnected, or the board 61 of the semiconductor device 51 that is weak in strength is cracked and damaged. It tries to solve such problems.
  • connection reliability is lowered due to the thinning of the semiconductor device 51.
  • the semiconductor device 51 is thinned, warpage occurs in the semiconductor device 51 due to film stress generated between silicon, which is a material of the substrate 61, and an insulating film such as SiN or SiO 2 formed on the surface of the substrate 61. To do.
  • the substrate 61 becomes thinner, the ratio of the thickness of the insulating film to the thickness of the substrate 61 increases, and the warp of the semiconductor device 51 increases.
  • the semiconductor device 51 is warped, the gap between the semiconductor device 51 and the interposer 52 is partially increased, and the connection between the semiconductor device 51 and the interposer 52 becomes insufficient, resulting in a decrease in connection reliability. .
  • the package thickness is increased by using the interposer 52 in the flip chip BGA 50. Since the thickness of the interposer 52 in which the wiring patterns 65 and 66 are formed on the two surfaces is about 0.1 mm to 0.3 mm, the flip chip BGA 50 is compared with the case where the interposer 52 is not used. Thicken by the thickness.
  • the interposer 52 there is a problem that physical damage such as chipping or cracking caused by an external force applied to the semiconductor substrate 51 during the assembly process or after completion cannot be avoided.
  • the silicon base material of the substrate 61 may be chipped or cracked.
  • the substrate 61 may be chipped or cracked due to, for example, thermal stress of the underfill resin.
  • the present invention solves the above-described problems in the prior art, provides a semiconductor device that can cope with an increase in area and thickness of a semiconductor device, does not deteriorate connection reliability, and is less prone to damage due to external force, and a method for manufacturing the same.
  • the purpose is to do.
  • a semiconductor device corresponds to a first main surface and a back surface of the first main surface, and a part of the protrusion has an area smaller than the area of the first main surface.
  • An integrated circuit wiring layer formed on the first main surface, and a plurality of electrodes formed on the convex portion of the second main surface. And a substrate connected by through wiring.
  • the semiconductor device manufacturing method of the present invention is any of the semiconductor device manufacturing methods according to the present invention, wherein the integrated circuit wiring layer is formed on the first main surface of the substrate;
  • the method includes a step of forming the through wiring on a substrate and a step of forming the electrode on the second main surface.
  • the integrated circuit wiring layer formed on the first main surface and the electrode formed on the convex portion of the second main surface are connected by the through wiring, and the electrode is connected to the first main surface. It is formed in the convex part of the 2nd main surface whose area is smaller than this. For this reason, even if the integrated circuit wiring layer is increased, the area of the convex portion of the second main surface on which the electrode connected to the circuit board is formed is small. Change does not increase. As a result, high connection reliability with the circuit board can be ensured even for a semiconductor device with a large area or a reduced thickness without increasing the thickness of the semiconductor package.
  • the semiconductor device of the present invention can be easily manufactured.
  • the semiconductor device corresponds to a first main surface and a back surface of the first main surface, and a second portion in which a protrusion having an area smaller than the area of the first main surface is formed.
  • the integrated circuit wiring layer formed on the first main surface and the plurality of electrodes formed on the convex portion of the second main surface are connected by through wiring.
  • a substrate was provided.
  • a stress relaxation material is embedded in a concave portion which is a portion other than the convex portion of the second main surface.
  • the surface of the stress relaxation material embedded in the concave portion is formed so as to protrude from the surface of the convex portion. In this way, when the semiconductor device is in a wafer state, even if a plurality of wafers are stacked, it is possible to effectively prevent physical contact between the integrated circuit wiring layer and the electrode of the adjacent wafer. It is possible to prevent electrostatic breakdown of circuit components in the integrated circuit wiring layer. Further, when the wafer is attached to a wafer attaching sheet or the like, it is possible to prevent the electrode from being damaged due to physical contact.
  • a plurality of electrodes are formed on the surface of the stress relaxation material embedded in the recess.
  • the electrode formed on the surface of the stress relaxation material is connected to the integrated circuit wiring layer by through wiring, so that the electrode formed on the surface of the stress relaxation material is integrated with the integrated circuit wiring layer and the circuit board. It can be used effectively for connection.
  • the surface of the stress relieving material is formed to be recessed from the surface of the convex portion, the electrode on the surface of the stress relieving material and the circuit board can be connected with a thick protruding electrode, Connection reliability between the semiconductor device and the circuit board can be improved.
  • the electrode formed on the convex portion of the second main surface is covered with an insulating layer, and the external electrode formed on the surface of the insulating layer is connected to the electrode. Can be formed.
  • the insulating layer from resin or the like, the difference in thermal expansion coefficient between the semiconductor device and the circuit board can be further reduced. For this reason, the connection reliability between the external electrode and the circuit board can be further improved.
  • connection line connecting the electrode formed on the second main surface and the external electrode formed on the surface of the insulating layer is drawn out radially from the electrode to the external electrode, so that the interval between the external electrodes (pitch ) Can be made wider than the interval (pitch) of the electrodes. This makes it possible to increase the size (bump or ball diameter) of the external electrode and improve the connection reliability between the external electrode and the circuit board.
  • a plurality of the semiconductor devices of the present invention described above are stacked in the thickness direction of the substrate, and a plurality of stacked electrodes formed on the integrated circuit wiring layer are stacked. It is preferable that it is connected with. By doing so, a packaged multi-layer semiconductor device can be easily obtained.
  • an electronic component or a heat radiating means is installed in the recess. By doing in this way, the recessed part of the 2nd main surface of a semiconductor device can be utilized more effectively.
  • the method for manufacturing a semiconductor device of the present invention includes a step of forming the integrated circuit wiring layer on the first main surface of the substrate, a step of forming the through wiring on the substrate, and the second main surface. Forming the electrode on the surface.
  • each figure referred below demonstrates only the main member required in order to demonstrate this invention among the members which comprise the semiconductor device which is embodiment of this invention for convenience of explanation. is there. Therefore, the semiconductor device and the manufacturing method thereof according to the present invention can include arbitrary constituent members that are not shown in the respective drawings to be referred to.
  • the dimensions of the members in each figure do not necessarily faithfully represent the dimensions of the actual constituent members and the dimensional ratios of the members.
  • FIG. 1 is a cross-sectional configuration diagram of a semiconductor device 100 according to a first embodiment of the present invention.
  • FIG. 1 shows a state in which the semiconductor device 100 of the present embodiment is mounted on the circuit board 7.
  • an integrated circuit wiring layer 3 is formed on a first main surface 2 of a substrate 1. Further, a convex portion 11 and a concave portion 12 are formed on the second main surface 4 corresponding to the back surface of the first main surface of the substrate 1, and a plurality of electrodes 5 are formed on the convex portion 11. .
  • the integrated circuit wiring layer 3 formed on the first main surface 2 is connected to the electrode 5 formed on the convex portion 11 of the second main surface 4 through the through wiring 6 penetrating the inside of the substrate.
  • the area of the convex portion 11 of the second main surface 4 of the substrate 1 is smaller than the area of the first main surface 2.
  • the side surfaces of the substrate 1 that connect the concave portions 12 and the convex portions 11 of the second main surface 4 are the first main surface 2 and the second main surface 4. It is formed so as to form a right angle.
  • the semiconductor device of the present invention is not limited to this, and there is no limitation on the shape of the side surface portion connecting the convex portion 11 and the concave portion 12 of the second main surface 4. Accordingly, the side surface portion connecting the convex portion 11 and the concave portion 12 may have a shape that forms an obtuse angle or a shape that forms an acute angle.
  • an inclined surface or an R surface (curved surface) may be formed, and a plurality of steps may be formed in a step shape.
  • the substrate 1 is formed of a semiconductor material such as silicon or a material such as resin.
  • the integrated circuit wiring layer 3 formed on the first main surface 2 of the substrate 1 may be a semiconductor integrated circuit, a MEMS (Micro-Electro-Mechanical-System) element, or a semiconductor integrated circuit. A structure in which both the MEMS element and the MEMS element are mixed may be used, or a conductor wiring or the like may be used.
  • the integrated circuit wiring layer 3 can be formed on the substrate 1 by a normal semiconductor formation process such as a photolithography method.
  • the through wiring 6 can be formed by using a general via hole forming method in which a through hole is formed in the substrate 1 by an etching method, a laser processing method, a drilling process using a drill, and the like, and a metal conductor is filled therein.
  • the etching method for the substrate 1 can be formed by forming a photoresist pattern or the like and performing a selective etching process from the second main surface 4 side.
  • the electrode 5 on the convex portion 11 of the second main surface 4 may be formed in a predetermined position overlapping the through wiring 6 by patterning a metal layer formed on the substrate 1 using a photolithography method or the like. it can.
  • the semiconductor device 100 includes an electrode 5 formed on the convex portion 11 of the second main surface 4 and a wiring electrode 8 formed on a circuit board 7 such as a mother board. It is joined and packaged by the protruding electrode 9.
  • the protruding electrode 9 used for connection between the semiconductor device 100 of the present embodiment and the circuit board 7 can be formed using a plating method, a printing method, a stud bump method, a mounting method, or the like.
  • the plating method is a method of forming by electrolytic plating or electroless plating
  • the printing method is a method of printing a solder paste and then melting the solder paste to form solder bumps.
  • a method of supplying solder balls onto the convex portions 11 of the second main surface 4 of the substrate 1 and melting the solder balls to form solder bumps can be used.
  • the stud bump method is a method of forming a wire used for wire bonding by hitting the electrode 5 and tearing it.
  • the electrical connection between the protruding electrode 9 and the electrode 5 and between the protruding electrode 9 and the wiring electrode 8 is a metal-to-metal bond, a metal-to-metal contact connection, an adhesion with a conductive paste, or the like
  • a connection method in which the protruding electrode 9 is inserted into the concave portion of the electrode 5 so that the concave portion is formed in the electrode 5 may be used.
  • the convex portion 11 of the second main surface 4 is located in the central portion in the lateral direction of the semiconductor device 100, and on both sides of the semiconductor device 100, that is, on the left and right ends in the drawing. Is formed with a recess 12.
  • FIG. 2 shows an example of the semiconductor device 200 in which the unevenness position of the second main surface 5 is different.
  • the semiconductor device 200 having different concave and convex positions on the second main surface 5 has convex portions 210 formed at both lateral ends, that is, both lateral ends in FIG.
  • a recess 220 is formed at the center of the direction.
  • the integrated circuit wiring layer 203 is formed on the entire surface of the first main surface 202 of the substrate 201, and a plurality of electrodes 205 are formed on the convex portion 210 of the second main surface 204.
  • the electrode 205 is connected to the integrated circuit wiring layer 203 through the through wiring 206 penetrating the substrate 1 in the same manner as the semiconductor device 100 described with reference to FIG.
  • the concave portion 220 of the second main surface 204 is formed in the central portion in the lateral direction, but the concave portion 220 is formed in the second main surface 204 of the silicon substrate 201.
  • Various methods such as an etching method, a cutting process using a dicing blade, a laser process, a drill process, and the like can be used.
  • a photoresist pattern or the like can be formed on the second main surface 205 of the substrate 201, and selective etching treatment can be performed from the second main surface 204 side.
  • the shape of the boundary portion between the concave portion 220 and the convex portion 210 is a shape that forms a right angle, but the concave portion and the convex portion on the second main surface of the semiconductor device of the present invention.
  • the shape of the boundary portion between and is not limited to the right-angled shape as illustrated.
  • Various shapes such as an obtuse angle shape, an acute angle shape, an R surface (curved surface), and an inclined surface can be adopted.
  • FIGS. 1 and 2 in the semiconductor device of the present invention, various arrangements can be adopted for the concave and convex shapes of the convex portion and the concave portion of the second main surface of the substrate.
  • FIG. 3 shows an arrangement pattern of convex and concave portions having concave and convex shapes as viewed from the second main surface side of the substrate.
  • FIG. 3A is a concavo-convex pattern of the second main surface 4 in the semiconductor device 100 shown in FIG. 1, and shows a cross section taken along the line II ′ in FIG. 3A. 1.
  • the convex portion 11 is formed in the central portion of the substrate 1 and the periphery thereof is the concave portion 12. And the electrode 5 normally called an area pad is provided in the convex part 11.
  • FIG. 3B is a concavo-convex pattern of the second main surface 204 in the semiconductor device 200 shown in FIG. 2, and shows a cross section taken along the line II-II ′ in FIG. 3B. 2.
  • the convex portions 210 are formed at the four corner portions of the substrate 201, and the concave portions 220 are formed in a substantially cross-shaped shape.
  • An electrode 205 is provided on the convex portion 210.
  • FIG. 3C shows another uneven pattern on the second main surface of the semiconductor device.
  • four convex portions 310 are formed at approximately the center of each of the four sides of the second main surface, and the other portions are concave portions 320.
  • An electrode 305 is formed on the convex portion 310.
  • the second main surface of the substrate can be provided with uneven shapes in various patterns.
  • the concave portion is formed, the area of the convex portion of the second main surface compared to the first main surface is small, so the thermal expansion coefficient of the substrate and the substrate itself It is possible to effectively solve the above-described problem of the related art that the reliability of the connection between the semiconductor device and the circuit board decreases due to warpage or the like.
  • the height difference between the surface formed by the convex portion of the second main surface and the surface formed by the concave portion in other words, the convex portion when considered on the basis of the surface formed by the concave portion
  • the surface and the recess formed by the convex portion of the second main surface of the semiconductor device are within a range in which the strength of the substrate that does not affect the integrated circuit wiring layer formed on the first main surface is maintained. It is preferable to increase the difference in height from the surface to be formed.
  • a stress relaxation material is provided in the concave portion of the second main surface of the substrate. It is different in that it is buried.
  • FIG. 4 is a cross-sectional configuration diagram of a semiconductor device 400 according to the second embodiment of the present invention.
  • FIG. 4 is a diagram corresponding to the cross-sectional configuration diagram of the semiconductor device 100 according to the first embodiment of the present invention described in FIG. 1, and shows a state in which the semiconductor device 400 is mounted on the circuit board 7. Show.
  • the integrated circuit wiring layer 403 is formed on the first main surface 402 of the substrate 401, and the second main circuit corresponding to the back surface of the first main surface 402.
  • a plurality of electrodes 405 are formed on the convex portion 410 of the surface 404.
  • a stress relaxation material 430 is embedded in the recess 420 of the second main surface 404. Note that the integrated circuit wiring layer 403 and the electrode 405 of the substrate 401 are connected via a through wiring 406 penetrating the substrate 401.
  • the electrode 405 formed on the convex portion 410 of the second main surface 404 is a wiring electrode 8 formed on the circuit board 7 such as a mother board. And are packaged by bonding with the protruding electrodes 9.
  • the stress relaxation material 430 is embedded in the concave portion 420 of the second main surface 404 of the substrate 401.
  • the semiconductor device 100 of the first embodiment shown in FIG. Is different.
  • the stress relaxation material 430 fills the entire recess 420, in other words, the height of the surface of the stress relaxation material 430 embedded in the recess 420 is the height of the projection 410 of the second main surface 404.
  • the present invention is not limited to this, and the stress relaxation material 430 may be partially filled in the recess 420. Further, the stress relaxation material 430 may protrude from the surface of the convex portion 410 of the second main surface 404.
  • an insulating resin such as epoxy resin, glass / epoxy resin, BT resin, polyimide, PPE resin, silicon resin, fluorine resin, or conductive resin can be used. Further, ceramic, glass, metal, or the like can be used.
  • the structure of the stress relieving material 430 can be porous, fibrous, or the like in order to enhance the effect of relieving stress.
  • the embedding of the stress relaxation material 430 in the concave portion 420 is performed by first applying a resin that is a stress relaxation material to the entire wafer including the concave portion by a printing method, a spray coating method, a spin coating method, a compression molding method, or the like. Cover with. Since the stress relieving material needs to be selectively formed in the concave portion, the resin in unnecessary regions is removed by etching or polishing.
  • FIG. 5 shows a cross-sectional shape of another semiconductor device 500 according to the second embodiment.
  • This semiconductor device 500 is different from that shown in FIG. 4 in that a recess 520 formed in the second main surface 504 is formed in the central portion in the lateral direction of the semiconductor device.
  • the integrated circuit wiring layer 503 is formed on the first main surface 502 of the substrate 501, and the protrusions 510 are disposed at both lateral ends of the second main surface 504 of the substrate 501.
  • a plurality of electrodes 505 are formed.
  • the electrode 505 is connected to the integrated circuit wiring layer 503 through a through wiring 506 that penetrates the substrate 501.
  • This basic structure is the same as that of the semiconductor device 200 described with reference to FIG. 2 in the first embodiment, but the semiconductor device 500 of FIG. 5 has a recess 520 formed on the second main surface 504, The difference is that the stress relaxation material 530 is embedded.
  • the stress relaxation material 530 may be filled in a part of the recess 520, and the stress relaxation material 530 may have a shape protruding from the projection 510 of the second main surface 504. Is similar to the semiconductor device 400 described with reference to FIG.
  • FIG. 6 is a diagram for explaining the effect of the stress relaxation material 430 in the semiconductor device 400 of the present embodiment.
  • the semiconductor device 400 when the semiconductor device 400 is thinned, silicon, which is a material of the substrate 401, and an insulating film (not shown) such as SiN or SiO 2 formed on the surface thereof As shown in FIG. 6, the semiconductor device 400 may be warped due to the film stress generated during this time. Even in such a case, in the semiconductor device of the present invention, the electrode for connection with the circuit board is formed on the convex portion of the second main surface with a small area, so that the connection with the circuit board is possible. As described above, the decrease in reliability can be avoided.
  • the underfill resin 440 may be filled to protect the connection portion between the semiconductor device 400 and the circuit board 7.
  • the underfill resin 440 normally reaches the side surface portion A of the substrate 401 as shown in FIG.
  • the underfill resin 440 is thermally deformed to the side surface portion A of the substrate 401.
  • a tensile or compressive thermal stress acts.
  • the substrate 401 may be chipped or cracked at the stress concentration point.
  • the stress is relaxed in the concave portion 420 of the second main surface 404.
  • the stress relaxation material 430 can effectively absorb and reduce the thermal stress acting from the underfill resin 440. Therefore, even when the underfill resin 440 is filled when the semiconductor device 400 is mounted on the circuit board 7, it can be avoided that the semiconductor device 400 is damaged due to the thermal stress of the underfill resin 440. it can.
  • FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device 450 of the first modification of the present embodiment.
  • electrodes 451 and 452 are also formed on the surface of the stress relaxation material 430 embedded in the concave portion 420 of the second main surface 404. This is different from the semiconductor device 400 shown in FIG. 7 that have the same configuration as the semiconductor device 400 shown in FIG. 4 other than the electrodes 451 and 452 formed on the surface of the stress relaxation material 430 of the semiconductor device 450 shown in FIG. A detailed description will be omitted.
  • electrodes 451 and 452 are formed on the surface of the stress relaxation material 430. These electrodes 451 and 452 have the same configuration as the electrode 405 formed on the convex portion 404, and the wiring electrode 453 formed on the surface of the circuit board 7 by the protruding electrode 9 similarly to the electrode 405. It is connected. For this reason, the arrangement of the wiring electrodes 9 and 453 on the circuit board 7 is different from that of the circuit board 7 connected to the semiconductor device 100 shown in FIG.
  • the electrode 451 formed on the surface of the stress relieving material 430 has one end formed on the convex portion 404 and connected to the through electrode 406 penetrating the substrate, and the other end is stress relieving material. Located on 430, the other end is connected to the wiring electrode 453 on the circuit board 7 via the protruding electrode 9. By doing in this way, the arrangement position of the wiring electrodes 8 and 453 on the circuit board 7 can be expanded, and the circuit wiring pattern design margin on the circuit board 7 can be expanded.
  • the other electrode 452 formed on the surface of the stress relaxation material 430 is a dummy electrode that is not connected to the through electrode 406 connected to the integrated circuit wiring layer 403 formed on the first main surface 2. is there. Therefore, it is only physically fixed to the wiring electrode 453 of the circuit board 7 via the protruding electrode 9 and is electrically connected to a circuit wiring pattern (not shown) formed on the circuit board. Not.
  • the electrodes 451 and 452 are formed on the stress relaxation material 430 as described above, and these electrodes 451 and 452 are connected to the wiring electrodes of the circuit board 7 by the protruding electrodes 9.
  • the semiconductor device 450 is deformed and stress is applied in a direction in which the semiconductor device 450 and the circuit board 7 are separated from each other, this can be canceled. For this reason, the semiconductor device 450 with high connection reliability with the circuit board 7 can be obtained.
  • one electrode 451 formed on the stress relaxation material 430 is formed so that one end thereof extends over the surface of the convex portion 410, and the integrated circuit wiring on the first main surface 402 is formed through the through wiring.
  • the number of electrodes formed on the stress relaxation material 430 is not limited to two rows on one side, as shown in FIG. 7, and is formed according to the area of the formation region of the recess 420 and the stress relaxation material 430. The number of electrodes (number of columns) can be adjusted as appropriate.
  • FIG. 8 is a cross-sectional view showing a configuration of a semiconductor device 460 of a second modification example of the present embodiment.
  • the semiconductor device 460 of the second modification example of the present embodiment illustrated in FIG. 8 As in the semiconductor device 450 according to the first modification example illustrated in FIG. 7, the semiconductor device 460 is embedded in the concave portion 420 of the second main surface 404.
  • An electrode 463 is formed on the surface of the stress relieving material 430.
  • the electrode 463 formed on the surface of the stress relaxation material 430 is not a dummy electrode, and the through wiring 461 that penetrates the substrate and the through wiring that penetrates the stress relaxation material 430
  • the semiconductor device 450 is different from the semiconductor device 450 of the first modified example in that it is connected to the integrated circuit wiring layer 403 formed on the first main surface 402 via the first main surface 402.
  • an electrode is formed on the surface of the stress relaxation material 430, and this electrode 463 is connected to the integrated circuit wiring layer 403, and similarly to the electrode 405 formed on the surface of the convex portion 410, the protruding electrode 9 is connected to the wiring electrode 464 of the circuit board 7 through 9 to effectively use the entire area of the board 401 and reduce the influence of deformation due to the difference in thermal expansion coefficient between the board 401 and the circuit board 7. And it can avoid that the reliability of connection with the circuit board 7 falls.
  • FIG. 9 is a cross-sectional view showing a configuration of a semiconductor device 470 according to a third modification of the present embodiment.
  • a semiconductor device 470 of the third modification example of the present embodiment shown in FIG. 9 has an electrode 473 formed on the surface of a stress relaxation material 471, and this electrode 473 is connected to the wiring electrode 475 of the circuit board 7 via the protruding electrode 474.
  • the connection point is the same as that of the semiconductor device 450 as the first modified example and the semiconductor device 460 as the second modified example, but the thickness of the stress relaxation material 471 is small, and the stress relaxation material 471 The difference is that the surface 472 is recessed from the surface 404 of the convex portion.
  • the thickness of the stress relaxation material 471 is small, and the surface of the stress relaxation material 471 is recessed with respect to the surface 404 of the convex portion.
  • the distance between the surface 472 of the stress relaxation material 471 and the surface of the circuit board 7 facing the substrate 401 side of the semiconductor element is large.
  • the height of the protruding electrode 474 connecting the electrode 472 formed on the surface of the stress relaxation material 471 and the wiring electrode 475 formed on the surface of the circuit board 7 is formed on the surface of the convex portion 410. It is higher than the protruding electrode 9 that connects the electrode 405 and the wiring electrode 8 of the circuit board 7.
  • the deformation can be regulated via the stress relaxation material 471, and the connection with the circuit substrate 7 can be achieved. Can be effectively suppressed.
  • the area of the electrode 473 on the surface of the stress relaxation material 471 and the wiring electrode 475 on the circuit board 7 connected thereto is larger than those of the other electrodes 405 and the wiring electrode 8. Largely formed.
  • the protruding electrodes 9 and 474 when a solder ball is used as the protruding electrodes 9 and 474, the diameter increases as the height increases due to the surface tension. It is for connecting to. Therefore, it is not an essential requirement in the semiconductor device of the present embodiment that the protruding electrodes 9 and 475 have a large area for the electrodes 473 and the wiring electrodes 475, including the case where solder balls are not used.
  • the electrode 473 formed on the thin stress relaxation material 471 is a dummy electrode that is not connected to the integrated circuit wiring layer 403 on the first main surface 402, but the electrode 473 is illustrated. Can be used not as a dummy electrode but as an electrode for connecting the integrated circuit wiring layer 403 and the circuit wiring on the circuit board 7. In particular, in this case, when the area of the electrode 473 and the wiring electrode 475 is increased, the wiring resistance is reduced by using the power supply wiring or the ground (grounding) wiring that increases the amount of current flowing through these electrodes. It can be used as a good connection wiring.
  • FIG. 9 illustrates the case where the surface 472 of the stress relaxation material 471 is provided with only one row of electrodes 473, but in this embodiment, this is not an essential requirement, and is formed on the stress relaxation material 471. It is possible to have two or more electrodes. In addition, when the electrodes formed on the stress relaxation material 471 are two or more rows on one side, the areas of some of the electrodes can be increased by changing the areas.
  • FIG. 10 is a diagram showing a state in which a plurality of semiconductor devices 400 according to the present embodiment are formed side by side as wafers.
  • the semiconductor device 400A and the semiconductor device 400B are shown to be aligned.
  • semiconductor devices are collectively formed as a wafer in a state in which a plurality of wafers are arranged, and are separated into pieces by cutting them with a dicing blade. At this time, an external force applied from the dicing blade may cause physical damage such as chipping or cracking in the substrate.
  • the stress relaxation material 430 is embedded in the recesses 420 at both lateral ends of the second main surface 404, the second portion of the portion where the stress relaxation material 430 is located.
  • the dicing blade 450 is applied to the main surface 402 side of 1. Therefore, the stress applied to the semiconductor devices 400A and 400B from the dicing blade 450 is absorbed by the stress relaxation material 430, and it is possible to effectively prevent the semiconductor devices 400A and 400B from being damaged such as chips and cracks. .
  • FIG. 11 is a diagram for explaining still another operational effect of the semiconductor device 400 of the present embodiment.
  • a plurality of semiconductor devices 400 can be accommodated and moved in the state of wafers arranged side by side in a horizontal direction while being stacked in the vertical or horizontal direction.
  • static electricity is generated by the physical contact between the integrated circuit wiring layer and the electrodes of the wafers that are stacked and adjacent to each other, the circuit components of the integrated circuit wiring layer may be destroyed.
  • one wafer-like semiconductor device 400C, 400D is superimposed on the other wafer-like semiconductor device 400E, 400F.
  • the stress relaxation material 430 embedded in the concave portion 420 protrudes from the convex portion 410 of the second main surface 404, the electrodes 405 of one of the wafer-like semiconductor devices 400C and 400D and the other wafer-like shape are projected.
  • the integrated circuit wiring layers 402 of the semiconductor devices 400E and 400F are not in contact with each other. For this reason, static electricity is not generated, and the circuit components of the integrated circuit wiring layer 402 can be prevented from being damaged.
  • the stress relaxation material 430 is embedded in the concave portion 420 of the second main surface 404. At this time, the stress relaxation material 430 protrudes from the convex portion 410 of the second main surface 404, so that the problem in the case where the semiconductor device 400 is stacked and stored can be solved.
  • the wafer when the stress relaxation material 430 protrudes from the convex portion 410 of the second main surface 404, the wafer is attached to the wafer.
  • the wafer When pasted on a sheet or the like, it is possible to prevent damage caused by physical contact with the electrodes.
  • the semiconductor device according to the third embodiment is different from the semiconductor devices according to the first and second embodiments in that an insulating layer is formed on the second main surface of the substrate.
  • FIG. 12 is a cross-sectional configuration diagram of a semiconductor device 600 according to the third embodiment of the present invention.
  • FIG. 12 is a drawing corresponding to a cross-sectional configuration diagram of the semiconductor device 100 according to the first embodiment of the present invention and the semiconductor device 400 according to the second embodiment, and is a lateral end of the second main surface 604.
  • the semiconductor device 600 in which the concave portion 620 is formed is mounted on the circuit board 7.
  • the integrated circuit wiring layer 603 is formed on the first main surface 602 of the substrate 601, and the second main corresponding to the back surface of the first main surface 602.
  • a plurality of electrodes 605 are formed on the convex portion 610 of the surface 604.
  • a stress relaxation material 630 is embedded in the recess 620 of the second main surface 604. Note that the integrated circuit wiring layer 603 of the substrate 601 and the electrode 605 are connected via a through wiring 606 that penetrates the inside of the substrate 601.
  • the insulating layer 607 is formed on the second main surface 604 of the substrate 601 so as to cover the electrode 605 and the stress relaxation material 630 formed in the recess.
  • a plurality of external electrodes 608 are formed on the surface of the insulating layer 607, that is, on the lower side in FIG. 12, and the electrodes 605 formed on the convex portions 610 of the second main surface 604 and the surface of the insulating layer 607 are formed.
  • the formed external electrode 608 is electrically connected by a connection line (not shown). This connection line may be formed on the second main surface 604 or may be formed on the surface of the stress relaxation material 630 embedded in the recess 620 of the second main surface 604. Alternatively, a wiring penetrating the insulating layer 607 may be used.
  • the semiconductor device 600 according to the present embodiment is packaged by bonding the external electrode 608 formed on the surface of the insulating layer 607 with the wiring electrode 8 formed on the circuit board 7 such as a mother board and the protruding electrode 9. Has been.
  • the first effect is that the difference in thermal expansion coefficient between the semiconductor device and the circuit board can be further reduced by configuring the insulating layer with resin or the like. For this reason, the connection reliability between the external electrode and the circuit board can be further improved.
  • the second effect is that the interval (pitch) between the external electrodes formed on the surface of the insulating layer can be made wider than the interval (pitch) between the electrodes formed on the second main surface. Thereby, the dimension of the external electrode can be increased, and the connection reliability between the external electrode and the circuit board can be improved.
  • Both the electrode on the second main surface and the external terminal on the surface of the insulating layer may be arranged in a lattice pattern.
  • the electrodes may be arranged in a straight line and the external terminals may be arranged in a grid.
  • other sequences may be used.
  • the pitch of the external electrodes (0.65 mm) can be made wider than the electrode pitch (0.5 mm pitch) formed on the second main surface.
  • the dimensions (bump or ball diameter) of the external electrode can be increased, and the connection reliability between the external electrode and the circuit board can be improved.
  • FIG. 13 shows another shape of the semiconductor device according to the third embodiment of the present invention.
  • the semiconductor device 700 shown in FIG. 13 is described with reference to FIG. 12 above, in which the concave portion 720 of the second main surface 704 is formed in the central portion in the horizontal direction and the convex portions 710 are formed at both ends in the horizontal direction. Different from the semiconductor device 600 described above.
  • the insulating layer 707 is formed so as to cover the electrode 705 formed on the convex portion 710 of the second main surface 704 and the stress relaxation material 730 filled in the concave portion 720.
  • An external electrode 708 formed on the surface of 707 is connected to the electrode 705 by a connection line (not shown).
  • the semiconductor device 700 can also have the following effects by having the insulating layer 707.
  • the structure in which the convex portions are formed at both ends can further improve the connection reliability between the external electrode and the circuit board than the structure in which the convex portions are formed in the central portion.
  • the total area of the convex portions of the second main surface is 49 mm 2 .
  • one side of the convex region is 7 mm in terms of a square root with an area of 49 mm 2 .
  • one side of the convex portion region is 7 mm
  • one side of the convex portion region is 3.5 mm. It becomes.
  • the semiconductor device of the fourth embodiment is formed by laminating a plurality of the semiconductor devices described as the first to third embodiments of the present invention in the thickness direction of the substrate.
  • FIG. 14 is a cross-sectional configuration diagram of a semiconductor device according to the fourth embodiment of the present invention.
  • the semiconductor device is formed by superposing two semiconductor devices having the same shape as the semiconductor device 100 according to the first embodiment described with reference to FIG. 1 on a resin substrate 7. is there.
  • an integrated circuit wiring layer 803 formed on the first main surface 802 of the substrate 801 and an electrode 805 formed on the convex portion 810 of the second main surface 804 are formed as through wiring. 806 is connected.
  • the electrode 805 is connected to the wiring electrode 8 on the circuit board 7 such as a mother board by the protruding electrode 9.
  • a stacked electrode 840 is formed on the integrated circuit wiring layer 803 of the lower semiconductor device 800.
  • the upper semiconductor device 900 includes an integrated circuit wiring layer 903 formed on the first main surface 902 of the substrate 901 and an electrode 905 formed on the convex portion 910 of the second main surface 904. They are connected by through wiring 906.
  • the electrode 905 is connected to the stacked electrode 840 of the lower semiconductor device 800 by the stacked connection electrode 930.
  • the semiconductor device according to the present embodiment is a three-dimensional stacked structure SIP (system in package) in which a plurality of semiconductor devices according to the respective embodiments of the present invention are stacked in the thickness direction of the substrate.
  • SIP system in package
  • the electrode 805 of the semiconductor device 800 is formed on the convex portion 810 of the second main surface 804. Therefore, even if the shape change during expansion occurs due to the difference in thermal expansion coefficient between the substrate 801 and the circuit substrate 7 of the semiconductor substrate 800, the absolute value can be kept small, and connection failure with the circuit substrate 7 is caused. It can be effectively avoided.
  • the semiconductor device has been described as having a two-layer structure of the lower-layer semiconductor device 800 and the upper-layer semiconductor device 900. However, in this embodiment, further stacking of three or more layers of semiconductor devices is performed. It goes without saying that it is not something that is excluded.
  • the semiconductor device to be stacked is described using the shape shown in FIG. 1 in the first embodiment.
  • any semiconductor device according to the present invention may be stacked.
  • the semiconductor devices to be stacked need not all have the same shape, and a plurality of semiconductor devices having different shapes can be stacked.
  • the concave portion of the second main surface is not filled with a stress relaxation material, and members having different functions are arranged.
  • FIG. 15 shows a cross-sectional configuration of a semiconductor device according to the fifth embodiment of the present invention.
  • the semiconductor device of this embodiment is obtained by stacking and connecting a first semiconductor device 1000 and a second semiconductor device 2000 in parallel to a circuit board 7.
  • Each of the semiconductor devices 1000 and 2000 has been described with reference to FIG. 1 as the first embodiment of the present invention, and is formed on the first main surfaces 1002 and 2002 of the respective substrates 1001 and 2001.
  • the integrated circuit wiring layers 1003 and 2003 thus formed and the electrodes 1005 and 2005 formed on the convex portions 1010 and 2010 of the second main surfaces 1004 and 2004 are connected by through wirings 1006 and 2006.
  • the electrodes 1005 and 2005 are connected to the wiring electrode 8 on the circuit board 7 such as a mother board by the protruding electrode 9.
  • the two semiconductor devices 1000 and 2000 both have the recesses 1020 and 2020 at the lateral ends of the second main surfaces 1004 and 2004, they are close to the circuit board 7 as shown in FIG.
  • the recesses 1020 and 2020 form a common space at a portion between the two semiconductor devices 1000 and 2000 arranged in this manner.
  • a circuit board 2100 is disposed in this space, and the circuit component 2100 is connected to the wiring electrode 8 of the circuit board 7 via the protruding electrode 9 by an electrode 2110 formed on the lower surface thereof.
  • FIG. 15 shows an example in which an electronic circuit is used as the functional member disposed in the recess formed in the second main surface of the semiconductor device. In addition to this, the temperature rise of the semiconductor device is prevented.
  • the heat dissipation means can be formed.
  • As the heat dissipating means highly heat conductive resin, metal, heat pipe or the like can be used.
  • FIG. 15 shows an example in which two semiconductor devices are arranged close to each other on the circuit board 7, but in this embodiment, there is only one semiconductor device on the circuit board. Alternatively, three or more semiconductor devices may be arranged side by side on the circuit board 7.
  • the semiconductor device arranged close to the circuit board is described using the shape shown in FIG. 1 in the first embodiment, but any of the semiconductor devices according to the present invention is described.
  • the semiconductor device of the present invention can be arranged in the same manner, and is not limited to the semiconductor device having the same shape, and the semiconductor devices of the present invention having different shapes can be arranged close to each other.
  • the semiconductor device and the manufacturing method thereof According to the semiconductor device and the manufacturing method thereof according to the present invention, a semiconductor device that can obtain high connection reliability when packaged can be obtained, and an ultra-large and ultra-thin integrated substrate can be obtained with high connection reliability. It becomes possible to make a small package such as a flip chip BGA, a wafer level CSP, or a SIP (system in package) having a three-dimensional stacked structure or a two-dimensional mounting structure. For this reason, the present invention provides various semiconductors including electronic devices such as mobile phones, personal computers, IC cards, PDAs, optical communication devices, and medical devices, which are accelerating in size, speed, and multifunction. It is useful as a device and a manufacturing method thereof.

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Abstract

　半導体装置の大面積化や薄型化に対応し、接続信頼性が低下せず、外力による破損などが生じにくい半導体装置と、その製造方法を提供すること。第１の主面（２）と、前記第１の主面（２）の裏面に相当し、その一部に前記第１の主面（２）の面積より小さい面積の凸部（１１）が形成された第２の主面（４）とを有し、前記第１の主面（２）に形成された集積回路配線層（３）と、前記第２の主面（４）の前記凸部（１１）に形成された複数の電極（５）とが、貫通配線（６）で接続された基板（１）を備えた。

Description

半導体装置およびその製造方法
　本発明は、基板上に集積回路配線層が形成された半導体装置およびその製造方法に関し、特に、他の回路基板に搭載されてパッケージ化される半導体装置および製造方法に関する。
　従来、半導体装置は、電源回路や信号処理回路、入出力回路素子などが搭載された回路基板上に直接搭載されて表面実装された、パッケージとして用いられている。
　このような半導体装置のパッケージ化技術において、フリップチップＢＧＡ（Ball Grid Array）における、半導体装置とこれを搭載するパッケージ基板との間の熱膨張係数の差によるクラックを防止する技術として、伸縮性の材料からなるインターポーザーを用いることが提案されている（特許文献１参照）。
　図１６は、特許文献１に記載された、従来の半導体装置を用いたフリップチップＢＧＡの断面構成を示す図である。
　図１６に示すように、従来のフリップチップＢＧＡ５０は、基板６１の同一面上に集積回路配線層６２と電極６３が形成された半導体装置５１と、インターポーザー本体６４の表裏２つの面にそれぞれ配線パターン６５，６６が形成されたインターポーザー５２と、樹脂基板６７の表面に配線パターン６８が形成された回路基板５３とが積層されている。
　また、半導体装置５１の電極６３と、インターポーザー５２の一方の表面に形成された配線パターン６５とが、さらに、インターポーザー５２の他方の表面に形成された配線パターン６６と、回路基板５３の樹脂基板６７に形成された配線パターン６８とが、それぞれはんだボールからなる突起電極５４で接続されている。
　ここで、半導体装置５１の基板６１の材料であるシリコンと、回路基板５３の樹脂基板６７の材料である樹脂との熱膨張係数が異なるために、フリップチップＢＧＡ５０を形成する際のはんだリフローなどの高温サイクル時において、半導体装置５１と回路基板５３との間に形状の変化が生じる。特許文献１の技術は、半導体装置５１と回路基板５３との間に配置されるインターポーザー５２のインターポーザー本体６４を、伸縮性フィルムやゴム弾性を有する材料で形成することにより、半導体装置５１と回路基板５３との形状が変化した場合でも、インターポーザー本体６４が伸縮することで、突起電極５４による接続が外れたり、強度的に弱い半導体装置５１の基板６１にクラックが入って破損したりするなどの問題点を解決しようとするものである。
特開２００８－１１８１５５号公報
　しかしながら、上記従来のフリップチップＢＧＡ５０には、解決すべき課題が存在する。
　第１に、半導体装置５１の大面積化が進んだ場合に、半導体装置５１と回路基板５３とがともに大面積化し、熱膨張係数の差による形状変化の絶対値が増大するという課題である。この場合には、インターポーザー５２のインターポーザー本体６４がゴム弾性によって変形しても、半導体装置５１と回路基板５３との形状変化を吸収しきれずに、両者の接続信頼性が低下してしまうおそれがある。
　第２に、半導体装置５１の薄型化による、接続信頼性の低下という課題である。半導体装置５１を薄型化した場合には、基板６１の材料であるシリコンと、その表面に形成されたＳｉＮやＳｉＯ２などの絶縁膜との間に生じる膜応力により、半導体装置５１に反りが発生する。しかも、基板６１が薄くなるほど、基板６１の厚さに対する絶縁膜の厚さの比率が大きくなり、半導体装置５１の反りが大きくなってしまう。このように、半導体装置５１に反りが生じると、インターポーザー５２との間隔が部分的に大きくなり、半導体装置５１とインターポーザー５２との間の接続が不十分となって接続信頼性が低下する。
　第３に、フリップチップＢＧＡ５０に、インターポーザー５２を用いていることによる、パッケージ厚さの増大という課題である。２つの表面に配線パターン６５，６６が形成されたインターポーザー５２の厚さは、０．１ｍｍから０．３ｍｍ程度であるため、インターポーザー５２を用いない場合と比較して、フリップチップＢＧＡ５０がこの厚さ分だけ厚くなる。
　第４に、インターポーザー５２を用いる従来の方法では、半導体基板５１に、組み立て工程中や完成後に加わる外力よって生じる、欠けやクラックなどの物理的な損傷を回避できないという課題である。例えば、組立工程途中においては、ダイシングによりウェーハを個片化する時に、基板６１のシリコン基材に欠けやクラックが発生するおそれがある。また、組立完成後においては、例えばアンダーフィル樹脂の熱応力などにより、基板６１に欠けやクラックが発生するおそれがある。これらの課題は、インターポーザーを用いることでは解決できない。
　第５には、半導体装置５１の集積回路配線層６２に静電破壊が発生するおそれがあり、また、電極６３に物理的な損傷が発生するおそれがあるという課題である。半導体装置５１がウェーハの状態にあるとき、ウェーハを複数枚、垂直または水平方向に重ね合わせて収納することがある。このとき、隣接するウェーハの集積回路配線層６２と電極６３とが物理的に接触することにより静電気が発生すると、集積回路配線層の回路部品が破壊されるおそれがある。また、ウェーハを、例えばウェーハ貼り付けシートなどに貼り付けた場合に、電極６３への物理的な接触により損傷が生じるおそれがある。これらの課題も、インターポーザーを用いることで解決することはできない。
　本発明は、上記従来技術における課題を解決し、半導体装置の大面積化や薄型化に対応し、接続信頼性が低下せず、外力による破損などが生じにくい半導体装置と、その製造方法を提供することを目的とする。
　上記課題を解決するため、本発明の半導体装置は、第１の主面と、前記第１の主面の裏面に相当し、その一部に前記第１の主面の面積より小さい面積の凸部が形成された第２の主面とを有し、前記第１の主面に形成された集積回路配線層と、前記第２の主面の前記凸部に形成された複数の電極とが、貫通配線で接続された基板を備えたことを特徴とする。
　また、本発明の半導体装置の製造方法は、本発明にかかるいずれかの半導体装置の製造方法であって、前記基板の前記第１の主面に前記集積回路配線層を形成する工程と、前記基板に前記貫通配線を形成する工程と、前記第２の主面に前記電極を形成する工程とを備えたことを特徴とする。
　本発明の半導体装置は、第１の主面に形成された集積回路配線層と第２の主面の凸部に形成された電極とが貫通配線で接続され、電極は、第１の主面よりも面積が小さい第２の主面の凸部に形成されている。このため、集積回路配線層が大きくなっても、回路基板と接続される電極が形成された第２の主面の凸部の面積が小さいために、回路基板との熱膨張係数の差による形状変化が大きくならない。この結果、半導体パッケージを厚肉化することなく、大面積化や薄型化された半導体装置に対しても、回路基板との高い接続信頼性が確保できる。
　また、本発明の半導体装置の製造方法によれば、本発明の半導体装置を簡易に製造することができる。
本発明の第１の実施形態にかかる半導体装置の構成を示す断面図である。 本発明の第１の実施形態にかかる第２の主面の凹凸配置が異なる半導体装置の構成を示す断面図である。 本発明の第１の実施形態にかかる半導体装置の、第２の主面の凹凸の配置パターンを示す図である。 本発明の第２の実施形態にかかる半導体装置の構成を示す断面図である。 本発明の第２の実施形態にかかる第２の主面の凹凸配置が異なる半導体装置の構成を示す断面図である。 本発明の第２の実施形態にかかる半導体装置の効果を説明するための図である。 本発明の第２の実施形態にかかる半導体装置の第１の変形例の構成を示す断面図である。 本発明の第２の実施形態にかかる半導体装置の第２の変形例の構成を示す断面図である。 本発明の第２の実施形態にかかる半導体装置の第３の変形例の構成を示す断面図である。 本発明の第２の実施形態にかかる半導体装置の別の効果を説明するための図である。 本発明の第２の実施形態にかかる半導体装置のさらに別の効果を説明するための図である。 本発明の第３の実施形態にかかる半導体装置の構成を示す断面図である。 本発明の第３の実施形態にかかる第２の主面の凹凸配置が異なる半導体装置の構成を示す断面図である。 本発明の第４の実施形態にかかる半導体装置の構成を示す断面図である。 本発明の第５の実施形態にかかる半導体装置の構成を示す断面図である。 従来の半導体装置を用いたフリップチップＢＧＡの構成を示す断面図である。
　本発明の半導体装置は、第１の主面と、前記第１の主面の裏面に相当し、その一部に前記第１の主面の面積より小さい面積の凸部が形成された第２の主面とを有し、前記第１の主面に形成された集積回路配線層と、前記第２の主面の前記凸部に形成された複数の電極とが、貫通配線で接続された基板を備えた。
　このようにすることで、半導体装置の集積回路配線層の面積が増大しても、回路基板との接続に用いられる電極が形成された第２の主面の凸部の面積は小さく維持することかできる。このため、半導体装置と回路基板との熱膨張係数の差による形状変化の絶対値を小さく抑えることができ、また、半導体装置に反りが生じても、回路基板との接続部分の隙間が広がりにくくなる。この結果として、従来技術のようなインターポーザーを用いずに薄型化された構造のまま、パッケージを形成する回路基板との高い接続信頼性を有する半導体装置を得ることができる。
　本発明の半導体装置において、前記第２の主面の前記凸部以外の部分である凹部に、応力緩和材が埋設されていることが好ましい。このようにすることで、半導体装置をダイシングする際に加わる物理的な応力や、アンダーフィルが原因となる熱応力を緩和し、半導体装置が破損してしまうことを効果的に保護することができる。
　さらに、前記凹部に埋設された前記応力緩和材の表面が、前記凸部の表面よりも突出して形成されていることが好ましい。このようにすることで、半導体装置がウェーハの状態にあるとき、ウェーハを複数枚重ね合わせた場合でも、隣接するウェーハの集積回路配線層と電極とが物理的に接触することを効果的に防止することができ、集積回路配線層の回路部品の静電的破壊生じにくくすることができる。また、ウェーハをウェーハ貼り付けシートなどに貼り付けた場合に、電極に、物理的な接触による損傷が生じることを防止することができる。
　また、前記凹部に埋設された前記応力緩和材の表面に複数の電極が形成されていることが好ましい。このようにすることで、応力緩和材表面の電極によって、半導体装置と回路基板との接続をより強固なものとすることができる。
　このとき、前記応力緩和材の表面に形成された前記電極が、貫通配線によって前記集積回路配線層と接続されていることで、応力緩和材表面に形成された電極を集積回路配線層と回路基板との接続に有効に使用することができる。
　さらにまた、前記応力緩和材の表面が前記凸部の表面よりも凹んで形成されていることによって、応力緩和材表面の電極と回路基板とを厚さの厚い突起電極で接続することができ、半導体装置と回路基板との接続信頼性を向上することができる。
　また、前記第２の主面の前記凸部に形成された前記電極が絶縁層で覆われていて、前記絶縁層の表面に形成された外部電極と、前記電極とが接続されているように形成することができる。絶縁層を樹脂などより構成することで、半導体装置と回路基板との熱膨張係数の差を、さらに小さくすることが可能となる。このため、外部電極と回路基板との接続信頼性をさらに向上することができる。
　さらに、第２の主面に形成された電極と、絶縁層の表面に形成された外部電極をつなぐ接続線を、電極から外部電極に対して、放射状に引き出すことにより、外部電極の間隔（ピッチ）を、電極の間隔（ピッチ）よりも、広くすることができる。これにより、外部電極の寸法（バンプ、あるいはボール直径）を大きくすることが可能となり、外部電極と回路基板との接続信頼性を向上することができる。
　さらに、上記した本発明の半導体装置が、前記基板の厚さ方向に複数個積層されていて、　前記集積回路配線層上に形成された複数の積層電極が、積層された前記半導体装置の前記電極と接続されていることが好ましい。このようにすることで、パッケージ化された多層積層体の半導体装置を容易に得ることができる。
　また、前記凹部に、電子部品、または、放熱手段が設置されることが好ましい。このようにすることで、半導体装置の第２の主面の凹部をより有効に活用することができる。
　さらに、本発明の半導体装置の製造方法は、前記基板の前記第１の主面に前記集積回路配線層を形成する工程と、前記基板に前記貫通配線を形成する工程と、前記第２の主面に前記電極を形成する工程とを備えている。このようにすることで、本発明の半導体装置を、簡易に製造することができる。
　以下、本発明にかかる半導体装置とその製造方法について、図面を用いて説明する。
　なお、以下で参照する各図は、説明の便宜上、本発明の実施形態である半導体装置を構成する部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる半導体装置およびその製造方法は、参照する各図に示されていない任意の構成部材を備えることができる。
　また、各図中の部材の寸法、特に、半導体装置の厚さ方向の寸法は、実際の構成部材の寸法および各部材の寸法比率等を必ずしも忠実に表したものではない。
　（第１の実施形態）
　図１は、本発明の第１の実施形態にかかる半導体装置１００の断面構成図である。なお、図１では、本実施形態の半導体装置１００が、回路基板７にマウントされている状態を示している。
　図１に示すように、本実施形態にかかる半導体装置１００は、基板１の第１の主面２に集積回路配線層３が形成されている。また、基板１の第１の主面の裏面に相当する第２の主面４には、凸部１１と凹部１２が形成されていて、凸部１１には複数の電極５が形成されている。基板１において、第１の主面２に形成された集積回路配線層３は、基板内部を貫通する貫通配線６を介して第２の主面４の凸部１１に形成された電極５と接続されている。そして、図１に示すように、基板１の第２の主面４の凸部１１の面積は、第１の主面２の面積よりも小さい。
　図１に示す本実施形態の半導体装置１００では、基板１の、第２の主面４の凹部１２と凸部１１とをつなぐ側面部分は、第１の主面２および第２の主面４と直角をなすように形成されている。しかし、本発明の半導体装置はこれに限られるものではなく、第２の主面４の凸部１１と凹部１２とをつなぐ側面部分の形状に制限はない。したがって、凸部１１と凹部１２とをつなぐ側面部分が、鈍角を形成する形状であっても、また、鋭角を形成する形状であってもよい。あるいは、傾斜面や、Ｒ面（曲面）を形成するようになっていてもよく、また、複数の段差が階段状に形成されていてもよい。
　本実施形態にかかる半導体装置１００では、基板１は、シリコンなどの半導体材料や、あるいは、樹脂などの材料により形成されている。
　以下に、本実施形態の半導体装置１００の製造方法を説明する。
　基板１の第１の主面２に形成された、集積回路配線層３は、半導体集積回路であっても、ＭＥＭＳ（メムス：Micro Electro Mechanical System）素子であっても、さらにまた、半導体集積回路とＭＥＭＳ素子の両者を混在させた構成であってもよく、導体配線などであってもよい。集積回路配線層３は、フォトリソグラフィー法などの通常の半導体形成工程で、基板１上に形成することができる。
　貫通配線６は、エッチング法やレーザー加工法、ドリルによる孔開け加工などによって基板１に貫通孔を形成し、これに金属導体を充填する、一般的なビアホール形成方法を用いて形成することができる。なお、基板１へのエッチング法は、フォトレジストパターンなどを形成し、第２の主面４の側から、選択的エッチング処理を行うことなどにより形成することができる。
　第２の主面４の凸部１１上の電極５は、基板１上に形成した金属層を、フォトリソグラフィー法などを用いてパターン形成し、貫通配線６と重なる所定の位置に形成することができる。
　本実施形態の半導体装置１００は、図１に示すように、第２の主面４の凸部１１に形成された電極５が、マザーボードなどの回路基板７上に形成された配線電極８と、突起電極９によって接合されてパッケージ化されている。
　本実施形態の半導体装置１００と、回路基板７との接続に用いられる突起電極９は、めっき法、印刷法、スタッドバンプ法、マウント法などを用いて形成することができる。
　めっき法は、電解めっき、無電解めっきで形成する方法であり、印刷法は、はんだペーストを印刷し、その後はんだペーストを溶融してはんだバンプを形成するなどの方法である。また、はんだボールを基板１の第２の主面４の凸部１１上に供給し、はんだボールを溶融してはんだバンプを形成するという方法を用いることもできる。スタッドバンプ法は、ワイヤボンディングに用いるワイヤを電極５上に打ち付け、引きちぎることで形成する方法である。
　本実施形態の半導体装置１００において、突起電極９と電極５、および、突起電極９と配線電極８との電気的接続は、金属間結合、あるいは、金属間の接触接続、導電性ペーストによる密着などによって得ることができる。また、電極５に凹部を形成するようにして、突起電極９を電極５の凹部に挿入する接続方法などを用いてもよい。
　図１に示した例では、第２の主面４の凸部１１は、半導体装置１００の横方向の中央部分に位置しており、半導体装置１００の両側方、すなわち図中の左右端部には凹部１２が形成されている。
　図２は、第２の主面５の凹凸位置が異なる半導体装置２００の例である。
　図２に示すように、第２の主面５の凹凸位置が異なる半導体装置２００は、その横方向両端部、すなわち、図２中の左右方向両端部に凸部２１０が形成されていて、左右方向の中央部に凹部２２０が形成されている。なお、半導体装置２００において、基板２０１の第１の主面２０２には、その全面に集積回路配線層２０３が形成されており、第２の主面２０４の凸部２１０には、複数の電極２０５が配置されていて、電極２０５は、基板１を貫通する貫通配線２０６を介して集積回路配線層２０３と接続されている点は、図１を用いて説明した、半導体装置１００と同様である。
　図２に示した半導体装置２００において、第２の主面２０４の凹部２２０がその横方向中央部に形成されているが、シリコン製の基板２０１の第２の主面２０４に、凹部２２０を形成する方法としては、エッチング法や、ダイシング・ブレードなどによる切削加工、レーザー加工、ドリル加工などの各種方法を用いることができる。例えば、エッチング法による場合は、基板２０１の第２の主面２０５にフォトレジストパターンなどを形成し、第２の主面２０４側から、選択的エッチング処理を行うことができる。
　図２に示した半導体装置２００では、凹部２２０と凸部２１０との境界部分の形状を、直角をなすような形状としているが、本発明の半導体装置の第２の主面における凹部と凸部との境界部分の形状は、図示したような直角形状に限られるものではない。鈍角形状、鋭角形状、Ｒ面（曲面）、傾斜面など様々な形状を採ることができる。
　図１および図２で示したように、本発明の半導体装置において、基板の第２の主面の凸部と凹部との凹凸形状は、いろいろな配置を採用することができる。図３に、基板の第２の主面側から見た凹凸形状の凸部と凹部の配置パターンを示す。
　図３（ａ）は、図１で示した半導体装置１００における第２の主面４の凹凸パターンであり、図３（ａ）中のＩ－Ｉ’矢視線部分の断面を見たものが図１である。
　このように、図３（ａ）の配置では、基板１の中央部に凸部１１が形成され、その周囲が凹部１２となっている。そして、凸部１１に通常エリアパッドと呼ばれる電極５が設けられている。
　図３（ｂ）は、図２で示した半導体装置２００における第２の主面２０４の凹凸パターンであり、図３（ｂ）中のII－II’矢視線部分の断面を見たものが図２である。このように、図３（ｂ）の配置では、基板２０１の四隅部分に凸部２１０が形成され、略十文字状に凹部２２０が形成されている。そして、凸部２１０に電極２０５が設けられている。
　図３（ｃ）は、半導体装置における第２の主面の、別の凹凸パターンである。図３（ｃ）の凹凸パターンでは、第２の主面の４つの辺のそれぞれのほぼ中央部に、４箇所の凸部３１０が形成され、その他の部分が凹部３２０となっている。そして、凸部３１０に、電極３０５が形成されている。
　このように、本発明の半導体装置において、基板の第２の主面は、様々なパターンで凹凸形状を配置することができる。そして、いずれの場合でも、凹部を形成していることから、第１の主面と比較した第２の主面の凸部の面積は小さいものとなるため、基板の熱膨張係数や基板自体の反りなどにより、半導体装置と回路基板との接続の信頼性が低下するという上記した従来技術にかかる問題点を、有効に解消することができる。
　本実施形態の半導体装置において、第２の主面の凸部が形成する面と凹部が形成する面との高さの差、言い換えれば、凹部が形成する面を基準として考えた場合の凸部が形成する面の突出度合いが大きいほど、半導体装置と回路基板との接続信頼性が高くなる。これは、半導体装置の第２の主面の、凸部が形成する面と凹部が形成する面との高さの差が大きい場合には、半導体装置の第１の主面の変形が半導体装置の第２の主面の凸部表面に伝わりにくく、半導体装置の第２の主面の凸部に形成された電極と回路基板に形成された配線電極との接続を引きはがす方向に作用する力が小さいためと考えられる。したがって、第１の主面に形成される集積回路配線層に影響を与えないだけの基板の強度が保たれる範囲において、半導体装置の第２の主面の凸部が形成する面と凹部が形成する面との高さの差を大きくすることが好ましい。
　なお、第２の主面の凸部が形成する面と凹部が形成する面との高さの差を大きくすることが、長期間における接続信頼性を維持する上で好ましいことは、第２の実施形態として後述する、凹部に応力緩和材を埋め込んだ場合でも同様である。このとき、ポイントとなるのは、基板における第２の主面の凸部が形成する面と凹部が形成する面との高さの差であって、応力緩和材の表面の高さではないことは、いうまでもない。
　（第２の実施形態）
　次に、本発明の第２の実施形態にかかる半導体装置を、図面を用いて説明する。
　この第２の実施形態にかかる半導体装置は、上記図１から図３を用いて説明した実施の形態１の半導体装置と比較して、基板の第２の主面の凹部に、応力緩和材を埋設している点が異なる。
　図４は、本発明の第２の実施形態にかかる半導体装置４００の断面構成図である。この図４は、図１で説明した、本発明の第１の実施の形態にかかる半導体装置１００の断面構成図に対応する図面であり、半導体装置４００が、回路基板７にマウントされた状態を示している。
　図４に示すように、本実施形態の半導体装置４００は、基板４０１の第１の主面４０２に集積回路配線層４０３が形成され、第１の主面４０２の裏面に相当する第２の主面４０４の凸部４１０には、複数の電極４０５が形成されている。また、第２の主面４０４の凹部４２０には、応力緩和材４３０が埋設されている。なお、基板４０１の集積回路配線層４０３と電極４０５とは、基板４０１内部を貫通する貫通配線４０６を介して接続されている。
　また、本実施形態の半導体装置４００は、図４に示すように、第２の主面４０４の凸部４１０に形成された電極４０５が、マザーボードなどの回路基板７上に形成された配線電極８と、突起電極９によって接合されてパッケージ化されている。
　本実施形態の半導体装置４００では、基板４０１の第２の主面４０４の凹部４２０に、応力緩和材４３０が埋め込まれている点が、図１に示した、第１の実施形態の半導体装置１００と異なっている。なお、図４では、応力緩和材４３０を凹部４２０の全体を埋めるように、言い換えると、凹部４２０に埋め込んだ応力緩和材４３０の表面の高さが、第２の主面４０４の凸部４１０の高さと一致して、一つの平面を形成するように埋め込んでいるが、本発明はこれに限定されるものではなく、応力緩和材４３０を凹部４２０に部分的に充填するようにしてもよい。また、応力緩和材４３０が、第２の主面４０４の凸部４１０表面から突出するようにしてもよい。
　応力緩和材４３０としては、エポキシ樹脂、ガラス・エポキシ樹脂、ＢＴレジン、ポリイミド、ＰＰＥ樹脂、シリコン樹脂、フッ素樹脂などの絶縁性樹脂あるいは、導電性樹脂を使用することができる。また、セラミック、ガラス、金属などを用いることができる。応力緩和材４３０の構造は、応力を緩和する効果を高めるために、ポーラス状、繊維状などとすることができる。
　また、凹部４２０への応力緩和材４３０の埋め込みは、まず、凹部を含むウェーハ全体に対して、応力緩和材である樹脂を、印刷法、スプレーコート法、スピンコート法あるいは、コンプレッション・モールド法などにより被覆する。そして、応力緩和材は、凹部分に選択的に形成する必要があるため、不要な領域の樹脂は、エッチングあるいは研磨などにより除去することで行われる。
　図５は、第２の実施形態にかかる別の半導体装置５００の断面形状を示すものである。この半導体装置５００は、第２の主面５０４に形成された凹部５２０が、半導体装置の横方向中央部に形成されている点が、図４に示したものと異なる。
　図５に示す半導体装置５００は、基板５０１の第１の主面５０２に、集積回路配線層５０３が形成され、基板５０１の第２の主面５０４の横方向両端部に配置された凸部５１０に、複数の電極５０５が形成されている。この電極５０５は、基板５０１を貫通する貫通配線５０６を介して、集積回路配線層５０３に接続されている。
　この基本構造は、上記第１の実施形態で図２を用いて説明した半導体装置２００と同じであるが、図５の半導体装置５００は、第２の主面５０４に形成された凹部５２０に、応力緩和材５３０が埋め込まれている点が異なる。
　なお、応力緩和材５３０が、凹部５２０の一部に充填されていてもよい点、また、応力緩和材５３０が第２の主面５０４の凸部５１０よりも突出した形状であってもよい点は、上記図４を用いて説明した半導体装置４００と同様である。
　図６は、本実施形態の半導体装置４００における、応力緩和材４３０の効果を説明するための図である。
　従来技術における第２の課題として説明したように、半導体装置４００を薄型化した場合には、基板４０１の材料であるシリコンと、その表面に形成された図示しないＳｉＮやＳｉＯ２などの絶縁膜との間に生じる膜応力により、図６に示すように、半導体装置４００に反りが発生する場合がある。なお、このような場合でも、本発明の半導体装置が、回路基板との接続のための電極が、面積の小さな第２の主面の凸部に形成されているため、回路基板との接続の信頼性が低下することを回避できることは、既に述べたとおりである。
　また、半導体装置４００を回路基板７にマウントして半導体パッケージとする際に、半導体装置４００と回路基板７との接続部を保護するために、アンダーフィル樹脂４４０を充填することがある。アンダーフィル樹脂４４０は、通常、図６に示すように、基板４０１の側面部Ａにまで達している。このため、従来技術における第４の課題として説明したように、半導体パッケージが高温下や低温下におかれた場合には、アンダーフィル樹脂４４０の熱的な変形によって、基板４０１の側面部Ａに、引っ張りあるいは圧縮の熱応力が作用する。このとき、熱応力が大きいと、応力集中箇所で基板４０１の欠けやクラックが発生するおそれがあるが、本実施形態の半導体装置４００のように、第２の主面４０４の凹部４２０に応力緩和材４３０が埋め込まれている場合には、アンダーフィル樹脂４４０から作用する熱応力を、応力緩和材４３０が効果的に吸収低減することができる。したがって、半導体装置４００を回路基板７にマウントする際に、アンダーフィル樹脂４４０を充填した場合でも、アンダーフィル樹脂４４０の熱応力により、半導体装置４００が損傷を受ける事態となることを回避することができる。
　ここで、本実施形態にかかる半導体装置の変形例について説明する。
　図７は、本実施形態の第１の変形例の半導体装置４５０の構成を示す断面図である。
　図７に示す本実施形態の第１の変形例の半導体装置４５０は、第２の主面４０４の凹部４２０に埋め込まれた応力緩和材４３０の表面にも、電極４５１，４５２が形成されている点が、図４に示した半導体装置４００と異なる。なお、図７に示した半導体装置４５０の、応力緩和材４３０の表面に形成された電極４５１、４５２以外の図４に示した半導体装置４００と同様の構成を備えている部分には同じ符号を付し、詳細な説明は省略する。
　本実施形態の第１の変形例の半導体装置４５０は、応力緩和材４３０の表面に電極４５１，４５２が形成されている。これらの電極４５１，４５２は、凸部４０４に形成された電極４０５と同様の構成を有していて、電極４０５と同様に突起電極９によって、回路基板７の表面に形成された配線電極４５３と接続されている。このため、回路基板７上の配線電極９、４５３の配置は、図４に示した半導体装置１００に接続される回路基板７のものと異なっている。
　図７に示すように、応力緩和材４３０の表面に形成された電極４５１は、その一端が凸部４０４上に形成されていて基板を貫通する貫通電極４０６に接続され、他端側が応力緩和材４３０上に位置して、この他端側が突起電極９を介して回路基板７上の配線電極４５３に接続されている。このようにすることで、回路基板７上の配線電極８，４５３の配置位置を広げることができ、回路基板７での回路配線パターン設計裕度を広げることができる。
　また、応力緩和材４３０の表面に形成されたもう一つの電極４５２は、第１の主面２に形成された集積回路配線層４０３に接続された貫通電極４０６と接続されていない、ダミー電極である。したがって、突起電極９を介して回路基板７の配線電極４５３と物理的に固着されているのみであり、回路基板上に形成された図示しない回路配線パターンとの間に、電気的な接続はされていない。
　本実施形態の第１の変形例の半導体装置４５０では、上記のように応力緩和材４３０上に電極４５１、４５２が形成され、これらの電極４５１、４５２が突起電極９によって回路基板７の配線電極４５３と接続されていることで、半導体装置４５０が変形して半導体装置４５０と回路基板７とが引き離される方向の応力が加わった場合に、これを打ち消すことができる。このため、回路基板７との接続信頼性の高い半導体装置４５０を得ることができる。
　なお、図７では、応力緩和材４３０上に形成された一方の電極４５１を、一端が凸部４１０の表面に跨って形成され、貫通配線を介して第１の主面４０２上の集積回路配線層４０３に接続されたものとして例示したが、本実施形態においてこのことは必須ではなく、応力緩和材４３０の表面に形成される電極全てを、ダミー電極４５２とすることができる。また、応力緩和材４３０上に形成する電極の数も、図７に示すように、片側２列に限られるものではなく、凹部４２０および応力緩和材４３０の形成領域の面積に応じて、形成される電極の数（列数）を適宜調整することができる。
　図８は、本実施形態の第２の変形例の半導体装置４６０の構成を示す断面図である。
　図８に示す本実施形態の第２の変形例の半導体装置４６０においても、図７で示した第１の変形例にかかる半導体装置４５０と同様に、第２の主面４０４の凹部４２０に埋め込まれた応力緩和材４３０の表面に電極４６３が形成されている。しかし、第２の変形例にかかる半導体装置４６０では、応力緩和材４３０の表面形成された電極４６３がダミー電極ではなく、基板内を貫通する貫通配線４６１と、応力緩和材４３０を貫通する貫通配線４６１とを介して、第１の主面４０２上に形成された集積回路配線層４０３と接続されている点が、第１の変形例の半導体装置４５０と異なっている。
　このように、応力緩和材４３０の表面に電極を形成し、かつ、この電極４６３を、集積回路配線層４０３と接続して、凸部４１０の表面に形成された電極４０５と同様に、突起電極９を介して回路基板７の配線電極４６４と接続することで、基板４０１の面積いっぱいを有効に利用しながら、かつ、基板４０１と回路基板７との熱膨張係数の差による変形の影響を緩和して、回路基板７との接続の信頼性が低下することを回避できる。
　図９は、本実施形態の第３の変形例の半導体装置４７０の構成を示す断面図である。
　図９に示す本実施形態の第３の変形例の半導体装置４７０は、応力緩和材４７１の表面に電極４７３が形成され、この電極４７３が突起電極４７４を介して回路基板７の配線電極４７５と接続されている点は、上記第１の変形例である半導体装置４５０および第２の変形例である半導体装置４６０と同様であるが、応力緩和材４７１の厚さが小さく、応力緩和材４７１の表面４７２が、凸部の表面４０４よりも凹んでいる点が異なっている。
　すなわち、図９に示すように、第３の変形例の半導体装置４７０では、応力緩和材４７１の厚さが小さく、応力緩和材４７１の表面が、凸部の表面４０４に対して凹んでいるため、応力緩和材４７１の表面４７２と回路基板７の半導体素子の基板４０１側と対向する表面との距離が大きくなっている。このため、応力緩和材４７１の表面に形成された電極４７２と、回路基板７の表面に形成された配線電極４７５とを接続する突起電極４７４の高さが、凸部４１０の表面に形成された電極４０５と回路基板７の配線電極８との間を接続する突起電極９よりも、高くなっている。
　このようにすることで、第３の変形例の半導体装置４７０では、基板１の反りが生じた場合でも、その変形を応力緩和材４７１を介して規制することができ、回路基板７との接続の信頼性低下を効果的に抑制することができる。
　なお、図９に示した半導体装置４７０では、応力緩和材４７１の表面の電極４７３と、これと接続される回路基板７上の配線電極４７５の面積を、他の電極４０５および配線電極８よりも大きく形成している。これは、図９に示すように、突起電極９，４７４としてはんだボールを用いた場合には、その表面張力の関係で高さが高くなると径が大きくなるため、表面積の大きな電極により、より強固に接続させるためである。したがって、突起電極９，４７５として、はんだボールを用いない場合を含め、電極４７３および配線電極４７５の面積を大きく形成することは、本実施形態の半導体装置において必須の要件ではない。
　また、図９では、厚さの薄い応力緩和材４７１に形成された電極４７３は、第１の主面４０２の集積回路配線層４０３と接続されていないダミー電極の場合を例示したが、電極４７３をダミー電極ではなく、集積回路配線層４０３と、回路基板７上の回路配線とを接続する電極として用いることができる。特に、この場合において、電極４７３と配線電極４７５の面積を大きくした場合には、これらの電極を流れる電流量が大きくなる電源配線、もしくは、グランド（接地）配線として用いることで、配線抵抗が少ない良好な接続配線として用いることができる。
　さらに、図９では、応力緩和材４７１の表面４７２に片側１列のみの電極４７３を設けたものを例示したが、本実施形態においてこれは必須の要件ではなく、応力緩和材４７１上に形成される電極を２列以上とすることが可能である。また、応力緩和材４７１上に形成された電極が片側２列以上の場合に、その面積を異ならせて一部の電極の面積を大きくすることができる。
　次に、図１０、および図１１を用いて、本実施形態の半導体装置４００の有する応力緩和材４３０の別の効果について説明する。
　図１０は、本実施形態の半導体装置４００が、ウェーハとして複数個が並んで形成されている状態を示す図である。図１０では、半導体装置４００Ａと、半導体装置４００Ｂとが並んでいるように示されている。
　上記、従来技術における第４の課題として説明したように、半導体装置は、ウェーハとして複数個が並んだ状態で一括して形成され、これをダイシング・ブレードで切断することで個片化される。このとき、ダイシング・ブレードから加わる外力よって、基板に欠けやクラックなどの物理的な損傷が生じる可能性がある。
　これに対し、本実施形態の半導体装置４００では、第２の主面４０４の横方向両端部の凹部４２０に応力緩和材４３０が埋め込まれているため、この応力緩和材４３０が位置する部分の第１の主面４０２側にダイシング・ブレード４５０が当てられることとなる。このため、ダイシング・ブレード４５０から半導体装置４００Ａ、４００Ｂに加わる応力が、応力緩和材４３０で吸収され、半導体装置４００Ａ、４００Ｂに欠けやクラックなどの損傷が生じることを効果的に防止することができる。
　図１１は、本実施形態の半導体装置４００の、さらに別の作用効果を説明するための図である。
　従来技術における第５の課題として説明したように、半導体装置４００を、複数個横方向に並んで配列されたウェーハの状態で、複数枚、垂直または水平方向に重ね合わせて収納・移動させることがあり、このとき、重ね合わされて隣接するウェーハ同士の集積回路配線層と電極とが物理的に接触することにより静電気が発生すると、集積回路配線層の回路部品が破壊されるおそれがある。
　これに対し、図１１に示すように、本実施形態の半導体装置４００では、一方のウェーハ状の半導体装置４００Ｃ、４００Ｄが、もう一方のウェーハ状の半導体装置４００Ｅ、４００Ｆの上に重ね合わされた場合でも、第２の主面４０４の凸部４１０よりも凹部４２０に埋め込まれた応力緩和材４３０が突出しているため、一方のウェーハ状の半導体装置４００Ｃ、４００Ｄの電極４０５と、もう一方のウェーハ状の半導体装置４００Ｅ、４００Ｆの集積回路配線層４０２とが接触することがない。このため、静電気が発生することが無く、集積回路配線層４０２の回路部品が破損することを防止することができる。
　上記のように、本実施形態の半導体装置４００は、第２の主面４０４の凹部４２０に、応力緩和材４３０が埋め込まれている。このとき、応力緩和材４３０が第２の主面４０４の凸部４１０よりも突出することで、半導体装置４００を重ね合わせて保管等する場合の課題を解決することができる。
　なお、図示しての説明は省略するが、本実施形態の半導体装置４００において、応力緩和材４３０を第２の主面４０４の凸部４１０よりも突出させた場合には、ウェーハをウェーハ貼り付けシートなどに貼り付けた場合に、電極への物理的な接触による損傷が生じることを防止することもできる。
　このように、応力緩和材４３０を第２の主面４０４の凸部４１０よりも突出させることで、基板４０１の集積回路配線層４０３の静電破壊や、電極４０５への物理的な損傷を防止する効果を奏し、従来技術における第５の課題を解決することができる。
　（第３の実施形態）
　次に、本発明の第３の実施形態にかかる半導体装置を、図面を用いて説明する。
　この第３の実施形態にかかる半導体装置は、上記実施の形態１および２の半導体装置と比較して、基板の第２の主面に、絶縁層が形成されている点が異なる。
　図１２は、本発明の第３の実施形態の半導体装置６００の断面構成図である。この図１２は、本発明の第１の実施形態にかかる半導体装置１００、第２の実施形態にかかる半導体装置４００の断面構成図に対応する図面であり、第２の主面６０４の横方向端部に凹部６２０が形成された半導体装置６００が、回路基板７にマウントされた状態を示している。
　図１２に示すように、本実施形態の半導体装置６００は、基板６０１の第１の主面６０２に集積回路配線層６０３が形成され、第１の主面６０２の裏面に相当する第２の主面６０４の凸部６１０には、複数の電極６０５が形成されている。また、第２の主面６０４の凹部６２０には、応力緩和材６３０が埋設されている。なお、基板６０１の集積回路配線層６０３と電極６０５とは、基板６０１内部を貫通する貫通配線６０６を介して接続されている。
　本実施形態の半導体装置６００では、基板６０１の第２の主面６０４に、電極６０５と凹部に形成された応力緩和材６３０を覆うように絶縁層６０７が形成されている。そして、絶縁層６０７の表面、すなわち図１２における下方に、複数の外部電極６０８が形成されていて、第２の主面６０４の凸部６１０に形成された電極６０５と、絶縁層６０７の表面に形成された外部電極６０８とは、図示しない接続線で電気的に接続されている。この接続線は、第２の主面６０４の上に形成してもよいし、あるいは、第２の主面６０４の凹部６２０に埋設した応力緩和材６３０の表面に形成してもよい。また、絶縁層６０７を貫通する配線であってもよい。
　そして、本実施形態の半導体装置６００は、絶縁層６０７の表面に形成された外部電極６０８が、マザーボードなどの回路基板７上に形成された配線電極８と、突起電極９によって接合されてパッケージ化されている。
　このように、第２の主面６０４上に絶縁層を形成することで、以下の効果が得られる。
　第１の効果は、絶縁層を樹脂などにより構成することで、半導体装置と回路基板との熱膨張係数の差を、さらに小さくすることが可能となる。このため、外部電極と回路基板との接続信頼性をさらに向上することができる。
　第２の効果は、絶縁層の表面に形成された外部電極の間隔（ピッチ）を、第２の主面に形成された電極の間隔（ピッチ）よりも、広くすることができる。これにより、外部電極の寸法を大きくすることが可能となり、外部電極と回路基板との接続信頼性を向上することができる。
　第２の主面の電極と、絶縁層の表面の外部端子の両方を、格子状に配列してもよい。あるいは、電極は直線状に配列し、外部端子を格子状に配列してもよい。あるいは他の配列であってもよい。
　ここでは、例として、電極と外部端子の両方を格子状に配列し、かつ、絶縁層が、電極と凹部に形成された応力緩和材を覆うように形成されている場合を考える。すなわち、第1の主面の面積と、絶縁層の面積が等しい場合を考える。
　具体的な数値を用いて以下に説明する。
　例えば、第1の主面の面積と絶縁層の面積は等しく、１０ｍｍ×１０ｍｍ＝１００ｍｍ２とする。第２の主面の面積を、７ｍｍ×７ｍｍ＝４９ｍｍ２とする。
　このとき、第２の主面の電極を、０．５ｍｍピッチの格子状に配列する場合には、電極数は、１３列×１３列となり、全電極数は、１３×１３＝１６９個（／４９ｍｍ２）となる。
　これに対し、絶縁層の表面の外部端子が、０．６５ｍｍピッチの格子状に配列する場合には、電極数は、１４列×１４列となり、最大で、１４×１４＝１９６個（／１００ｍｍ２）まで配列できる。
　上述のように、外部電極のピッチ（０．６５ｍｍ）が、第２の主面に形成された電極ピッチ（０．５ｍｍピッチ）より広くできる。これにより外部電極の寸法（バンプ、あるいはボール直径）を大きくすることが可能となり、外部電極と回路基板との接続信頼性を向上することができる。
　図１３は、本発明の実施の形態３にかかる半導体装置の別の形状を示すものである。
　図１３に示す、半導体装置７００は、第２の主面７０４の凹部７２０が横方向中央部に形成され、横方向の両端部に凸部７１０が形成されている点が、上記図１２で説明した半導体装置６００と異なる。
　半導体装置７００においても、第２の主面７０４の凸部７１０に形成された電極７０５と、凹部７２０に充填された応力緩和材７３０を覆うように、絶縁層７０７が形成されていて、絶縁層７０７の表面に形成された外部電極７０８は、図示しない接続線で電極７０５と接続されている。
　そして、半導体装置７００も、絶縁層７０７を有することにより、以下の効果を奏することができる。
　凸部が両端部に凹部が中央部に形成された構造と、凸部が中央部に凹部が両端部に形成された構造の効果の違いを以下に説明する。
　凸部が両端部に形成された構造の方が、凸部が中央部に形成された構造より、外部電極と回路基板との接続信頼性をさらに向上することができる。
　例えば、第1の主面の面積を、１０ｍｍ×１０ｍｍ＝１００ｍｍ２とする。第２の主面の凸部の総面積を、４９ｍｍ２とする。
　正方形の凸部が中央部に形成された構造では、凸部領域の一辺は、面積が４９ｍｍ２の平方根で７ｍｍである。
　一方、正方形の凸部が４つのコーナー部に形成された構造では、ひとつの凸部領域の面積は、４９／４＝１２．２５ｍｍ２である。したがって、ひとつの凸部領域の一辺は、１２．２５ｍｍ２の平方根で３．５ｍｍである。
　以上のように、凸部が中央部に形成された構造では、凸部領域の一辺は、７ｍｍであり、凸部がコーナー部に形成された構造では、凸部領域の一辺は、３．５ｍｍとなる。
　凸部領域の一辺の長さが小さいほど、半導体装置と回路基板との熱膨張係数の差は小さくなる。したがって、凸部がコーナー部に形成された構造の方が、外部電極と回路基板との接続信頼性をさらに向上することができる。
　（第４の実施形態）
　次に、本発明の実施の形態４にかかる半導体装置を、図面を用いて説明する。
　この第４の実施形態の半導体装置は、上記本発明の第１から第３の実施形態として説明した半導体装置を、基板の厚さ方向に複数積層して形成されたものである。
　図１４は、本発明の第４の実施形態にかかる半導体装置の断面構成図である。図１４に示すように、半導体装置は、図１を用いて説明した第１の実施形態にかかる半導体装置１００と同じ形状の半導体装置が樹脂基板７上に２枚重ね合わされて形成されたものである。下層の半導体装置８００は、その基板８０１の第１の主面８０２上に形成された集積回路配線層８０３と、第２の主面８０４の凸部８１０に形成された電極８０５とが、貫通配線８０６で接続されている。そして、電極８０５は、マザーボードなどの回路基板７上の配線電極８に、突起電極９により接続されている。
　下層の半導体装置８００の集積回路配線層８０３上には、積層電極８４０が形成されている。そして、上層の半導体装置９００は、その基板９０１の第１の主面９０２上に形成された集積回路配線層９０３と、第２の主面９０４の凸部９１０に形成された電極９０５とが、貫通配線９０６で接続されている。電極９０５は、下層の半導体装置８００の積層電極８４０に、積層接続電極９３０により接続されている。
　このように、本実施形態の半導体装置は、本発明の各実施形態にかかる半導体装置をその基板の厚さ方向に複数枚積層し、３次元積層構造ＳＩＰ（システム・イン・パッケージ）としたものであるが、下層の半導体装置８００と回路基板７との接続において、半導体装置８００の電極８０５が第２の主面８０４の凸部８１０に形成されている。このため、半導体基板８００の基板８０１と回路基板７との熱膨張係数の差によって、膨張時の形状変化が生じても、その絶対値を小さくとどめることができ、回路基板７との接続不良が生じることを効果的に回避することができる。
　なお、本実施形態において、半導体装置が、下層の半導体装置８００と上層の半導体装置９００との２層構造であるものについて説明したが、本実施形態において、三層以上の半導体装置のさらなる積層を排除するものではないことは、言うまでもない。
　また、図１０では、積層される半導体装置として、第１の実施形態において図１として示した形状のものを用いて説明したが、本発明にかかる半導体装置のいずれの形態のものでも積層することができ、また、積層される半導体装置の形状は、全て同じものである必要はなく、本発明の半導体装置の異なる形状のものを複数積層することも可能である。
　（第５の実施形態）
　次に、本発明の第５の実施形態にかかる半導体装置を、図面を用いて説明する。
　この第５の実施形態にかかる半導体装置は、第２の主面の凹部に応力緩和材を充填したものではなく、異なる機能の部材を配置したものである。
　図１５に、本発明の第５の実施形態にかかる半導体装置の断面構成を示す。図１１に示すように、本実施形態の半導体装置は、回路基板７に、第１の半導体装置１０００と、第２の半導体装置２０００とが、並列して積層接続されたものである。
　それぞれの半導体装置１０００および２０００は、いずれも本発明の第１の実施形態として、図１を用いて説明したものであり、それぞれの基板１００１および２００１の第１の主面１００２、２００２上に形成された集積回路配線層１００３、２００３と、第２の主面１００４、２００４の凸部１０１０，２０１０に形成された電極１００５と２００５とが、貫通配線１００６、２００６で接続されている。そして、電極１００５、２００５は、マザーボードなどの回路基板７上の配線電極８に、突起電極９により接続されている。
　２つの半導体装置１０００および２０００は、いずれも第２の主面１００４，２００４の横方向の端部に凹部１０２０、２０２０を有しているため、図１５に示すように、回路基板７上に近接して配置された２つの半導体装置１０００と２０００との間の部分で、その凹部１０２０と２０２０とが共通の空間を形成する。そして、この空間内に、回路基板２１００が配置されていて、回路部品２１００は、その下面に形成された電極２１１０により、突起電極９を介して回路基板７の配線電極８と接続されている。
　このようにすることで、本実施形態の半導体装置では、回路基板７の表面積をより効率的に使用した２次元搭載ＳＩＰ（システム・イン・パッケージ）を作成することができる。
　図１５では、半導体装置の第２の主面に形成された凹部に配置される機能性の部材として、電子回路を用いた例を示したが、この他にも半導体装置の温度上昇を防止するための放熱手段を形成することができる。放熱手段としては、高熱伝導性樹脂や金属、または、ヒートパイプなどを使用することができる。
　なお、本実施形態において、図１５では、回路基板７上に２つの半導体装置が近接して配置された例を示したが、本実施形態において、回路基板上の半導体装置は、一つであっても、または、３つの以上の半導体装置を回路基板７上に並べて配置するものであってもかまわない。
　また、図１５では、回路基板上に近接して配置される半導体装置として、第１の実施形態において図１として示した形状のものを用いて説明したが、本発明にかかる半導体装置のいずれの形態のものでも同様に配置することができ、また、同じ形状の半導体装置に限らず、本発明の半導体装置の異なる形状のものを近接して配置することもできる。
　本発明にかかる半導体装置およびその製造方法によれば、パッケージ化されたときに高い接続信頼性が得られる半導体装置を得ることができ、超大型かつ超薄型の集積基板を、高い接続信頼性にてフリップチップＢＧＡ、ウェーハ・レベルＣＳＰなどの小型パッケージや、３次元積層構造あるいは２次元搭載構造のＳＩＰ（システム・イン・パッケージ）にすることが可能になる。このため、本発明は、小型化、高速化、多機能化が加速度的に進む、携帯電話、パーソナルコンピュータ、ＩＣカード、ＰＤＡ、光通信機器、医療機器などの電子機器をはじめとして、各種の半導体装置およびその製造方法として有用である。

Claims (10)

  1. 　第１の主面と、
    　前記第１の主面の裏面に相当し、その一部に前記第１の主面の面積より小さい面積の凸部が形成された第２の主面とを有し、
    　前記第１の主面に形成された集積回路配線層と、前記第２の主面の前記凸部に形成された複数の電極とが、貫通配線で接続された基板を備えたことを特徴とする半導体装置。
  2. 　前記第２の主面の前記凸部以外の部分である凹部に、応力緩和材が埋設されている請求項１に記載の半導体装置。
  3. 　前記凹部に埋設された前記応力緩和材の表面が、前記凸部の表面よりも突出して形成されている請求項２に記載の半導体装置。
  4. 　前記凹部に埋設された前記応力緩和材の表面に複数の電極が形成されている請求項２に記載の半導体装置。
  5. 　前記応力緩和材の表面に形成された前記電極が、貫通配線によって前記集積回路配線層と接続されている請求項４に記載の半導体装置。
  6. 　前記応力緩和材の表面が前記凸部の表面よりも凹んで形成されている請求項４に記載の半導体装置。
  7. 　前記第２の主面の前記凸部に形成された前記電極が絶縁層で覆われていて、前記絶縁層の表面に形成された外部電極と、前記電極とが接続されている請求項１から６のいずれか１項に記載の半導体装置。
  8. 　請求項１から７のいずれか１項に記載の半導体装置が、前記基板の厚さ方向に複数個積層されていて、
    　前記集積回路配線層上に形成された複数の積層電極が、積層された前記半導体装置の前記電極と接続されている半導体装置。
  9. 　前記凹部に、電子部品、または、放熱手段が設置された請求項１から８のいずれか１項に記載の半導体装置。
  10. 　請求項１から９のいずれか１項に記載の半導体装置の製造方法であって、
    　前記基板の前記第１の主面に前記集積回路配線層を形成する工程と、
    　前記基板に前記貫通配線を形成する工程と、
    　前記第２の主面の前記凸部に前記電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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