JP2006339331A - 半導体装置およびその実装構造 - Google Patents

半導体装置およびその実装構造 Download PDF

Info

Publication number
JP2006339331A
JP2006339331A JP2005161026A JP2005161026A JP2006339331A JP 2006339331 A JP2006339331 A JP 2006339331A JP 2005161026 A JP2005161026 A JP 2005161026A JP 2005161026 A JP2005161026 A JP 2005161026A JP 2006339331 A JP2006339331 A JP 2006339331A
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
external electrode
internal
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005161026A
Other languages
English (en)
Other versions
JP4449824B2 (ja
Inventor
Takeshi Wakabayashi
猛 若林
Ichiro Mihara
一郎 三原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2005161026A priority Critical patent/JP4449824B2/ja
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to EP06747146A priority patent/EP1897138B1/en
Priority to CNB2006800014794A priority patent/CN100514627C/zh
Priority to DE602006012674T priority patent/DE602006012674D1/de
Priority to KR1020077013201A priority patent/KR100877018B1/ko
Priority to PCT/JP2006/311166 priority patent/WO2006129832A1/en
Priority to US11/443,858 priority patent/US7719116B2/en
Publication of JP2006339331A publication Critical patent/JP2006339331A/ja
Application granted granted Critical
Publication of JP4449824B2 publication Critical patent/JP4449824B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 外部電極パッド部を備えた半導体装置において、外部電極パッド部の数を半導体基板上に設けられた接続パッドの数よりも少なくすることにより、外部電極パッド部の大きさおよび配置ピッチを大きくする。
【解決手段】 グランド用または電源用の電気的接続関係において、それぞれ複数（例えば３つ）の内部接続パッド２に１本の内部配線５の両端部が接続され、１本の内部配線５に多数の接続パッド８が接続され、数個〜数十個の接続パッド８毎に１本の配線１４が接続され、１本の配線１４上に１個の外部電極パッド部が設けられ、各外部電極パッド部上に１個の半田ボール１７が設けられている。したがって、電源用の外部電極パッド部の数が接続パッド８の数の数分の１〜数十分の１となり、外部電極パッド部の総数を接続パッド８の総数よりも少なくすることができる。
【選択図】 図１

Description

この発明は半導体装置およびその実装構造に関する。
近年、パーソナルコンピュータやモバイル機器等ではその小型化を図るため、半導体装置を基板上にフリップチップ実装することが多くなっている。その場合、集積回路が形成されたベアーの半導体基板に、直接、集積回路に接続された外部電極パッドを設け、該外部電極パッドに半田ボールを形成し、半田ボールを外部回路基板の接続端子にボンディングすることにより、実装面積の最小化を測ろうとする方法が採用されている （例えば、特許文献１参照）。
特開２００１−１９６３７４号公報
上記半導体装置では、シリコン基板上にシリコン酸化膜を形成し、該シリコン酸化膜に複数のスルーホールを設けると共に該スルーホール内に金属層を設け、次に、Ｐ型およびＮ型のＭＯＳトランジスタを含む集積回路を形成し、集積回路上を層間絶縁膜で覆った後、シリコン基板をその厚さ方向に完全に研摩して取り除くことによりシリコン酸化膜を露出し、次に、シリコン酸化膜に設けられた各スルホールに対応する箇所に外部電極パッド部を形成し、この後、各外部電極パッド部上に半田ボールを設けている。このように、各外部電極パッド部および半田ボールは、それぞれがスルーホールを介して、集積回路に接続される金属層に１対１に対応して設けられている。
ところで、最近は、数ギガヘルツの高速クロックで駆動する制御用の半導体装置が出現しているが、このような半導体装置に対しては、外部電源から数十Ａの電流を供給する必要がある。この場合、外部電極パッド部上に設けられる半田ボールの直径が１００μｍ程度であると、半田ボールの発熱による破壊を防止するには、１個の半田ボールに対して３０ｍＡ程度の電流しか流すことができない。したがって、数十Ａもの大電流電源が必要とされる場合には、数千個の半田ボールを介して数千の外部電極パッド部に流した電流を内部で合流させることになる。
このように多数の外部電極パッド部上に設けられた半田ボールを介して外部回路基板の接続端子部に、例えば、フェースダウン実装するために、半導体装置のサイズがかなり大型化され、これに伴い大きな実装面積が必要とされ、また、半田ボールの数が多いため、ボンディング工程において短絡が発生したり、半田ボールのサイズのばらつきが大きく、接続の信頼性が得られないものであった。
そこで、この発明は、外部電極パッド部の数を少なくすることにより、サイズの縮小化および接続の信頼性の向上を図ることができる半導体装置およびその実装構造を提供することを目的とする。
この発明は、上記目的を達成するため、集積回路を有する半導体基板上に複数本の電源用の内部配線を設け、前記各内部配線上を、前記内部配線のそれぞれに対して複数の開口部が設けられた絶縁膜で覆い、前記絶縁膜上に、対応する前記内部配線に対して前記開口部の数よりも少ない個数の外部電極パッド部を有する複数の配線を設け、前記各配線を前記複数の開口部を介して対応する前記内部配線に接続したことを特徴とするものである。
この発明によれば、電源用の内部配線を覆う絶縁膜上に設けられた配線を絶縁膜に設けられた複数の開口部を介して対応する内部配線に接続しているので、配線の外部電極パッド部の数を少なくすることができ、これによりサイズの縮小化および接続の信頼性の向上を図ることができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面中央部には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の内部接続パッド２が集積回路に接続されて設けられている。
内部接続パッド２を含むシリコン基板１の上面には酸化シリコンや窒化シリコン等からなる第１の絶縁膜３が設けられている。内部接続パッド２の上面中央部に対応する部分における第１の絶縁膜３には開口部４が設けられている。第１の絶縁膜３の上面には銅または銅合金からなる厚さ１μｍ程度の内部配線５が第１の絶縁膜３の開口部４を介して内部接続パッド２に接続されて設けられている。
ここで、図１に示す内部配線５はグランド用またはＶDD用（総称して電源用）の内部配線であり、図１における紙面垂直方向に数本〜数十本が相互に平行に設けられている。図１では、制御信号用およびデータ用の内部配線は省略されている。
内部配線５を含む第１の絶縁膜３の上面には酸化シリコンや窒化シリコン等からなる第２の絶縁膜６が設けられている。内部配線５の複数（例えば６つ）の接続パッド部に対応する部分における第２の絶縁膜６には開口部７が設けられている。
第２の絶縁膜６の開口部７内およびその近傍の第２の絶縁膜６の上面には銅または銅合金等からなる接続パッド８が内部配線５の接続パッド部に接続されて設けられている。接続パッド８を含む第２の絶縁膜６の上面には酸化シリコンや窒化シリコン等からなる第３の絶縁膜９が設けられている。接続パッド８の上面中央部に対応する部分における第３の絶縁膜９には開口部１０が設けられている。
第３の絶縁膜９の上面にはポリイミド系樹脂等からなる保護膜（絶縁膜）１１が設けられている。第３の絶縁膜９の開口部１０に対応する部分における保護膜１１には開口部１２が設けられている。保護膜１１の上面には銅等からなる下地金属層１３が設けられている。下地金属層１３の上面全体には銅からなる配線１４が設けられている。この場合、配線１４の厚さは、内部配線５の厚さよりも厚く、２〜１０μｍとなっている。下地金属層１３および配線１４は、保護膜１１および第３の絶縁膜９の複数（例えば３つ）の開口部１２、１０を介して複数（例えば３つ）の内部接続パッド２に接続されている。
ここで、図１では、第３の絶縁膜９に設けられた開口部１０内および保護膜１１に設けられた開口部１２内には下地金属層１３のみが設けられているが、これは図示の都合であって、実際には、配線１４も設けられている。また、下地金属層１３および配線１４は、３つの開口部１０および１２に跨って設けられているが、これも図示の都合であり、実際は数個〜数十個の開口部１０および１２に跨るように形成されている。各配線１４の幅は、後述する、各半田ボールに供給される外部電源からの電流に対応して決定される。
配線１４を含む保護膜１１の上面にはソルダーレジスト等からなるオーバーコート膜１５が設けられている。各配線１４には、その長手方向および幅方向のほぼ中央部が外部電極パッド部とされており、この外部電極パッド部に対応する部分のオーバーコート膜１５には開口部１６が設けられている。開口部１６内およびその上方には半田ボール１７が配線１４の外部電極パッド部に接続されて設けられている。
以上のように、この半導体装置では、複数の内部接続パッド２に接続された数本〜数十本の内部配線５が設けられ、各内部配線５に多数の接続パッド８が設けられ、数個〜数十個の接続パッド８毎に１本の配線１４が接続され、１本の配線１４に設けられた１つの外部電極パッド部に１個の半田ボール１７が形成されている。
したがって、この半導体装置では、グランド用または電源用の半田ボール１７の数が電源用の接続パッド８の数の数分の１〜数十分の１となり、半田ボール１７の総数を接続パッド８の総数よりも少なくすることができ、ひいては半導体装置のサイズの縮小化および接続の信頼性の向上を図ることができる。
ここで、内部配線５と配線１４とは相互に対応して設けられており同数なので、両者の幅を同一とすると、レイアウト上、無駄なスペースが無くなり、半導体装置のサイズを小さくすることができる。また、内部配線５と配線１４に供給される電源電流の限界を同一にすることが望ましいので、１本の前記配線に対応する前記開口部の数をＮi、１本の前記配線に設けられた前記外部電極パッド部の数をＮo、前記内部配線の厚さをＴｉ、前記配線の厚さをＴoとした場合、
Ｎi／（Ｔｏ／Ｔｉ）≦Ｎｏ≦Ｎｉ（（Ｔｏ／Ｔｉ）−１）
が満足することが推奨される。
（第２実施形態）
図２はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、配線１４の外部電極パッド部上面に銅からなる柱状電極１８を設け、配線１４を含む保護膜１１の上面にエポキシ系樹脂等からなる封止膜１９をその上面が柱状電極１８の上面と面一となるように設け、柱状電極１８の上面に半田ボール１７を設けた点である。
なお、この半導体装置において、第１、第２の絶縁膜（層間絶縁膜）３、６の材料として所謂Ｌｏｗ−ｋを用いる場合には、第１、第２の絶縁膜３、６の比誘電率と弾性率とがトレードオフの関係にあり、比誘電率を下げようにすると、弾性率が５Ｇｐａ以下と非常に脆い材料を使用することになる。この場合、一般的には、柱状電極１８を備えた半導体装置を回路基板（図示せず）上に実装すると、シリコン基板１と回路基板との熱膨張係数差に起因する応力により、第１、第２の絶縁膜３、６にクラックが発生しやすくなってしまう。
しかしながら、上記第２実施形態では、半田ボール１７の総数を接続パッド８の総数よりも少なくすることにより、半田ボール１７の大きさを大きくすることができるので、シリコン基板１と回路基板との熱膨張係数差に起因する応力を低減することができ、したがって第１、第２の絶縁膜３、６の材料として弾性率が５Ｇｐａ以下と非常に脆い所謂Ｌｏｗ−ｋを用いても、第１、第２の絶縁膜３、６にクラックが発生しにくいようにすることができる。
なお、上記実施形態では、数個〜数十個の接続パッド８に対して設けられた各配線１４には、それぞれ１つの外部電極パッド部を設けたものとしたが、各配線１４に設ける外部電極パッド部は必ずしも１個に限られるものではなく、外部電極パッド部の数よりも少なければ複数個としてもよい。下に１個の半田ボール１７が形成されている。
図３は、半導体装置がフェースダウン実装される外部の回路基板２０の平面図である。回路基板２０の一面には電源配線パターン２２が設けられている。電源配線パターン２２２は、半導体装置の内部配線５に対応して平行に配列された複数の給電支線２１を相互に接続するパターンとされ、各給電支線２１には、半導体装置の配線１４の各外部電極パッド部に対応する接続端子部２３が設けられている。半導体装置は、配線１４の各外部電極パッド部上に設けられた半田ボール１７を回路基板２０の接続端子部２３に位置合わせしてボンディングにより、フェースダウン実装される。なお、図示はしないが、回路基板２０の電源配線パターン２２は、接続端子部２３を除いてレジストで被覆されることが望ましい。
この発明の第１実施形態としての半導体装置の断面図。 この発明の第２実施形態としての半導体装置の断面図。 この発明の半導体装置が接続される回路基板の一実施形態を示す平面図。
符号の説明
１ シリコン基板
２ 内部接続パッド
３ 第１の絶縁膜
５ 内部配線
６ 第２の絶縁膜
８ 接続パッド
９ 第３の絶縁膜
１１ 保護膜
１４ 配線
１５ オーバーコート膜
１７ 半田ボール
１８ 柱状電極
１９ 封止膜

Claims (16)

  1. 集積回路を有する半導体基板上に複数本の電源用の内部配線を設け、前記各内部配線上を、前記内部配線のそれぞれに対して複数の開口部が設けられた絶縁膜で覆い、前記絶縁膜上に、対応する前記内部配線に対して前記開口部の数よりも少ない個数の外部電極パッド部を有する複数の配線を設け、前記各配線を前記複数の開口部を介して対応する前記内部配線に接続したことを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記各配線の外部電極パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
  3. 請求項１に記載の発明において、前記各配線の外部電極パッド部上に柱状電極が設けられていることを特徴とする半導体装置。
  4. 請求項３に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。
  5. 請求項１に記載の発明において、前記電源用の内部配線上を覆う前記絶縁膜は複数の層構造であり、少なくとも１つの層上には、前記開口部に対応する位置に接続パッドが設けられていることを特徴とする半導体装置。
  6. 請求項１に記載の発明において、前記配線および前記内部配線は銅または銅合金からなることを特徴とする半導体装置。
  7. 請求項１に記載の発明において、前記配線の厚さは前記内部配線の厚さよりも厚くなっていることを特徴とする半導体装置。
  8. 請求項１に記載の発明において、前記絶縁膜の弾性率は５Ｇｐａ以下であることを特徴とする半導体装置。
  9. 請求項１に記載の発明において、前記配線および前記内部配線の幅は同一であることを特徴とする半導体装置。
  10. 請求項１に記載の発明において、１本の前記配線に対応する前記開口部の数をＮｉ、１本の前記配線に設けられた前記外部電極パッド部の数をＮo、前記内部配線の厚さをＴｉ、前記配線の厚さをＴoとした場合、
    Ｎｉ／（Ｔｏ／Ｔｉ）≦Ｎｏ≦Ｎｉ（（Ｔｏ／Ｔｉ）−１）
    が満足されることを特徴とする半導体装置。
  11. 集積回路を有する半導体基板上に複数本の電源用の内部配線が設けられ、前記各内部配線上を、前記内部配線のそれぞれに対して複数の開口部が設けられた絶縁膜で覆い、前記絶縁膜上に、対応する前記内部配線に対して前記開口部の数よりも少ない個数の外部電極パッド部を有する複数の配線が設けられ、前記各配線を前記複数の開口部を介して対応する前記内部配線に接続した半導体装置を、前記複数の配線に設けられた前記外部電極パッド部に対応する接続端子部を有する電源配線パターンが形成された回路基板に半田層を介して接続したことを特徴とする半導体装置の実装構造。
  12. 請求項１１に記載の発明において、前記各配線の外部電極パッド部と前記電源配線パターンの接続端子部とが、前記各配線の外部電極パッド部上に形成された半田ボールにより接続されていることを特徴とする半導体装置の実装構造。
  13. 請求項１１に記載の発明において、前記各配線の外部電極パッド部上に柱状電極が設けられていることを特徴とすることを特徴とする半導体装置の実装構造。
  14. 請求項１３に記載の発明において、前記絶縁膜上の前記柱状電極間に封止膜が設けられていることを特徴とする半導体装置の実装構造。
  15. 請求項１１に記載の発明において、前記配線の厚さは前記内部配線の厚さよりも厚くなっていることを特徴とする半導体装置の実装構造。
  16. 請求項１１に記載の発明において、１本の前記配線に対応する前記開口部の数をＮｉ、１本の前記配線に設けられた前記外部電極パッド部の数をＮo、前記内部配線の厚さをＴｉ、前記配線の厚さをＴoとした場合、
    Ｎｉ／（Ｔｏ／Ｔｉ）≦Ｎｏ≦Ｎｉ（（Ｔｏ／Ｔｉ）−１）
    が満足されることを特徴とする半導体装置の実装構造。
JP2005161026A 2005-06-01 2005-06-01 半導体装置およびその実装構造 Expired - Fee Related JP4449824B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2005161026A JP4449824B2 (ja) 2005-06-01 2005-06-01 半導体装置およびその実装構造
CNB2006800014794A CN100514627C (zh) 2005-06-01 2006-05-30 半导体器件及其安装结构
DE602006012674T DE602006012674D1 (de) 2005-06-01 2006-05-30 Halbleitervorrichtung und dazugehörige Montagestruktur
KR1020077013201A KR100877018B1 (ko) 2005-06-01 2006-05-30 반도체 장치 및 그 장착 구조물
EP06747146A EP1897138B1 (en) 2005-06-01 2006-05-30 Semiconductor device and mounting structure thereof
PCT/JP2006/311166 WO2006129832A1 (en) 2005-06-01 2006-05-30 Semiconductor device and mounting structure thereof
US11/443,858 US7719116B2 (en) 2005-06-01 2006-05-31 Semiconductor device having reduced number of external pad portions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005161026A JP4449824B2 (ja) 2005-06-01 2005-06-01 半導体装置およびその実装構造

Publications (2)

Publication Number Publication Date
JP2006339331A true JP2006339331A (ja) 2006-12-14
JP4449824B2 JP4449824B2 (ja) 2010-04-14

Family

ID=36875893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005161026A Expired - Fee Related JP4449824B2 (ja) 2005-06-01 2005-06-01 半導体装置およびその実装構造

Country Status (7)

Country Link
US (1) US7719116B2 (ja)
EP (1) EP1897138B1 (ja)
JP (1) JP4449824B2 (ja)
KR (1) KR100877018B1 (ja)
CN (1) CN100514627C (ja)
DE (1) DE602006012674D1 (ja)
WO (1) WO2006129832A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135389A (ja) * 2007-11-30 2009-06-18 Hynix Semiconductor Inc ウエハーレベル半導体パッケージおよびその製造方法
JP2011505705A (ja) * 2007-12-04 2011-02-24 エーティーアイ・テクノロジーズ・ユーエルシー アンダーバンプ配線層の方法および装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8552559B2 (en) * 2004-07-29 2013-10-08 Megica Corporation Very thick metal interconnection scheme in IC chips
JP4449824B2 (ja) * 2005-06-01 2010-04-14 カシオ計算機株式会社 半導体装置およびその実装構造
JP4193897B2 (ja) 2006-05-19 2008-12-10 カシオ計算機株式会社 半導体装置およびその製造方法
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
JP2008226945A (ja) * 2007-03-09 2008-09-25 Casio Comput Co Ltd 半導体装置およびその製造方法
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7906424B2 (en) 2007-08-01 2011-03-15 Advanced Micro Devices, Inc. Conductor bump method and apparatus
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP4666028B2 (ja) 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
US8314474B2 (en) 2008-07-25 2012-11-20 Ati Technologies Ulc Under bump metallization for on-die capacitor
JP2010205941A (ja) * 2009-03-03 2010-09-16 Panasonic Corp 半導体チップ及び半導体装置
US8525335B2 (en) * 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
DE102009035437B4 (de) 2009-07-31 2012-09-27 Globalfoundries Dresden Module One Llc & Co. Kg Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
US8759209B2 (en) 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
KR102194719B1 (ko) * 2014-06-12 2020-12-23 삼성전기주식회사 패키지 기판 및 이를 이용한 패키지
CN110168707B (zh) * 2017-07-13 2023-08-29 富士电机株式会社 半导体装置
US20190385962A1 (en) * 2018-06-15 2019-12-19 Texas Instruments Incorporated Semiconductor structure and method for wafer scale chip package

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
JP3504421B2 (ja) * 1996-03-12 2004-03-08 株式会社ルネサステクノロジ 半導体装置
JPH11111860A (ja) * 1997-10-06 1999-04-23 Mitsubishi Electric Corp 半導体装置
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
JP3502800B2 (ja) * 1999-12-15 2004-03-02 新光電気工業株式会社 半導体装置の製造方法
JP3395747B2 (ja) 2000-01-11 2003-04-14 日本電気株式会社 半導体集積回路の製造方法
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法
US7372161B2 (en) * 2000-10-18 2008-05-13 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP2002141436A (ja) 2000-11-01 2002-05-17 Hitachi Ltd 半導体装置及びその製造方法
JP3566203B2 (ja) * 2000-12-06 2004-09-15 株式会社東芝 半導体装置及びその製造方法
JP3561747B2 (ja) * 2001-03-30 2004-09-02 ユーディナデバイス株式会社 高周波半導体装置の多層配線構造
JP2002329976A (ja) * 2001-04-26 2002-11-15 Kyocera Corp 多層配線基板
JP2003031576A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体素子及びその製造方法
US6762505B2 (en) * 2001-11-29 2004-07-13 Sun Microsystems 150 degree bump placement layout for an integrated circuit power grid
CN1568546B (zh) * 2002-08-09 2010-06-23 卡西欧计算机株式会社 半导体器件及其制造方法
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US6977435B2 (en) * 2003-09-09 2005-12-20 Intel Corporation Thick metal layer integrated process flow to improve power delivery and mechanical buffering
WO2005024912A2 (en) * 2003-09-09 2005-03-17 Intel Corporation Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow
JP2005093575A (ja) * 2003-09-16 2005-04-07 Nec Electronics Corp 半導体集積回路装置と配線レイアウト方法
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
JP4242336B2 (ja) * 2004-02-05 2009-03-25 パナソニック株式会社 半導体装置
US6888253B1 (en) * 2004-03-11 2005-05-03 Northrop Grumman Corporation Inexpensive wafer level MMIC chip packaging
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
JP4449824B2 (ja) * 2005-06-01 2010-04-14 カシオ計算機株式会社 半導体装置およびその実装構造
JP4222400B2 (ja) * 2006-09-26 2009-02-12 カシオ計算機株式会社 半導体装置の製造方法
US8587124B2 (en) * 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP4596001B2 (ja) * 2007-12-12 2010-12-08 カシオ計算機株式会社 半導体装置の製造方法
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135389A (ja) * 2007-11-30 2009-06-18 Hynix Semiconductor Inc ウエハーレベル半導体パッケージおよびその製造方法
JP2011505705A (ja) * 2007-12-04 2011-02-24 エーティーアイ・テクノロジーズ・ユーエルシー アンダーバンプ配線層の方法および装置
JP2013093630A (ja) * 2007-12-04 2013-05-16 Ati Technologies Ulc アンダーバンプ配線層の方法および装置

Also Published As

Publication number Publication date
DE602006012674D1 (de) 2010-04-15
EP1897138A1 (en) 2008-03-12
US20060273463A1 (en) 2006-12-07
CN101091250A (zh) 2007-12-19
EP1897138B1 (en) 2010-03-03
US7719116B2 (en) 2010-05-18
WO2006129832A1 (en) 2006-12-07
KR100877018B1 (ko) 2009-01-07
JP4449824B2 (ja) 2010-04-14
CN100514627C (zh) 2009-07-15
KR20070088688A (ko) 2007-08-29

Similar Documents

Publication Publication Date Title
JP4449824B2 (ja) 半導体装置およびその実装構造
US11626372B2 (en) Metal-free frame design for silicon bridges for semiconductor packages
US7262513B2 (en) Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
US7352063B2 (en) Semiconductor structure that includes a cooling structure formed on a semiconductor surface and method of manufacturing the same
JP4242336B2 (ja) 半導体装置
US20040164414A1 (en) Semiconductor device package and method of making the same
US6587353B2 (en) Semiconductor device
JP6110734B2 (ja) 半導体装置
JP2004063761A (ja) 半導体装置
JP2008034570A (ja) 半導体装置及びその製造方法
KR20150050404A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2007242782A (ja) 半導体装置及び電子装置
US6777815B2 (en) Configuration of conductive bumps and redistribution layer on a flip chip
JP2011222738A (ja) 半導体装置の製造方法
WO2011021364A1 (ja) 半導体装置およびその製造方法
JP2005026679A (ja) 半導体装置
JP3855992B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP5150578B2 (ja) 半導体装置及びその製造方法
JP4610008B2 (ja) 半導体装置
JP2006294905A (ja) 半導体装置及び半導体素子
JP2009111333A (ja) 半導体装置
JP4767556B2 (ja) 半導体装置
US20220148955A1 (en) Semiconductor package
JP2020150172A (ja) 半導体装置
JP2005079431A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061129

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090217

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090324

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090422

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100118

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees