JP2020150172A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020150172A
JP2020150172A JP2019047570A JP2019047570A JP2020150172A JP 2020150172 A JP2020150172 A JP 2020150172A JP 2019047570 A JP2019047570 A JP 2019047570A JP 2019047570 A JP2019047570 A JP 2019047570A JP 2020150172 A JP2020150172 A JP 2020150172A
Authority
JP
Japan
Prior art keywords
semiconductor package
recess
land portion
connection portion
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019047570A
Other languages
English (en)
Inventor
千州都 高塚
Chizuto Takatsuka
千州都 高塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019047570A priority Critical patent/JP2020150172A/ja
Priority to US16/559,224 priority patent/US11139228B2/en
Publication of JP2020150172A publication Critical patent/JP2020150172A/ja
Priority to US17/466,973 priority patent/US11670574B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】半導体パッケージのランド部と金属バンプとの接続強度を高めることができる半導体装置を提供する。【解決手段】本実施形態による半導体装置は、実装基板と、実装基板上に設けられた半導体パッケージとを備える。半導体パッケージは、半導体チップを含む。第１接続部は、半導体パッケージの底面に設けられ、半導体チップに電気的に接続されている。金属バンプは、第１接続部に接続され、かつ、実装基板の第２接続部と電気的に接続された。第１接続部は、金属バンプとの接触面において凹部を有する。【選択図】図３

Description

本実施形態は、半導体装置に関する。
ＢＧＡ（Ball Grid Array）のような半導体パッケージは、半導体パッケージのランド部にはんだボールを接続した形態を有する。このような半導体パッケージは、実装基板に搭載され、はんだボールが実装基板の配線に接続される。
半導体パッケージは熱膨張率の比較的小さな半導体チップを内部に含む。一方、実装基板の多くの部分は、熱膨張率の比較的大きな樹脂からなる。よって、温度による実装基板の伸張および収縮は比較的大きいものの、半導体パッケージの伸張および収縮は半導体チップの伸張および収縮に大きく影響され比較的小さくなる。従って、半導体パッケージを搭載した実装基板が温度によって伸張／収縮すると、半導体パッケージと実装基板との伸張差／収縮差によって、はんだボールに大きな応力がかかる。はんだボールに応力がかかると、はんだボールが半導体パッケージのランド部から破断したり剥がれるおそれがある。
特開２０１７-２６３８２号公報
半導体パッケージのランド部と金属バンプとの接続強度を高めることができる半導体装置を提供する。
本実施形態による半導体装置は、実装基板と、実装基板上に設けられた半導体パッケージとを備える。半導体パッケージは、半導体チップを含む。第１接続部は、半導体パッケージの底面に設けられ、半導体チップに電気的に接続されている。金属バンプは、第１接続部に接続され、かつ、実装基板の第２接続部と電気的に接続された。第１接続部は、金属バンプとの接触面において凹部を有する。
第１実施形態による半導体装置の構成例を示す断面図。 第１実施形態による半導体パッケージの底面を示す平面図。 図２の３−３線に沿った半導体パッケージの断面の一部を示す図。 温度による実装基板および半導体パッケージの伸縮を示す概念図。 温度による実装基板および半導体パッケージの伸縮を示す概念図。 第２実施形態による半導体パッケージの底面を示す平面図。 図６の７−７線に沿った半導体パッケージの断面の一部を示す図。 変形例１による半導体パッケージの底面を示す平面図。 図６の７−７線に沿った半導体パッケージの断面の一部を示す図。 第３実施形態による半導体パッケージの底面を示す平面図。 変形例２による半導体パッケージの底面を示す平面図。 第４実施形態による半導体パッケージの部分的断面図。 第４実施形態による樹脂基板の形成方法の一例を示す断面図。 図１３に続く、樹脂基板の形成方法の一例を示す断面図。 図１４に続く、樹脂基板の形成方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
スマートフォン等の携帯端末の高性能化が進んでいる中、半導体パッケージに対して、小型化および高速動作の要求が高まっている。高速動作を実現するために、半導体パッケージには、電源強化のために多数の端子が必要になる一方、パッケージの小型化も必要となっている。このため、必然的に半導体パッケージの端部まではんだバンプが配置されることが多い。
半導体パッケージの端部まではんだバンプを形成すると、実装ＴＣＴ(温度サイクル試験)においてはんだバンプの剥がれや破断が生じやすくなる。これは、温度変化による実装基板と半導体パッケージとの伸縮差が、半導体パッケージの端部に行くほど大きくなり、半導体パッケージの端部のはんだバンプに掛かる応力も大きくなるからである。本実施形態は、このような応力によって半導体パッケージのランド部と金属バンプとの間の剥がれや破断を抑制する。
（第１実施形態）
図１は、第１実施形態による半導体装置の構成例を示す断面図である。半導体装置１は、実装基板１０と、半導体パッケージ２０とを備えている。尚、図１では、図２および図３に示す凹部２７の図示は省略されている。
実装基板１０は、樹脂１１と、配線１２と、ランド部１３とを備えている。樹脂１１は、例えば、ガラスエポキシ樹脂等の絶縁材料であり、配線１２を被覆する。配線１２は、例えば、銅等の導電性金属からなり、樹脂１１内に多層配線として構成されている。配線１２は、ランド部１３と電気的に接続されている。第２接続部としてのランド部１３は、配線１２に電気的に接続されており、さらに、半導体パッケージ２０のはんだバンプ２５にも接続されている。ランド部１３は、配線１２とはんだバンプ２５との間を電気的に接続する。これにより、実装基板１０は、はんだバンプ２５を介して半導体パッケージ２０に電気的に接続される。
半導体パッケージ２０は、樹脂基板２１と、半導体チップ２２と、ランド部２３と、モールド樹脂２４と、はんだバンプ２５とを備えている。樹脂基板２１は、例えば、ガラスエポキシ樹脂等の絶縁材料を含み、配線２６を被覆する。配線２６は、例えば、銅等の導電性金属からなり、樹脂内に多層配線として構成されている。配線２６は、ランド部２３と電気的に接続されている。半導体チップ２２は、樹脂基板２１の第１面上に設けられており、モールド樹脂２４で被覆されている。半導体チップ２２上には、トランジスタ、ダイオード、抵抗、キャパシタ等の半導体素子（図示せず）が形成されている。半導体チップ２２は、配線２６に接続されたパッドにボンディングワイヤ（図示せず）で電気的に接続されている。第１接続部としてのランド部２３は、第１面とは反対側の樹脂基板２１の第２面に設けられており、はんだバンプ２５に接続されている。はんだバンプ２５は、ランド部２３とランド部１３との間に接続されており、両者間を電気的に接続する。
図２は、第１実施形態による半導体パッケージの底面（第２面）を示す平面図である。半導体パッケージ２０の底面は、実装基板１０の搭載面に対する対向面であり、ランド部２３およびはんだバンプ２５が設けられた面である。また、図２において、はんだバンプ２５は仮想線で示されており、その下のランド部２３および凹部２７が表示されている。
半導体パッケージ２０は、その底面にマトリクス状に二次元配置されたランド部２３を備える。はんだバンプ２５は、ランド部２３に接触するように設けられている。ランド部２３の接触面の略中心部には、凹部２７（座繰り）が設けられている。凹部２７は、半導体パッケージ２０の底面から見たときに、ランド部２３と略相似形を有し、ランド部２３の内側に位置する。凹部２７は、例えば、ランド部２３と同様に、略円形を有する。半導体パッケージ２０の底面から見たときのランド部２３および凹部２７の形面は、例えば、略楕円形、略多角形、略半円形であってもよい。
図３は、図２の３−３線に沿った半導体パッケージの断面の一部を示す図である。樹脂基板２１の樹脂材料２８は、半導体パッケージ２０の底面のうちランド部２３以外の領域を被覆している。樹脂材料２８は、例えば、ソルダレジストである。ランド部２３には、樹脂材料２８が設けられておらず、はんだバンプ２５が接触している。ランド部２３には、凹部２７が設けられており、凹部２７はランド部２３とはんだバンプ２５との接触面の一部となっている。ランド部２３とはんだバンプ２５との接触面は、凹部２７およびその周辺部２９で構成されている。凹部２７は、周辺部２９に対して樹脂基板２１側に窪んでおり、それらの間に段差部ＳＴを有する。ランド部２３は、凹部２７および周辺部２９においてはんだバンプ２５と接触する。はんだバンプ２５は、周辺部２９の表面、凹部２７の内側面および底面に接触する。即ち、はんだバンプ２５は、段差部ＳＴにも接触している。
これにより、本実施形態によるランド部２３とはんだバンプ２５との接触面積は、全面平坦なランド部２３とはんだバンプ２５との接触面積よりも増大する。また、段差部ＳＴの屈曲箇所がはんだバンプ２５に対するアンカーの役目を果たす。これにより、はんだバンプ２５とランド部２３との間の接続強度を高めることができ、はんだバンプ２５に応力が印加されても、はんだバンプ２５がランド部２３から剥がれたり、破断したりすることを抑制することができる。
図４（Ａ）〜図５（Ｂ）は、温度による実装基板１０および半導体パッケージ２０の伸縮を示す概念図である。図４（Ａ）および図４（Ｂ）は、温度を上昇させた場合の実装基板１０および半導体パッケージ２０の様子を示す。
半導体装置１の温度を、例えば、＋１２５℃まで上昇させると、図４（Ａ）の矢印および破線で示すように、実装基板１０および半導体パッケージ２０は膨張する。このとき、半導体チップ（例えば、シリコンチップ）２２を内蔵する半導体パッケージ２０は、実装基板１０よりも膨張の度合いが小さい。従って、図４（Ｂ）に示すように、はんだバンプ２５に、応力が掛かる。しかし、本実施形態によれば、ランド部２３に凹部２７が設けられているので、はんだバンプ２５がランド部２３から剥がれたり、破断したりすることを抑制することができる。
一方、図５（Ａ）および図５（Ｂ）は、温度を低下させた場合の実装基板１０および半導体パッケージ２０の様子を示す。
半導体装置１の温度を、例えば、−２５℃まで低下させると、図５（Ａ）の矢印および破線で示すように、実装基板１０および半導体パッケージ２０は収縮する。このとき、半導体チップ（例えば、シリコンチップ）２２を内蔵する半導体パッケージ２０は、実装基板１０よりも収縮の度合いが小さい。従って、図５（Ｂ）に示すように、はんだバンプ２５に、応力が掛かる。しかし、本実施形態によれば、ランド部２３に凹部２７が設けられているので、はんだバンプ２５がランド部２３から剥がれたり、破断したりすることを抑制することができる。
尚、本実施形態において、凹部２７は全てのランド部２３に設けてもよいが、ランド部２３の一部に設けられていてもよい。例えば、凹部２７は、比較的大きな応力のかかる半導体パッケージ２０の底面の外周部にあるランド部２３のみに設けてもよい。あるいは、凹部２７は、比較的大きな応力のかかる半導体パッケージ２０の底面の四隅にあるランド部２３のみに設けてもよい。この場合、半導体パッケージ２０の底面の中心部にあるランド部２３には、凹部２７は設けられていない。
（第２実施形態）
図６は、第２実施形態による半導体パッケージの底面（第２面）を示す平面図である。第２実施形態では、凹部２７がランド部２３の中心から矢印Ａ１のとは反対の方向に偏った位置に設けられている。矢印Ａ１は、温度を変化させたときにはんだバンプ２５が実装基板１０から受ける応力方向である。凹部２７は、ランド部２３において、応力方向Ａ１とは反対側に偏在させる。即ち、凹部２７は、ランド部２３の中心から、はんだバンプ２５の引張応力に対して反対方向に偏った位置に設けられている。これにより、はんだバンプ２５とランド部２３との間の接続強度をさらに高めることができ、はんだバンプ２５の引張応力に対する耐性を高めることができる。
図７は、図６の７−７線に沿った半導体パッケージの断面の一部を示す図である。凹部２７は、ランド部２３に対して応力方向Ａ１とは反対側に偏って設けられている。これに伴い、ランド部２３のうち周辺部２９は、凹部２７に対して応力方向Ａ１に位置する。これにより、第２実施形態は第１実施形態と同様の効果を得ることができる。また、はんだバンプ２５とランド部２３との間の接続強度を高めることができる。
（変形例１）
図８は、変形例１による半導体パッケージの底面（第２面）を示す平面図である。本変形例では、凹部２７がランド部２３の中心から矢印Ａ２のとは反対の方向に偏った位置に設けられている。矢印Ａ２は、温度を低下させたときにはんだバンプ２５が実装基板１０から受ける応力方向である。凹部２７は、ランド部２３において、応力方向Ａ２とは反対側に偏在させる。即ち、凹部２７は、ランド部２３の中心から、はんだバンプ２５の収縮応力に対して反対方向に偏った位置に設けられている。これにより、はんだバンプ２５とランド部２３との間の接続強度をさらに高めることができ、はんだバンプ２５の収縮応力に対する耐性を高めることができる。
図９は、図６の７−７線に沿った半導体パッケージの断面の一部を示す図である。凹部２７は、ランド部２３に対して応力方向Ａ２とは反対側に偏って設けられている。これに伴い、ランド部２３のうち周辺部２９は、凹部２７に対して応力方向Ａ２に位置する。これにより、変形例は、温度が低い場合でも第２実施形態と同様の効果を得ることができる。
（第３実施形態）
図１０は、第３実施形態による半導体パッケージの底面（第２面）を示す平面図である。第３実施形態では、凹部２７の平面形状が略半円形である点で第２実施形態と異なる。第３実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。尚、図１０の７−７線に沿った断面は、図７に示す断面と同様となる。
このように凹部２７が略半円形であっても、半導体パッケージ２０は、第２実施形態と同様の効果を得ることができる。
（変形例２）
図１１は、変形例２による半導体パッケージの底面（第２面）を示す平面図である。変形例２では、凹部２７の平面形状が略半円形である点で上記変形例１と異なる。変形例２のその他の構成は、上記変形例１の対応する構成と同様でよい。尚、図１１の９−９線に沿った断面は、図９に示す断面と同様となる。
このように凹部２７が略半円形であっても、半導体パッケージ２０は、変形例１と同様の効果を得ることができる。
尚、凹部２７は、樹脂材料２８からランド部２３を露出した後、リソグラフィ技術およびエッチング技術を用いてランド部２３の表面を加工することによって形成され得る。リソグラフィ技術およびエッチング技術を用いれば、凹部２７の形状および大きさを任意に変更することができる。また、ランド部２３の一部に凹部２７を選択的に形成することもできる。
（第４実施形態）
図１２は、第４実施形態による半導体パッケージの部分的断面図である。図１２の断面は、図２の３−３線に沿った半導体パッケージの断面に対応する。
第４実施形態による樹脂基板２１は、ランド部２３に対応する箇所に貫通ビア３０を備えている。貫通接続部としての貫通ビア３０は、樹脂基板２１をその表面と底面との間を貫通して樹脂基板２１の表面側の配線と底面側の配線とを電気的に接続するように設けられている。貫通ビア３０は、全てのランド部２３の上方に設けられていてもよいが、その一部の上方にのみ設けられていてもよい。
貫通ビア３０のビアホールに埋め込まれている金属材料は、ランド部２３と同じ材料（例えば、銅）であってよい。金属材料を貫通ビア３０のビアホールに埋め込むと、通常、そのビアホールの中心位置において凹む。第４実施形態では、この凹みを凹部２７として利用する。即ち、リソグラフィ技術およびエッチング技術を用いること無く、凹部２７は、貫通ビア３０の表面のうち、はんだバンプ２５と貫通ビア３０との接触面に形成される。これにより、はんだバンプ２５のアンカー効果を得ることができる。
貫通ビア３０は、半導体チップ２２や実装基板１０の配線に接続されたビアであってもよいが、配線に接続されていないダミービアであってもよい。ダミービアは、電気的にフローティング状態あるいは接地状態にある使用されないビアである。貫通ビア３０がダミービアである場合、貫通ビア３０は、樹脂基板２１の底面の外周部や四隅に設けられていることが多い。この場合、リソグラフィ技術およびエッチング技術を用いること無く、周縁や四隅の貫通ビア３０に凹部２７が形成され得る。
さらに、貫通ビア３０とともに非貫通接続部としてランド部２３が混在していてもよい。非貫通接続部としてのランド部２３は、第１〜第３実施形態のそれと同様に、樹脂基板２１を貫通せずにその底面に設けられ、樹脂基板２１の配線に接続されている。この場合、貫通ビア３０が凹部２７を有するため、ランド部２３は平坦であってもよい。あるいは、リソグラフィ技術およびエッチング技術を用いてランド部２３に凹部２７を形成してもよい。貫通ビア３０以外のランド部２３にも凹部２７を形成すれば、さらにはんだバンプ２５のアンカー効果を高めることができる。
また、ダミービアとしての貫通ビア３０が樹脂基板２１の底面の外周部や角部に設けられている場合、非貫通接続部としてのランド部２３は、樹脂基板２１の底面中心部に設けられることになる。従って、少なくとも貫通ビア３０が凹部２７を有すれば、はんだバンプ２５のアンカー効果を充分に機能すると考えられる。従って、凹部２７は、ランド部２３に形成してもよいが、製造コストを考慮して敢えてランド部２３に形成しなくてもよい。
図１３（Ａ）〜図１４（Ｃ）は、第４実施形態による樹脂基板２１の形成方法の一例を示す断面図である。尚、図１３では、樹脂基板２１の表面および裏面に配線が設けられた例を示している。しかし、配線は、樹脂基板２１の内部にも設けられていてもよい。
まず、図１３（Ａ）に示すように、樹脂材料２８の表面および底面に配線２６の材料を形成する。樹脂材料２８は、例えば、ソルダレジストである。配線２６の材料には、例えば、銅等の導電性金属を用いる。
次に、図１３（Ｂ）に示すように、貫通ビア３０の形成箇所に貫通ビアホール４０を形成する。貫通ビアホール４０は、例えば、樹脂材料２８の表面から底面までドリルで切削して形成すればよい。あるいは、貫通ビアホール４０は、リソグラフィ技術およびエッチング技術を用いて形成してもよい。
次に、図１３（Ｃ）に示すように、電解メッキ法または無電解メッキ法を用いて、配線２６の表面および貫通ビアホール４０の内壁面に金属膜５０を形成する。これにより、貫通ビアホール４０を介して樹脂材料２８の表面および底面の配線２６が電気的に接続される。
さらに、リソグラフィ技術を用いて、貫通ビアホール４０以外の領域をフォトレジストで被覆し、貫通ビアホール４０内に金属材料６０を埋め込む。金属材料６０は、例えば、銅等の導電性金属である。このとき、樹脂材料２８の表面および底面から露出している金属材料６０の表面および底面には、図１２を参照して説明したように、凹部２７が形成される。
次に、図１４（Ａ）に示すように、リソグラフィ技術を用いて、フォトレジスト７０を形成する。フォトレジスト７０は、貫通ビア３０、ランド部２３、ボンディングパッド（図示せず）の形成領域以外の領域を被覆する。
次に、図１４（Ｂ）に示すように、フォトレジスト７０をマスクとして用いて、金属膜５０および配線２６の材料をエッチング技術で加工する。これにより、貫通ビア３０、ランド部２３、ボンディングパッドの領域に、金属膜５０、配線２６、および金属材料６０が残置される。
次に、図１４（Ｃ）に示すように、フォトレジスト７０を除去する。これにより、貫通ビア３０、ランド部２３、ボンディングパッドが形成される。
次に、図１５に示すように、貫通ビア３０、ランド部２３、ボンディングパッド以外の領域を被覆するように、ソルダレジスト８０が形成される。これにより、ソルダレジスト８０は、貫通ビア３０、ランド部２３、ボンディングパッドを被覆せず、それ以外の領域を被覆する。さらに、図１２に示すように、貫通ビア３０およびランド部２３のそれぞれの上にはんだバンプ２５を形成する。これにより、第４実施形態による樹脂基板２１が形成される。
樹脂基板２１上に半導体チップ２２を搭載し、半導体チップ２２とボンディングパッドとの間を金属ワイヤでボンディングする。樹脂基板２１上の半導体チップ２２および金属ワイヤ（図示せず）をモールド樹脂２４で封止する。これにより、半導体パッケージ２０が完成する。半導体パッケージ２０は、実装基板１０上に搭載され、はんだバンプ２５は、熱処理により、実装基板１０のランド部１３に接続される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 実装基板、２０ 半導体パッケージ、１１ 樹脂、１２ 配線、１３ ランド部、２１ 樹脂基板、２２ 半導体チップ、２３ ランド部、２４ モールド樹脂、２５ はんだバンプ、２６ 配線、２７ 凹部、２８ 樹脂材料、２９ 周辺部

Claims (6)

  1. 実装基板と、
    前記実装基板上に設けられた半導体パッケージとを備え、
    前記半導体パッケージは、
    半導体チップと、
    前記半導体パッケージの底面に設けられ、前記半導体チップに電気的に接続された第１接続部と、
    前記第１接続部に接続され、かつ、前記実装基板の第２接続部と電気的に接続された金属バンプと、を含み、
    前記第１接続部は、前記金属バンプとの接触面において凹部を有する、半導体装置。
  2. 前記半導体パッケージを搭載する前記実装基板の搭載面から見たときに、前記凹部は、前記第１接続部の略中心に設けられ該第１接続部と略相似形を有する、請求項１に記載の半導体装置。
  3. 前記半導体パッケージを搭載する前記実装基板の搭載面から見たときに、前記凹部は、前記第１接続部の略中心に設けられ略円形、略楕円形、略多角形、略半円形を有する、請求項１または請求項２に記載の半導体装置。
  4. 温度を変化させたときに前記金属バンプが前記実装基板から受ける応力方向とは反対方向を第１方向とすると、前記凹部は、前記第１接続部の中心から前記第１方向に偏った位置に設けられている、請求項１に記載の半導体装置。
  5. 前記第１接続部は、前記半導体パッケージの樹脂基板の底面と表面との間を貫通する貫通接続部を含み、
    前記凹部は、前記金属バンプに対する前記貫通接続部の接続面に設けられている、請求項１に記載の半導体装置。
  6. 前記第１接続部は、前記半導体パッケージの樹脂基板を貫通せずに前記底面に設けられた非貫通接続部をさらに含む、請求項４に記載の半導体装置。
JP2019047570A 2019-03-14 2019-03-14 半導体装置 Pending JP2020150172A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019047570A JP2020150172A (ja) 2019-03-14 2019-03-14 半導体装置
US16/559,224 US11139228B2 (en) 2019-03-14 2019-09-03 Semiconductor device
US17/466,973 US11670574B2 (en) 2019-03-14 2021-09-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019047570A JP2020150172A (ja) 2019-03-14 2019-03-14 半導体装置

Publications (1)

Publication Number Publication Date
JP2020150172A true JP2020150172A (ja) 2020-09-17

Family

ID=72423431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019047570A Pending JP2020150172A (ja) 2019-03-14 2019-03-14 半導体装置

Country Status (2)

Country Link
US (2) US11139228B2 (ja)
JP (1) JP2020150172A (ja)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09162240A (ja) 1995-12-13 1997-06-20 Hitachi Ltd 半導体装置
JP2002261111A (ja) * 2001-03-06 2002-09-13 Texas Instr Japan Ltd 半導体装置及びバンプ形成方法
JP3863161B2 (ja) 2004-01-20 2006-12-27 松下電器産業株式会社 半導体装置
JP4010311B2 (ja) 2004-09-06 2007-11-21 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2009111279A (ja) 2007-10-31 2009-05-21 Elpida Memory Inc 半導体装置の配線基板、半導体装置、電子装置、マザーボード、半導体装置の配線基板の製造方法、マザーボードの製造方法、電子装置の製造方法
US9368461B2 (en) 2014-05-16 2016-06-14 Intel Corporation Contact pads for integrated circuit packages
JP2017026382A (ja) 2015-07-17 2017-02-02 株式会社東芝 電子デバイス
US9748167B1 (en) * 2016-07-25 2017-08-29 United Microelectronics Corp. Silicon interposer, semiconductor package using the same, and fabrication method thereof

Also Published As

Publication number Publication date
US11139228B2 (en) 2021-10-05
US11670574B2 (en) 2023-06-06
US20200294898A1 (en) 2020-09-17
US20210398889A1 (en) 2021-12-23

Similar Documents

Publication Publication Date Title
JP5143451B2 (ja) 半導体装置及びその製造方法
US7968799B2 (en) Interposer, electrical package, and contact structure and fabricating method thereof
TWI677062B (zh) 晶片埋入式印刷電路板及應用印刷電路板之半導體封裝及其製造方法
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
US10032705B2 (en) Semiconductor package and manufacturing method thereof
US8058721B2 (en) Package structure
JP4830120B2 (ja) 電子パッケージ及びその製造方法
KR20070045929A (ko) 전자 부품 내장 기판 및 그 제조 방법
JP2012104790A (ja) 半導体装置
KR20070073187A (ko) 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
KR20020043188A (ko) 복수의 반도체 칩을 고밀도로 실장할 수 있는 소형 반도체장치 및 그의 제조 방법
TW201537719A (zh) 堆疊型半導體封裝
JP2007158279A (ja) 半導体装置及びそれを用いた電子制御装置
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
JP2006294976A (ja) 半導体装置およびその製造方法
JP4494249B2 (ja) 半導体装置
US10134665B2 (en) Semiconductor device
WO2011021364A1 (ja) 半導体装置およびその製造方法
JP4919689B2 (ja) モジュール基板
US10008441B2 (en) Semiconductor package
JP2004247464A (ja) 半導体装置及びその製造方法
JP2020150172A (ja) 半導体装置
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
JP2010219554A (ja) 半導体装置及びそれを用いた電子制御装置
JP2007242864A (ja) 半導体装置