WO2023105920A1 - 半導体装置 - Google Patents

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WO2023105920A1
WO2023105920A1 PCT/JP2022/038218 JP2022038218W WO2023105920A1 WO 2023105920 A1 WO2023105920 A1 WO 2023105920A1 JP 2022038218 W JP2022038218 W JP 2022038218W WO 2023105920 A1 WO2023105920 A1 WO 2023105920A1
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semiconductor
semiconductor substrate
semiconductor device
layer
recess
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PCT/JP2022/038218
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卓志 重歳
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to semiconductor devices. Specifically, the present technology relates to a semiconductor device capable of correcting uneven warpage.
  • a semiconductor substrate on which a semiconductor element is formed may warp. If the semiconductor substrate warps, it may cause manufacturing defects or mounting defects, or may cause a decrease in reliability.
  • a structure is disclosed in which slits are formed in a grid pattern on the back surface of the semiconductor substrate and the slits are filled with resin (see, for example, Japanese Patent Application Laid-Open No. 2002-200013).
  • This technology was created in view of this situation, and aims to correct uneven warpage of semiconductor devices.
  • the present technology has been made to solve the above-described problems, and the first side thereof has an opening on the same surface as the semiconductor substrate on which the semiconductor element is formed, other than the surface on which the semiconductor element is formed.
  • a semiconductor device comprising: a recess layer including recesses arranged non-uniformly; and a filling film filling the recesses. This brings about the effect of correcting non-uniform warpage of the semiconductor substrate.
  • the filling film may be an inorganic film or a resin film. This brings about the effect of correcting non-uniform warpage of the semiconductor substrate.
  • the recess may be a groove or a hole. This brings about the effect of setting the distribution of the concave portions so as to correct the non-uniform warpage of the semiconductor substrate.
  • the recesses may differ from each other in at least one of density, width, depth and shape in the recess layer. This brings about the effect of setting the distribution of the concave portions so as to correct the non-uniform warpage of the semiconductor substrate.
  • At least one of a position of a sub-substrate mounted on the semiconductor substrate, a wiring density of wirings formed on the semiconductor substrate, and an arrangement density of through electrodes formed on the semiconductor substrate , at least one of the density, width, depth and shape of the recesses in the recess layer may differ from each other.
  • the distribution of the concave portions is set so as to correct the non-uniform warpage of the semiconductor substrate while corresponding to the arrangement state of the sub-substrate mounted on the semiconductor substrate or the wiring and through electrodes formed on the semiconductor substrate. It has the effect of
  • the recess may be a grid, a circular pattern, or an isolated pattern.
  • the distribution of the concave portions is set so as to correct the non-uniform warpage of the semiconductor substrate while suppressing the occurrence of cracks.
  • the concave layer may be formed on the surface of the semiconductor substrate opposite to the surface on which the semiconductor element is formed. This brings about the effect of correcting non-uniform warpage of the semiconductor substrate without reducing the area occupied by the semiconductor elements formed on the semiconductor substrate.
  • a protective film may be formed on the semiconductor substrate, and the concave layer may be formed on the protective film.
  • the first side surface may further include a support substrate for supporting the semiconductor substrate, and the concave layer may be formed on the support substrate.
  • the semiconductor substrate is thinned, and non-uniform warping of the semiconductor substrate is corrected.
  • the recess may have a width of more than 0 ⁇ m and 10 ⁇ m or less and a depth of more than 0 ⁇ m and 30 ⁇ m or less. This brings about an effect that the distribution of the concave portions is finely set so as to correct the non-uniform warp of the semiconductor substrate.
  • the recess may be separated from the edge of the semiconductor substrate. This brings about the effect of suppressing the occurrence of cracks originating from the concave portion.
  • the first side surface includes a rear surface wiring formed on a surface of the semiconductor substrate opposite to the surface on which the semiconductor element is formed, and a through electrode connected to the rear surface wiring and penetrating the semiconductor substrate. Further, it may be provided. This brings about the effect that the wiring is pulled out to the outside from the back side of the semiconductor substrate on which the semiconductor elements are formed.
  • the first side surface may further include an insulating film for insulating the back wiring and the through electrode from the semiconductor substrate, and the filling film and the insulating film may be made of the same material. This brings about an effect that the filling film and the insulating film are collectively formed.
  • the semiconductor element may be a back-illuminated solid-state imaging element. This brings about the effect that the wiring is pulled out from the surface of the solid-state imaging device opposite to the imaging area.
  • FIG. 1 is a cross-sectional view showing a configuration example of a semiconductor device according to a first embodiment
  • FIG. FIG. 4 is a first cross-sectional view showing an example of a method for manufacturing a semiconductor device according to the first embodiment
  • FIG. 10 is a second cross-sectional view showing an example of the method for manufacturing the semiconductor device according to the first embodiment
  • FIG. 11 is a third cross-sectional view showing an example of the method for manufacturing the semiconductor device according to the first embodiment
  • FIG. 14 is a fourth cross-sectional view showing an example of the method for manufacturing the semiconductor device according to the first embodiment
  • FIG. 15 is a fifth cross-sectional view showing an example of the method for manufacturing the semiconductor device according to the first embodiment
  • FIG. 5 is a cross-sectional view showing a configuration example of a semiconductor device according to a second embodiment
  • FIG. 11 is a cross-sectional view showing a configuration example of a semiconductor device according to a third embodiment
  • FIG. 14 is a cross-sectional view showing a configuration example of a semiconductor device according to a fourth embodiment
  • FIG. 11 is a cross-sectional view showing a configuration example of a semiconductor device according to a fifth embodiment
  • FIG. 11 is a cross-sectional view showing a configuration example of a semiconductor device according to a sixth embodiment
  • FIG. 21 is a cross-sectional view showing a configuration example of a semiconductor device according to a seventh embodiment
  • FIG. 21 is a cross-sectional view showing a configuration example of a semiconductor device according to an eighth embodiment
  • FIG. 21 is a cross-sectional view showing a configuration example of a semiconductor device according to a ninth embodiment
  • First Embodiment Example of Providing a Concave Layer Containing Nonuniformly Arranged Concavities on a Semiconductor Substrate
  • Second embodiment an example in which the filling film is composed of an insulating film for insulating the back surface wiring and the semiconductor substrate
  • Third Embodiment Example in which a concave layer including unevenly arranged concave portions is provided in a protective film
  • Fourth Embodiment (Example of Providing a Concave Layer Containing Concavities Ununiformly Arranged on a Supporting Substrate) 5.
  • Fifth embodiment (an example in which a semiconductor substrate is provided with a recess layer including recesses with different arrangement densities for each subchip mounted on a semiconductor chip) 6.
  • Sixth Embodiment (Example in which the depths of recesses unevenly arranged in the recess layer are different) 7.
  • Seventh Embodiment (Example of different depths and widths of recesses unevenly arranged in the recess layer) 8.
  • Eighth embodiment (an example in which the recesses unevenly arranged in the recess layer have a circular planar shape) 9.
  • Ninth Embodiment (Example in which concave portions unevenly arranged in the concave portion layer are isolated patterns)
  • FIG. 1 is a cross-sectional view showing a configuration example of a semiconductor device according to a first embodiment.
  • a is a cross-sectional view showing a structural example of cutting the semiconductor device 100 in the vertical direction
  • b in the same drawing is a cross-sectional view showing a structural example of cutting the concave layer 140 in the horizontal direction.
  • a semiconductor device 100 comprises a semiconductor chip 101 and a subchip 102 .
  • the semiconductor chip 101 and the subchip 102 may be formed with, for example, a signal processing circuit, a processor such as a CPU (Central Processing Unit), a memory such as a DRAM (Dynamic Random Access Memory), an image sensor, or a combination thereof.
  • the sub-chip 102 may include a light-emitting element such as a light-emitting diode or semiconductor laser, or may include an optical component such as a lens or prism.
  • a sub-chip 102 is arranged on the semiconductor chip 101 . The size of the sub-chip 102 is smaller than the size of the semiconductor chip 101 .
  • the semiconductor chip 101 includes a semiconductor substrate 111 on which semiconductor elements are formed. At this time, the semiconductor substrate 111 is provided with a formation surface 114 on which a semiconductor element is formed. A formation surface 114 on which a semiconductor element is formed can be provided, for example, on the front surface side of the semiconductor substrate 111 . Semiconductor devices may be, for example, transistors, photodiodes, resistors or capacitors, or combinations thereof.
  • the semiconductor substrate 111 is, for example, a single crystal silicon substrate.
  • the semiconductor substrate 111 may be a III-V group substrate such as GaAs.
  • a wiring layer 112 is formed on the semiconductor substrate 111 .
  • the wiring layer 112 is provided with the wiring 113 and an insulating layer that insulates the wiring 113 .
  • the material of the wiring 113 can be, for example, metal such as Al or Cu, and the material of the insulating layer that insulates the wiring 113 can be, for example, SiO 2 .
  • the sub-chip 102 has a sub-board 161 .
  • the sub-substrate 161 is, for example, a single crystal silicon substrate.
  • the sub-substrate 161 may be a III-V group substrate such as GaAs.
  • a wiring layer 162 is formed on the sub-substrate 161 .
  • Wiring layer 162 is provided with wiring 163 and an insulating layer for insulating wiring 163 .
  • the sub-chip 102 is bonded to a bonding area RB provided within the chip area RA of the semiconductor chip 101 .
  • the chip area RA is the entire area when the semiconductor chip 101 is viewed from above.
  • the subchip 102 can be directly bonded to the semiconductor chip 101 so that the wiring layers 112 and 162 face each other.
  • the wiring layers 112 and 162 may be manufactured in a pre-process of the semiconductor manufacturing process, or may be a redistribution layer (RDL).
  • Microbumps may be used to bond the semiconductor chip 101 and the subchip 102 together.
  • the thickness of the semiconductor chip 101 and the sub-chip 102 is preferably within the range of about 2 to 200 ⁇ m.
  • a protective film 171 is formed on the chip area RA of the semiconductor chip 101 so as to cover the sub-chip 102 .
  • the material of the protective film 171 can be, for example, SiO 2 , SiON, SiN, SiOC or SiCN for an inorganic film, and a resin having a skeleton such as silicone, polyimide, acrylic or epoxy for an organic film.
  • the material of the protective film 171 may be a mold resin containing a filler such as SiO 2 or AlN, or may be a laminated structure of a plurality of materials.
  • a through electrode 121 is embedded in the semiconductor substrate 111 with an insulating film 122 interposed therebetween.
  • the through electrode 121 penetrates the semiconductor substrate 111 in the thickness direction and is connected to the wiring 113 .
  • a rear surface wiring 151 is formed on the rear surface side of the semiconductor substrate 111 with a rear surface insulating film 150 interposed therebetween.
  • a protective film 152 is formed on the back wiring 151 .
  • Metals such as Cu, Ti, Ta, Al, W, Ni, Ru, and Co can be used as materials for the through electrodes 121 and the back wiring 151, and a laminated structure of a plurality of materials may be used.
  • the materials of the insulating film 122 and the back insulating film 150 are, for example, SiO 2 , SiON, SiN, SiOC or SiCN for inorganic films, and a resin having silicone, polyimide, acrylic or epoxy as a skeleton for organic films. can be used. Solder resist, for example, can be used as the material of the protective film 152 .
  • a projecting electrode 153 is connected to the back wiring 151 .
  • the protective film 152 is removed at the connection position between the rear wiring 151 and the projecting electrode 153 , and the rear wiring 151 is exposed from the protective film 152 .
  • the projecting electrodes 153 can be used as external connection terminals for connecting the semiconductor chip 101 to a mother board or the like.
  • the projecting electrodes 153 may be, for example, ball electrodes such as solder balls, or pillar electrodes made of a conductor.
  • a recess layer 140 is provided on the back surface side of the semiconductor substrate 111 .
  • the recess layer 140 includes unevenly arranged recesses 141 having openings 143 on the same surface other than the semiconductor element forming surface 114 .
  • the recess 141 is filled with a filling film 142 .
  • the recesses 141 may be non-uniformly arranged in the recessed layer 140 such that warping of the semiconductor substrate 111 is reduced, or may be non-uniformly arranged in the recessed layer 140 such that the semiconductor substrate 111 does not warp.
  • the concave layer 140 is provided separately from an element isolation region that isolates semiconductor elements formed on the semiconductor substrate 111 . At this time, the trench used for the element isolation region can be provided on the surface side of the semiconductor substrate 111 .
  • opening 143 of recess 141 is provided on the back side of semiconductor substrate 111 .
  • the recess 141 may be a groove or a hole.
  • the recesses 141 may be grid-like, circular or isolated patterns.
  • the recess 141 preferably has a width of more than 0 ⁇ m and 10 ⁇ m or less and a depth of more than 0 ⁇ m and 30 ⁇ m or less.
  • the recesses 141 may differ from each other in at least one of density, width, depth and shape in the recess layer 140 .
  • at least one of the density, width, depth and shape of the recesses 141 in the recess layer 140 may be different based on the positions of the sub-chips 102 mounted on the semiconductor chip 101 .
  • at least one of the density, width, depth and shape of the recesses 141 in the recess layer 140 may be different based on the wiring density of the wirings 113 formed on the semiconductor substrate 111 .
  • At least one of the density, width, depth and shape of the recesses 141 in the recess layer 140 may be different based on the arrangement density of the through electrodes 121 formed in the semiconductor substrate 111 .
  • at least one of the density, width, depth and shape of the recesses 141 in the recess layer 140 may differ from each other based on local variations in the substrate film thickness of the semiconductor substrate 111 .
  • the recess 141 can be separated from the edge of the semiconductor substrate 111 .
  • the distance between the recess 141 and the edge of the semiconductor substrate 111 can be set to about 10 ⁇ m, for example.
  • the concave portions 141 are formed in a grid pattern, and the density of the concave portions 141 in the concave layer 140 in the bonding region RB of the sub-chip 102 is lower than the density of the concave portions 141 in the concave layer 140 in the chip region RA of the semiconductor chip 101. Indicated. Moreover, an example in which the concave portion 141 is spaced apart from the end portion of the chip area RA of the semiconductor chip 101 is shown. Note that the density of the recessed portions 141 in the recessed layer 140 in the bonding region RB of the sub-chip 102 may be higher than the density of the recessed portions 141 in the recessed layer 140 in the chip area RA of the semiconductor chip 101 . At this time, the density of the recesses 141 in the recessed layer 140 in the bonding region RB of the sub-chip 102 can be changed according to the warp direction of the semiconductor substrate 111 .
  • the material of the filling film 142 may be, for example, SiO 2 , SiON, SiN, SiOC, or SiCN for an inorganic insulating film, or a resin having a skeleton of silicone, polyimide, acrylic, or epoxy for an organic film. can.
  • the material of the filling film 142 may be a metal such as Cu, Ti, Ta, Al, W, Ni, Ru, Co, etc., or may be a laminated structure of a plurality of materials, as long as it is a conductive film.
  • FIGS 2 to 6 are cross-sectional views showing an example of the method for manufacturing the semiconductor device according to the first embodiment.
  • a sub-chip 102 is formed by solidifying a sub-board 161 provided with a semiconductor element (not shown) and a wiring layer 162 into chips.
  • a semiconductor element (not shown) and the wiring layer 112 are formed on the semiconductor wafer 181 .
  • the subchip 102 is directly bonded to the semiconductor wafer 181 so that the wiring 113 of the wiring layer 112 and the wiring 163 of the wiring layer 162 are electrically connected.
  • This direct bonding may be, for example, a plasma activated bonding.
  • a protective film 171 is formed on the wiring layer 112 so as to cover the subchip 102 by a method such as CVD (Chemical Vapor Deposition) or coating.
  • the surface of the protective film 171 may be planarized by a method such as CMP (Chemical Mechanical Polishing).
  • a support substrate 192 is adhered onto the protective film 171 via an adhesive 191.
  • the support substrate 192 is, for example, a silicon substrate or a glass substrate.
  • the semiconductor wafer 181 is thinned from the back side by a method such as grinder, CMP, wet etching or plasma etching.
  • recesses 141 are formed on the back side of the semiconductor wafer 181 by methods such as lithography and dry etching.
  • a filling film 142 filling the recesses 141 is formed on the back side of the semiconductor wafer 181.
  • PE-CVD Pullasma Enhanced-Chemical Vapor Deposition
  • PE-PVD Pullasma Enhanced-Physical Vapor Deposition
  • ALD Atomic Layer Deposition
  • Filling film 142 may completely block recess 141 , or voids or seams may remain within recess 141 .
  • through-holes 123 are formed through the semiconductor wafer 181 in the thickness direction by methods such as lithography and dry etching. At this time, the through hole 123 can enter the wiring layer 112 and reach the wiring 113 .
  • the through electrode 121 embedded in the through hole 123 with the insulating film 122 interposed therebetween and the rear surface insulating film 150 interposed therebetween are arranged on the back side of the semiconductor substrate 111 by the semi-additive method. and a backside wiring 151 are formed.
  • a method of via-last TSV Through Silicon Via
  • the material of the insulating film 122 and the material of the back insulating film 150 may be the same, and the insulating film 122 and the back insulating film 150 may be formed together.
  • a protective film 152 and protruding electrodes 153 are formed on the back side of the semiconductor wafer 181 .
  • the support substrate 192 and the adhesive 191 are removed. Then, by solidifying the semiconductor wafer 181 into chips by a technique such as dicing, the semiconductor chips 101 on which the sub-chips 102 are mounted are formed.
  • the concave layer 140 including the unevenly arranged concave portions 141 having the openings 143 on the same surface other than the semiconductor element formation surface 114 is formed on the back side of the semiconductor substrate 111 .
  • Form. non-uniform warpage of the semiconductor substrate 111 caused by the arrangement of the sub-chips 102 on the semiconductor chip 101 is corrected without reducing the area occupied by the semiconductor elements formed on the front surface side of the semiconductor substrate 111. be able to.
  • the warp distribution in the semiconductor chip 101 can be freely adjusted, and a high warp correction effect can be obtained for a structure having a complicated warp distribution such as a 2.5D or 3D laminated structure. be able to.
  • grid-shaped grooves are used as the concave portions 141 of the concave layer 140 .
  • the width or density of the recesses 141 can be finely adjusted without increasing the number of steps, and the non-uniform warpage of the semiconductor substrate 111 can be corrected more precisely.
  • the back wiring 151 is provided on the back side of the semiconductor chip 101 and the through electrode 121 penetrating through the semiconductor substrate 111 is provided. As a result, there is no need to draw out wiring from the surface side of the semiconductor chip 101 on which the semiconductor elements are formed, and the area occupied by the semiconductor elements formed on the surface side of the semiconductor chip 101 can be increased.
  • the sub-chips 102 are mounted on the semiconductor wafer 181, they are separated into chips by a method such as dicing. Accordingly, in order to form the semiconductor chip 101 on which the sub-chip 102 is mounted, it is no longer necessary to align the directions and positions of the semiconductor chips 101 solidified into chips one by one, and the manufacturing process can be made more efficient. can.
  • the openings 143 of the unevenly arranged concave portions 141 are provided on the same surface other than the surface 114 on which the semiconductor element is formed.
  • the concave portions 141 can be unevenly arranged in the concave layer 140 without being subject to restrictions on the arrangement position of the semiconductor element, and the unevenly arranged concave portions can be removed by a single lithography process and dry etching process. 141 can be formed. As a result, non-uniform warpage of the semiconductor substrate 111 can be corrected while suppressing an increase in the number of steps.
  • the semiconductor substrate 111 is provided with the concave layer 140 including the concave portions 141 which are unevenly arranged and filled with the insulating film 122 for insulating the through electrode 121 from the semiconductor substrate 111 and the separate filling film 142 . established.
  • the insulating film 122 or the back insulating film 150 is used as the filling film 242 .
  • FIG. 7 is a cross-sectional view showing a configuration example of a semiconductor device according to the second embodiment.
  • a concave layer 240 is provided instead of the concave layer 140 of the semiconductor device 100 of the first embodiment.
  • Other configurations of the semiconductor device 200 according to the second embodiment are the same as those of the semiconductor device 100 according to the above-described first embodiment.
  • the recess layer 240 includes recesses 241 that are unevenly arranged according to the warp of the semiconductor substrate 111 .
  • the recess 241 is filled with a filling film 242 .
  • the material of the filling film 242 may be the same as the material of the insulating film 122 or the same as the material of the back insulating film 150 .
  • the insulating film 122, the filling film 242, and the back insulating film 150 can be collectively formed.
  • the recess 141 is filled with the filling film 142 in b in FIG. 4, and then the through hole 123 is formed in the semiconductor wafer 181 in a in FIG.
  • the through hole 123 is formed in the semiconductor wafer 181 , and the filling film 242 is formed in the recess 241 while the insulating film 122 and the back surface insulating film 150 are formed. can be filled to
  • the insulating film 122, the filling film 242, and the back insulating film 150 can be made of inorganic materials such as SiO 2 , SiON, SiN, SiOC, or SiCN, and organic materials such as silicone, polyimide, acryl, or SiCN.
  • a resin having a skeleton such as epoxy can be used.
  • the filling film 242 is formed in the process of forming the insulating film 122 or the back insulating film 150. and the number of steps can be reduced. Specifically, the step b in FIG. 4 of the above-described first embodiment can be eliminated.
  • the concave layer 140 including the unevenly arranged concave portions 141 is provided in the semiconductor substrate 111 , but in the third embodiment, the concave layer 340 is provided in the protective film 171 .
  • FIG. 8 is a cross-sectional view showing a configuration example of a semiconductor device according to the third embodiment.
  • a semiconductor chip 201 and a protective film 271 are provided instead of the semiconductor chip 101 and the protective film 171 of the semiconductor device 100 of the first embodiment.
  • Other configurations of the semiconductor device 200 in the third embodiment are the same as those of the semiconductor device 100 in the above-described first embodiment.
  • a semiconductor chip 201 is provided with a semiconductor substrate 211 instead of the semiconductor substrate 111 in the first embodiment. In the semiconductor substrate 211, the concave layer 140 is removed. Other configurations of the semiconductor chip 201 in the third embodiment are the same as those of the semiconductor chip 101 in the above-described first embodiment.
  • a recessed layer 340 is added to the protective film 271 in addition to the protective film 171 in the first embodiment described above.
  • the concave layer 340 can be provided on the surface side of the protective film 271 .
  • the recess layer 340 includes recesses 341 that are non-uniformly arranged according to the warp of the semiconductor substrate 111 .
  • the recesses 341 may differ from each other in at least one of density, width, depth and shape in the recess layer 340 .
  • the recess 341 can be separated from the edge of the protective film 271 .
  • the recess 341 is filled with a filling film 342 .
  • the material of the filling film 342 in the third embodiment may be the same as the material of the filling film 142 in the first embodiment described above.
  • Other configurations of the protective film 271 in the third embodiment are the same as those of the protective film 171 in the above-described first embodiment.
  • the concave layer 340 is provided in the protective film 171 .
  • non-uniform warpage of the semiconductor substrate 211 can be corrected without providing the recessed layer 140 in the semiconductor substrate 211, and the degree of freedom and density of the arrangement of the through electrodes 121 can be improved.
  • the recessed layer 140 including the unevenly arranged recesses 141 is provided on the semiconductor substrate 111 , but in the fourth embodiment, the recessed layer 440 is provided on the support substrate 492 .
  • FIG. 9 is a cross-sectional view showing a configuration example of a semiconductor device according to the fourth embodiment.
  • This semiconductor device 400 comprises a semiconductor chip 401 , a subchip 402 and a support substrate 492 .
  • the semiconductor chip 401 includes a back-illuminated solid-state imaging device.
  • the back-illuminated solid-state imaging device may be a CMOS (Complementary Metal Oxide Semiconductor) image sensor or a CCD (Charge Coupled Device) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • the semiconductor chip 401 includes a semiconductor substrate 411 on which semiconductor elements are formed.
  • the semiconductor device includes photodiodes and pixel transistors arranged in a matrix along row and column directions.
  • a wiring layer 412 is formed on the semiconductor substrate 411 .
  • the thickness of semiconductor substrate 411 is preferably in the range of 3 to 15 ⁇ m.
  • the wiring layer 412 is provided with a wiring 413 and an insulating layer that insulates the wiring 413 .
  • a color filter (not shown) is arranged for each pixel in a pixel region where pixels are arranged, and an on-chip lens 415 is arranged for each pixel on the color filter.
  • An opening 414 for connecting the external connection terminal 421 to the wiring 413 is formed in the semiconductor substrate 411 and the wiring layer 412 in the peripheral portion of the pixel region.
  • the external connection terminal 421 is connected to the wiring 413 through the opening 414 and externally through the bonding wire 422 .
  • the sub-chip 402 has a sub-board 461 .
  • a wiring layer 462 is formed on the sub-substrate 461 .
  • the wiring layer 462 is provided with a wiring 463 and an insulating layer that insulates the wiring 463 .
  • the sub-chip 402 may form a processor for controlling the solid-state image sensor, may form a memory for storing image data output from the solid-state image sensor, or may form image data output from the solid-state image sensor.
  • a signal processing circuit may be formed to process the
  • a protective film 171 is formed on the semiconductor chip 401 so as to cover the sub-chip 402 .
  • a support substrate 492 is bonded onto the protective film 171 .
  • the support substrate 492 is, for example, a silicon substrate or a glass substrate.
  • a concave layer 440 is provided on the surface side of the support substrate 492 .
  • the recess layer 440 includes recesses 441 that are unevenly arranged according to the warpage of the semiconductor substrate 411 .
  • the recesses 441 may differ from each other in at least one of density, width, depth and shape in the recess layer 440 .
  • a filling film 442 is filled in the concave portion 441 .
  • the material of the filling film 442 in the fourth embodiment may be the same as the material of the filling film 142 in the first embodiment described above.
  • the concave layer 440 is provided on the support substrate 492 .
  • the concave layer 440 is provided on the support substrate 492 .
  • the placement density of the recesses 141 at the position of the sub-chip 102 mounted on the semiconductor chip 101 is different.
  • the arrangement density of the concave portions 541 differs for each 502 .
  • FIG. 10 is a diagram showing a configuration example of a semiconductor device according to the fifth embodiment.
  • a is a cross-sectional view showing a configuration example of the semiconductor device 500 cut in the vertical direction
  • a semiconductor chip 501 is provided instead of the semiconductor chip 101 of the first embodiment, and a subchip 502 is added.
  • Other configurations of the semiconductor device 500 according to the fifth embodiment are the same as those of the semiconductor device 100 according to the above-described first embodiment.
  • the sub-chip 502 includes a sub-board 561 .
  • An insulating layer 562 is formed on the sub-substrate 561 .
  • the sub-chip 502 is bonded to a bonding area RC provided within the chip area RA of the semiconductor chip 501 .
  • the sub-chip 502 can be directly bonded to the semiconductor chip 101 so that the wiring layer 112 and the insulating layer 562 face each other.
  • the sub-chip 502 may be a semiconductor chip on which a semiconductor element is formed, or may be a dummy chip on which no semiconductor element is formed.
  • a plurality of subchips 502 may be mounted on the semiconductor chip 101 .
  • a concave layer 540 is provided instead of the concave layer 140 in the first embodiment.
  • the recess layer 540 includes recesses 541 that are unevenly arranged according to the warpage of the semiconductor substrate 111 .
  • the recess 541 is filled with a filling film 542 .
  • the material of the filling film 542 in the fifth embodiment may be the same as the material of the filling film 142 in the first embodiment described above.
  • the recesses 541 may differ from each other in at least one of density, width, depth and shape in the recess layer 540 . At this time, at least one of the density, width, depth and shape of the recesses 541 in the recess layer 540 may be different based on the positions of the sub-chips 102 and 502 mounted on the semiconductor chip 501 .
  • the recesses 541 are formed in a lattice pattern, and the density of the recesses 541 in the recesses 541 in the recesses 540 in the bonding areas RB and RC of the sub-chips 102 and 502 is higher than the density of the recesses 541 in the recesses 541 in the recesses 540 in the chip area RA of the semiconductor chip 501 .
  • An example with reduced density is shown.
  • the density of the concave portions 541 in the concave layer 540 of the bonding regions RB and RC of each sub-chip 102 and 502 can be changed according to the warp direction of the semiconductor substrate 111 .
  • the sub-chips 102 and 502 mounted on the semiconductor chip 501 are configured so that the arrangement density of the concave portions 541 is different.
  • a plurality of chips of different types can be bonded to the semiconductor chip 101 while correcting the uneven warp of the semiconductor substrate 111, thereby suppressing an increase in chip size and increasing the number of functions of the semiconductor device 500. can be planned.
  • sub-chip 502 may be mounted on the semiconductor chip 201 of FIG. Also, the sub-chip 502 may be mounted on the semiconductor chip 401 of FIG.
  • FIG. 11 is a cross-sectional view showing a configuration example of a semiconductor device according to the sixth embodiment.
  • a concave layer 640 is provided instead of the concave layer 140 of the semiconductor device 100 of the first embodiment.
  • Other configurations of the semiconductor device 600 in the sixth embodiment are the same as those of the semiconductor device 100 in the above-described first embodiment.
  • the recess layer 640 includes recesses 641 that are unevenly arranged according to the warp of the semiconductor substrate 111 .
  • the recesses 641 have different depths in the recess layer 640 according to the arrangement positions of the sub-chips 102 .
  • the recess 641 has a width of 10 ⁇ m or less and a depth of 30 ⁇ m or less. To compensate for non-uniform warpage, the depth of recesses 641 in recessed layer 640 can vary by as much as 10%.
  • the manufacturing variation of the depth of the concave portion 641 per die is about 1%.
  • the recess 641 is filled with a filling film 642 .
  • the material of the filling film 642 in the sixth embodiment may be the same as the material of the filling film 142 in the first embodiment described above.
  • the recesses 641 are configured to have different depths depending on the warpage of the semiconductor substrate 111 .
  • the arrangement area ratio of the recesses 641 can be easily reduced, and the through electrodes 121 can be highly integrated.
  • a concave layer 640 may be provided in the protective film 271 instead of the concave layer 340 in FIG. Also, instead of the concave layer 440 in FIG. 9, a concave layer 640 may be provided on the support substrate 492 .
  • intervals between lattices of the lattice pattern were equal in the longitudinal direction and the transverse direction of the semiconductor substrate. and may differ from each other in the transverse direction.
  • FIG. 12 is a cross-sectional view showing a configuration example of a semiconductor device according to the seventh embodiment.
  • a concave layer 740 is provided instead of the concave layer 140 of the semiconductor device 100 of the first embodiment.
  • Other configurations of the semiconductor device 700 according to the seventh embodiment are the same as those of the semiconductor device 100 according to the above-described first embodiment.
  • the recess layer 740 includes recesses 741 that are unevenly arranged according to the warp of the semiconductor substrate 111 .
  • the recesses 741 have different depths and widths in the recessed layer 740 depending on the arrangement position of the sub-chip 102 .
  • the recess 741 has a width of 10 ⁇ m or less and a depth of 30 ⁇ m or less. To compensate for non-uniform bowing, the width of recesses 741 in recessed layer 740 can vary by as much as 10%.
  • the manufacturing variation of the width of the concave portion 741 per die is about 1%.
  • the recess 741 is filled with a filling film 742 .
  • the material of the filling film 742 in the seventh embodiment may be the same as the material of the filling film 142 in the first embodiment described above.
  • the depth and width of the recess 741 are configured to differ according to the warpage of the semiconductor substrate 111 .
  • the depth can be changed according to the difference in the width of the concave portion 741 due to the microloading effect during the plasma etching of the semiconductor substrate 111 . Therefore, it is not necessary to repeat etching for each depth of the recess 741 in order to make the depth of the recess 741 of the semiconductor substrate 111 different, and the process can be simplified.
  • a concave layer 740 may be provided in the protective film 271 instead of the concave layer 340 in FIG. Also, instead of the concave layer 440 in FIG. 9, a concave layer 740 may be provided on the support substrate 492 .
  • the planar shape of the recesses 141 of the recessed layer 140 is grid-like, but in the eighth embodiment, the planar shape of the recesses 841 of the recessed layer 840 is circular.
  • FIG. 13 is a cross-sectional view showing a configuration example of a semiconductor device according to the eighth embodiment. In addition, in the figure, a horizontal cross section of the concave layer 840 is shown.
  • a concave layer 840 is provided instead of the concave layer 140 of the semiconductor device 100 of the first embodiment.
  • Other configurations of the semiconductor device 800 in the eighth embodiment are the same as those of the semiconductor device 100 in the above-described first embodiment.
  • the recess layer 840 includes recesses 841 that are non-uniformly arranged according to the warp of the semiconductor substrate 111 .
  • the recess 841 has a different shape in the recess layer 840 depending on the arrangement position of the sub-chip 102 .
  • a concentric circular pattern is taken as an example.
  • the circular pattern may be a circular pattern, an arc pattern, or a combination thereof.
  • the circumferential pattern may be an elliptical pattern.
  • the recess 841 is filled with a filling film 842 .
  • the material of the filling film 842 in the eighth embodiment may be the same as the material of the filling film 142 in the first embodiment described above.
  • the depths of the circular patterns may be different from each other, the widths of the circular patterns may be different from each other, and the intervals between the circular patterns may be different from each other. can be different.
  • a concave layer 840 may be provided in the protective film 271 .
  • a concave layer 840 may be provided on the support substrate 492 .
  • the concave portions 141 of the concave layer 140 have a grid-like planar shape, but in the ninth embodiment, the concave portions 941 of the concave layer 940 are isolated patterns.
  • FIG. 14 is a cross-sectional view showing a configuration example of a semiconductor device according to the ninth embodiment. In addition, in the figure, a horizontal cross section of the concave layer 940 is shown.
  • a concave layer 940 is provided instead of the concave layer 140 of the semiconductor device 100 of the first embodiment.
  • Other configurations of the semiconductor device 900 in the ninth embodiment are the same as those of the semiconductor device 100 in the above-described first embodiment.
  • the recess layer 940 includes recesses 941 that are non-uniformly arranged according to the warpage of the semiconductor substrate 111 .
  • the recessed portions 941 are formed of isolated patterns, and the arrangement density of the isolated patterns in the recessed portion layer 940 differs depending on the arrangement position of the sub-chip 102 .
  • the recess 941 is filled with a filling film 942 .
  • the material of the filling film 942 in the ninth embodiment may be the same as the material of the filling film 142 in the first embodiment described above.
  • the depths of the isolated patterns may differ, the sizes of the isolated patterns may differ, and the intervals between the isolated patterns may differ.
  • a concave layer 940 may be provided in the protective film 271 .
  • a concave layer 940 may be provided on the support substrate 492 .
  • the case where chips of different sizes are bonded together was taken as an example of the case where non-uniform warping of the semiconductor substrate occurs.
  • examples of non-uniform warping of the semiconductor substrate include extreme unevenness in wiring density and local changes in substrate film thickness.
  • the area ratio of the wiring on the chip differs by 1.5 times or more.
  • the wiring area ratio is set to 30% in the central portion of the chip and 45% in the peripheral portion of the chip.
  • the present technology can also have the following configuration.
  • the filling film is an inorganic film or a resin film.
  • the recess is a groove or hole.
  • the recesses are different from each other in at least one of density, width, depth and shape in the recess layer.
  • the semiconductor device according to any one of (1) to (12), wherein the material of the filling film and the material of the insulating film are the same.
  • REFERENCE SIGNS LIST 100 semiconductor device 101 semiconductor chip 102 subchip 111 semiconductor substrate 112, 162 wiring layer 113, 163 wiring 121 through electrode 122 insulating film 140 concave layer 141 concave portion 142 filling film 150 rear insulating film 151 rear wiring 152, 171 protective film 153 protruding electrode 161 Sub board

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Abstract

半導体装置の不均一な反りを補正する。　半導体装置は、半導体基板と、凹部層と、充填膜とを備える。半導体基板には、半導体素子が形成される。凹部層は、前記半導体素子の形成面以外の同一面に開口を有する不均一に配置された凹部を含む。充填膜は、凹部に充填される。半導体基板上に搭載されるサブ基板の位置、半導体基板に形成される配線密度および半導体基板に形成される貫通電極の配置密度の少なくとも１つに基づいて、凹部層における凹部の密度、幅、深さおよび形状の少なくとも１つが異なっていてもよい。

Description

半導体装置
　本技術は、半導体装置に関する。詳しくは、本技術は、不均一な反りを補正可能な半導体装置に関する。
　半導体素子が形成される半導体基板には、反りが発生することがある。半導体基板に反りが発生すると、製造不良や実装不良が発生したり、信頼性の低下の原因となったりする。例えば、このような半導体基板の反りを低減するため、半導体基板の裏面にスリットが格子状に形成され、スリット内に樹脂が埋め込まれた構成が開示されている（例えば、特許文献１参照）。
特開２００４－１８６６５１号公報
　しかしながら、上述の従来技術では、幅および深さが等しい格子状のスリットが半導体基板の裏面に均一に配置される。このため、半導体基板の一様な反りしか補正できず、半導体基板の不均一な反りは補正できなかった。
　本技術はこのような状況に鑑みて生み出されたものであり、半導体装置の不均一な反りを補正することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、半導体素子が形成された半導体基板と、上記半導体素子の形成面以外の同一面に開口を有する不均一に配置された凹部を含む凹部層と、上記凹部に充填された充填膜とを具備する半導体装置である。これにより、半導体基板の不均一な反りが補正されるという作用をもたらす。
　また、第１の側面は、上記充填膜は、無機膜または樹脂膜であってもよい。これにより、半導体基板の不均一な反りが補正されるという作用をもたらす。
　また、第１の側面において、上記凹部は、溝または孔でもよい。これにより、半導体基板の不均一な反りが補正されるように凹部の分布が設定されるという作用をもたらす。
　また、第１の側面において、上記凹部は、上記凹部層における密度、幅、深さおよび形状の少なくとも１つが互いに異なってもよい。これにより、半導体基板の不均一な反りが補正されるように凹部の分布が設定されるという作用をもたらす。
　また、第１の側面において、上記半導体基板上に搭載されるサブ基板の位置、上記半導体基板上に形成される配線の配線密度および上記半導体基板に形成される貫通電極の配置密度の少なくとも１つに基づいて、上記凹部層における上記凹部の密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。これにより、半導体基板上に搭載されるサブ基板または半導体基板に形成される配線や貫通電極の配置状態に対応しつつ、半導体基板の不均一な反りが補正されるように凹部の分布が設定されるという作用をもたらす。
　また、第１の側面において、上記凹部は、格子状、円周状または孤立パターンでもよい。これにより、クラックの発生を抑制しつつ、半導体基板の不均一な反りが補正されるように凹部の分布が設定されるという作用をもたらす。
　また、第１の側面において、上記凹部層は、上記半導体基板において上記半導体素子が形成された面と反対側の面に形成されてもよい。これにより、半導体基板に形成される半導体素子の専有面積を減少させることなく、半導体基板の不均一な反りが補正されるという作用をもたらす。
　上記半導体基板上に形成された保護膜をさらに具備し、上記凹部層は、上記保護膜に形成されてもよい。これにより、半導体基板の裏面からの配線の引き出しに支障をきたすことなく、半導体基板の不均一な反りが補正されるという作用をもたらす。
　また、第１の側面は、上記半導体基板を支持する支持基板をさらに具備し、上記凹部層は、上記支持基板に形成されてもよい。これにより、半導体基板を薄膜化しつつ、半導体基板の不均一な反りが補正されるという作用をもたらす。
　また、第１の側面において、上記凹部は、その幅が０μｍより大きく１０μｍ以下でその深さが０μｍより大きく３０μｍ以下でもよい。これにより、半導体基板の不均一な反りが補正されるように凹部の分布が細やかに設定されるという作用をもたらす。
　また、第１の側面において、上記凹部は、上記半導体基板の端部から離間していてもよい。これにより、凹部を起点としたクラックの発生が抑制されるという作用をもたらす。
　また、第１の側面は、上記半導体基板において上記半導体素子が形成された面と反対側の面に形成された裏面配線と、上記裏面配線に接続され、上記半導体基板を貫通する貫通電極とをさらに具備してもよい。これにより、半導体素子が形成された半導体基板の裏面側から配線が外部に引き出されるという作用をもたらす。
　また、第１の側面は、上記裏面配線および上記貫通電極を上記半導体基板と絶縁する絶縁膜をさらに具備し、上記充填膜の材料と上記絶縁膜の材料は同一でもよい。これにより、充填膜と絶縁膜とが一括形成されるという作用をもたらす。
　また、第１の側面において、上記半導体素子は、裏面照射型固体撮像素子でもよい。これにより、固体撮像素子の撮像領域の反対側の面から配線が外部に引き出されるという作用をもたらす。
第１の実施の形態に係る半導体装置の構成例を示す断面図である。 第１の実施の形態に係る半導体装置の製造方法の一例を示す第１の断面図である。 第１の実施の形態に係る半導体装置の製造方法の一例を示す第２の断面図である。 第１の実施の形態に係る半導体装置の製造方法の一例を示す第３の断面図である。 第１の実施の形態に係る半導体装置の製造方法の一例を示す第４の断面図である。 第１の実施の形態に係る半導体装置の製造方法の一例を示す第５の断面図である。 第２の実施の形態に係る半導体装置の構成例を示す断面図である。 第３の実施の形態に係る半導体装置の構成例を示す断面図である。 第４の実施の形態に係る半導体装置の構成例を示す断面図である。 第５の実施の形態に係る半導体装置の構成例を示す断面図である。 第６の実施の形態に係る半導体装置の構成例を示す断面図である。 第７の実施の形態に係る半導体装置の構成例を示す断面図である。 第８の実施の形態に係る半導体装置の構成例を示す断面図である。 第９の実施の形態に係る半導体装置の構成例を示す断面図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（不均一に配置された凹部を含む凹部層を半導体基板に設けた例）
　２．第２の実施の形態（裏面配線と半導体基板とを絶縁する絶縁膜で充填膜を構成した例）
　３．第３の実施の形態（不均一に配置された凹部を含む凹部層を保護膜に設けた例）
　４．第４の実施の形態（不均一に配置された凹部を含む凹部層を支持基板に設けた例）
　５．第５の実施の形態（半導体チップ上に搭載されたサブチップごとに配置密度が異なる凹部を含む凹部層を半導体基板に設けた例）
　６．第６の実施の形態（凹部層に不均一に配置された凹部の深さが異なる例）
　７．第７の実施の形態（凹部層に不均一に配置された凹部の深さおよび幅が異なる例）
　８．第８の実施の形態（凹部層に不均一に配置された凹部の平面形状が円周状である例）
　９．第９の実施の形態（凹部層に不均一に配置された凹部が孤立パターンである例）
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る半導体装置の構成例を示す断面図である。なお、同図におけるａは、半導体装置１００を垂直方向に切断した構成例を示す断面図、同図におけるｂは、凹部層１４０を水平方向に切断した構成例を示す断面図である。
　同図において、半導体装置１００は、半導体チップ１０１およびサブチップ１０２を備える。半導体チップ１０１およびサブチップ１０２には、例えば、信号処理回路、ＣＰＵ（Central Processing Unit）などのプロセッサ、ＤＲＡＭ（Dynamic Random Access Memory）などのメモリまたはイメージセンサあるいはこれらの組み合わせなどが形成されてもよい。サブチップ１０２は、発光ダイオードまたは半導体レーザなどの発光素子を含んでいてもよいし、レンズまたはプリズムなどの光学部品を含んでいてもよい。サブチップ１０２は、半導体チップ１０１上に配置される。サブチップ１０２のサイズは、半導体チップ１０１のサイズより小さい。
　半導体チップ１０１は、半導体素子が形成された半導体基板１１１を備える。このとき、半導体基板１１１には、半導体素子が形成される形成面１１４が設けられる。半導体素子が形成される形成面１１４は、例えば、半導体基板１１１の表面側に設けることができる。半導体素子は、例えば、トランジスタ、フォトダイオード、抵抗またはコンデンサあるいはこれらの組み合わせてあってもよい。半導体基板１１１は、例えば、単結晶シリコン基板である。半導体基板１１１は、ＧａＡｓなどのIII－Ｖ族基板でもよい。
　半導体基板１１１上には配線層１１２が形成されている。配線層１１２には、配線１１３および配線１１３を絶縁する絶縁層が設けられる。配線１１３の材料は、例えば、ＡｌまたはＣｕなどの金属、配線１１３を絶縁する絶縁層の材料は、例えば、ＳｉＯ２を用いることができる。
　一方、サブチップ１０２は、サブ基板１６１を備える。サブ基板１６１は、例えば、単結晶シリコン基板である。サブ基板１６１は、ＧａＡｓなどのIII－Ｖ族基板でもよい。サブ基板１６１上には、配線層１６２が形成されている。配線層１６２には、配線１６３および配線１６３を絶縁する絶縁層が設けられる。サブチップ１０２は、半導体チップ１０１のチップ領域ＲＡ内に設けられた接合領域ＲＢに接合されている。チップ領域ＲＡは、半導体チップ１０１を平面視したときの全体の領域である。このとき、例えば、配線層１１２、１６２が互いに対向するようにサブチップ１０２を半導体チップ１０１に直接接合することができる。なお、配線層１１２、１６２は、半導体製造プロセスの前工程で製造されてもよいし、再配線層（ＲＤＬ：Redistribution Layer）でもよい。半導体チップ１０１とサブチップ１０２とを接合するために、マイクロバンプを用いてもよい。半導体チップ１０１およびサブチップ１０２の厚さは、２乃至２００μｍ程度の範囲内にあるのが好ましい。
　半導体チップ１０１のチップ領域ＲＡ上には、サブチップ１０２が覆われるように保護膜１７１が形成されている。保護膜１７１の材料は、例えば、無機膜であれば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣまたはＳｉＣＮ、有機膜であれば、シリコーン、ポリイミド、アクリルまたはエポキシなどを骨格とする樹脂を用いることができる。また、保護膜１７１の材料は、ＳｉＯ２またはＡｌＮなどのフィラーを含むモールド樹脂でもよいし、複数の材料の積層構造でもよい。
　また、半導体基板１１１には、絶縁膜１２２を介して貫通電極１２１が埋め込まれている。貫通電極１２１は、半導体基板１１１を厚み方向に貫通し、配線１１３に接続される。また、半導体基板１１１の裏面側には、裏面絶縁膜１５０を介して裏面配線１５１が形成されている。裏面配線１５１上には、保護膜１５２が形成されている。貫通電極１２１および裏面配線１５１の材料は、例えば、Ｃｕ、Ｔｉ、Ｔａ、Ａｌ、Ｗ、Ｎｉ、Ｒｕ、Ｃｏなどの金属を用いることができ、複数の材料の積層構造を用いてもよい。絶縁膜１２２および裏面絶縁膜１５０の材料は、例えば、無機膜であれば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣまたはＳｉＣＮ、有機膜であれば、シリコーン、ポリイミド、アクリルまたはエポキシなどを骨格とする樹脂を用いることができる。保護膜１５２の材料は、例えば、ソルダーレジストを用いることができる。
　裏面配線１５１には、突出電極１５３が接続されている。このとき、裏面配線１５１と突出電極１５３との接続位置において、保護膜１５２は除去され、裏面配線１５１が保護膜１５２から露出される。突出電極１５３は、半導体チップ１０１をマザー基板などに接続する外部接続端子として用いることができる。突出電極１５３は、例えば、はんだボールなどのボール電極であってもよいし、導電体からなるピラー電極であってもよい。
　また、半導体基板１１１の裏面側には、凹部層１４０が設けられている。凹部層１４０は、半導体素子の形成面１１４以外の同一面に開口１４３を有する不均一に配置された凹部１４１を含む。凹部１４１には、充填膜１４２が充填されている。例えば、凹部１４１は、半導体基板１１１の反りが低減されるように凹部層１４０に不均一に配置されてもよいし、半導体基板１１１の反りが発生しないように凹部層１４０に不均一に配置されてもよい。凹部層１４０は、半導体基板１１１に形成される半導体素子を分離する素子分離領域と別個に設けられる。このとき、素子分離領域に用いられるトレンチは、半導体基板１１１の表面側に設けることができる。一方、凹部１４１の開口１４３は半導体基板１１１の裏面側に設けられる。
　凹部１４１は、溝であってもよいし、孔であってもよい。凹部１４１は、格子状、円周状または孤立パターンであってもよい。凹部１４１は、その幅が０μｍより大きく１０μｍ以下でその深さが０μｍより大きく３０μｍ以下であるのが好ましい。
　凹部１４１は、凹部層１４０における密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。このとき、半導体チップ１０１上に搭載されるサブチップ１０２の位置に基づいて、凹部層１４０における凹部１４１の密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。あるいは、半導体基板１１１上に形成される配線１１３の配線密度に基づいて、凹部層１４０における凹部１４１の密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。
　あるいは、半導体基板１１１に形成される貫通電極１２１の配置密度に基づいて、凹部層１４０における凹部１４１の密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。あるいは、半導体基板１１１の基板膜厚の局所的な変化に基づいて、凹部層１４０における凹部１４１の密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。また、凹部１４１は、半導体基板１１１の端部から離間させることができる。凹部１４１と半導体基板１１１の端部との間の離間距離は、例えば、１０μｍ程度に設定することができる。
　ここでは、凹部１４１は格子状とし、半導体チップ１０１のチップ領域ＲＡの凹部層１４０における凹部１４１の密度に比べて、サブチップ１０２の接合領域ＲＢの凹部層１４０における凹部１４１の密度を小さくした例を示した。また、半導体チップ１０１のチップ領域ＲＡの端部から凹部１４１を離間させて配置した例を示した。なお、半導体チップ１０１のチップ領域ＲＡの凹部層１４０における凹部１４１の密度に比べて、サブチップ１０２の接合領域ＲＢの凹部層１４０における凹部１４１の密度を大きくしてもよい。このとき、サブチップ１０２の接合領域ＲＢの凹部層１４０における凹部１４１の密度は、半導体基板１１１の反りの方向に応じて変化させることができる。
　充填膜１４２の材料は、例えば、無機絶縁膜であれば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣまたはＳｉＣＮ、有機膜であれば、シリコーン、ポリイミド、アクリルまたはエポキシなどを骨格とする樹脂を用いることができる。また、充填膜１４２の材料は、導電膜であれば、Ｃｕ、Ｔｉ、Ｔａ、Ａｌ、Ｗ、Ｎｉ、Ｒｕ，Ｃｏなどの金属であってもよいし、複数の材料の積層構造でもよい。
　図２乃至図６は、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
　図２におけるａに示すように、不図示の半導体素子と配線層１６２が設けられたサブ基板１６１がチップ状態に固片化されることでサブチップ１０２が形成される。また、不図示の半導体素子と配線層１１２が半導体ウエハ１８１に形成される。
　次に、図２におけるｂに示すように、配線層１１２の配線１１３と配線層１６２の配線１６３とが電気的に接続されるように、サブチップ１０２を半導体ウエハ１８１に直接接合する。この直接接合は、例えば、プラズマ活性化接合であってもよい。
　次に、図３におけるａに示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）または塗布などの方法にて、サブチップ１０２が覆われるように配線層１１２上に保護膜１７１を形成する。なお、ＣＭＰ（Chemical Mechanical Polishing)などの方法にて保護膜１７１の表面を平坦化してもよい。
　次に、図３におけるｂに示すように、接着剤１９１を介して保護膜１７１上に支持基板１９２を接着する。支持基板１９２は、例えば、シリコン基板またはガラス基板である。そして、グラインダ、ＣＭＰ、ウェットエッチングまたはプラズマエッチングなどの方法にて、半導体ウエハ１８１を裏面側から薄膜化する。
　次に、図４におけるａに示すように、リソグラフィおよびドライエッチングなどの方法にて、半導体ウエハ１８１の裏面側に凹部１４１を形成する。
　次に、図４におけるｂに示すように、凹部１４１に充填された充填膜１４２を半導体ウエハ１８１の裏面側に形成する。充填膜１４２の形成には、ＰＥ－ＣＶＤ（Plasma Enhanced-Chemical Vapor Deposition）、ＰＥ－ＰＶＤ（Plasma Enhanced-Physical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition)などを用いることができる。充填膜１４２の形成に、ラミネートまたは塗布法などを用いてもよい。充填膜１４２は、凹部１４１を完全に閉塞してもよいし、ボイドまたはシームが凹部１４１内に残っていてもよい。
　次に、図５におけるａに示すように、リソグラフィおよびドライエッチングなどの方法にて、半導体ウエハ１８１を厚さ方向に貫通する貫通孔１２３を形成する。このとき、貫通孔１２３は、配線層１１２に侵入し、配線１１３に達することができる。
　次に、図５におけるｂに示すように、セミアディティブ法により、絶縁膜１２２を介して貫通孔１２３に埋め込まれた貫通電極１２１と、裏面絶縁膜１５０を介して半導体基板１１１の裏面側に配置された裏面配線１５１とを形成する。このとき、ビアラストＴＳＶ（Through Silicon Via）の手法を用いることができる。なお、絶縁膜１２２の材料および裏面絶縁膜１５０の材料は同一とし、絶縁膜１２２および裏面絶縁膜１５０を一括形成してもよい。
　次に、図６に示すように、半導体ウエハ１８１の裏面側に保護膜１５２および突出電極１５３を形成する。
　次に、図１に示すように、支持基板１９２と接着剤１９１とを除去する。そして、ダイシングなどの手法により半導体ウエハ１８１をチップ状に固片化することにより、サブチップ１０２が搭載された半導体チップ１０１を形成する。
　このように、上述の第１の実施の形態では、半導体素子の形成面１１４以外の同一面に開口１４３を有する不均一に配置された凹部１４１を含む凹部層１４０を半導体基板１１１の裏面側に形成する。これにより、半導体基板１１１の表面側に形成される半導体素子の専有面積を減少させることなく、半導体チップ１０１上のサブチップ１０２の配置に起因して発生する半導体基板１１１の不均一な反りを補正することができる。このとき、半導体チップ１０１内の反りの分布を自在に調整することができ、例えば、２．５Ｄまたは３Ｄ積層構造のような複雑な反りの分布を持つ構造に対して、高い反り補正効果を得ることができる。
　また、上述の第１の実施の形態では、凹部層１４０の凹部１４１として格子状の溝を用いる。これにより、工程増を招くことなく、凹部１４１の幅または密度を細やかに調整することができ、半導体基板１１１の不均一な反りの補正の精密化を図ることができる。
　また、上述の第１の実施の形態では、半導体基板１１１の端部から凹部１４１を離間させることにより、凹部１４１を起点としてクラックが発生するのを抑制することができる。
　また、上述の第１の実施の形態では、半導体チップ１０１の裏面側に裏面配線１５１を設けるとともに、半導体基板１１１を貫通する貫通電極１２１を設ける。これにより、半導体素子が形成された半導体チップ１０１の表面側から配線を外部に引き出す必要がなくなり、半導体チップ１０１の表面側に形成される半導体素子の専有面積を増大させることができる。
　また、上述の第１の実施の形態では、サブチップ１０２を半導体ウエハ１８１に搭載してから、ダイシングなどの手法によりチップ状に固片化する。これにより、サブチップ１０２が搭載された半導体チップ１０１を形成するために、チップ状に固片化された半導体チップ１０１の向きや位置を１つずつ揃える必要がなくなり、製造工程を効率化することができる。
　また、上述の第１の実施の形態では、不均一に配置された凹部１４１の開口１４３を半導体素子の形成面１１４以外の同一面に設ける。これにより、半導体素子の配置位置の制約を受けることなく、凹部１４１を凹部層１４０に不均一に配置することが可能となるとともに、一度のリソグラフィ工程およびドライエッチング工程により不均一に配置された凹部１４１を形成することができる。この結果、工程増を抑制しつつ、半導体基板１１１の不均一な反りの補正することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では不均一に配置され、貫通電極１２１を半導体基板１１１と絶縁する絶縁膜１２２と別個の充填膜１４２が充填された凹部１４１を含む凹部層１４０を半導体基板１１１に設けた。この第２の実施の形態では充填膜２４２として絶縁膜１２２または裏面絶縁膜１５０を用いる。
　図７は、第２の実施の形態に係る半導体装置の構成例を示す断面図である。
　この第２の実施の形態における半導体装置２００では、上述の第１の実施の形態における半導体装置１００の凹部層１４０に代えて、凹部層２４０が設けられている。第２の実施の形態における半導体装置２００のそれ以外の構成は、上述の第１の実施の形態における半導体装置１００の構成と同様である。
　凹部層２４０は、半導体基板１１１の反りに応じて不均一に配置された凹部２４１を含む。凹部２４１には、充填膜２４２が充填されている。充填膜２４２の材料は、絶縁膜１２２の材料と同一であってもよいし、裏面絶縁膜１５０の材料と同一であってもよい。このとき、絶縁膜１２２、充填膜２４２および裏面絶縁膜１５０は、一括形成することができる。例えば、上述の第１の実施の形態では、図４におけるｂにおいて、充填膜１４２を凹部１４１に充填してから、図５におけるａにおいて、貫通孔１２３を半導体ウエハ１８１に形成した。第２の実施の形態では、充填膜２４２を凹部２４１に充填する前に、貫通孔１２３を半導体ウエハ１８１に形成し、絶縁膜１２２および裏面絶縁膜１５０を形成しつつ、充填膜２４２を凹部２４１に充填することができる。
　絶縁膜１２２、充填膜２４２および裏面絶縁膜１５０の材料は、無機材料であれば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣまたはＳｉＣＮを用いることができ、有機材料であれば、シリコーン、ポリイミド、アクリルまたはエポキシなどを骨格とする樹脂を用いることができる。
　このように、上述の第２の実施の形態によれば、充填膜２４２として絶縁膜１２２または裏面絶縁膜１５０を用いることにより、絶縁膜１２２または裏面絶縁膜１５０の形成工程で充填膜２４２を形成することができ、工程数を削減することができる。具体的には、上述の第１の実施の形態の図４におけるｂの工程を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では不均一に配置された凹部１４１を含む凹部層１４０を半導体基板１１１に設けたが、この第３の実施の形態では凹部層３４０を保護膜１７１に設ける。
　図８は、第３の実施の形態に係る半導体装置の構成例を示す断面図である。
　この第３の実施の形態における半導体装置３００では、上述の第１の実施の形態における半導体装置１００の半導体チップ１０１および保護膜１７１に代えて、半導体チップ２０１および保護膜２７１が設けられている。第３の実施の形態における半導体装置２００のそれ以外の構成は、上述の第１の実施の形態における半導体装置１００の構成と同様である。
　半導体チップ２０１では、上述の第１の実施の形態における半導体基板１１１に代えて、半導体基板２１１が設けられている。半導体基板２１１では、凹部層１４０が除去されている。第３の実施の形態における半導体チップ２０１のそれ以外の構成は、上述の第１の実施の形態における半導体チップ１０１の構成と同様である。
　保護膜２７１には、上述の第１の実施の形態における保護膜１７１に凹部層３４０が追加されている。凹部層３４０は、保護膜２７１の表面側に設けることができる。凹部層３４０は、半導体基板１１１の反りに応じて不均一に配置された凹部３４１を含む。凹部３４１は、凹部層３４０における密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。また、凹部３４１は、保護膜２７１の端部から離間させることができる。凹部３４１には、充填膜３４２が充填されている。第３の実施の形態における充填膜３４２の材料は、上述の第１の実施の形態における充填膜１４２の材料と同一であってもよい。第３の実施の形態における保護膜２７１のそれ以外の構成は、上述の第１の実施の形態における保護膜１７１の構成と同様である。
　このように、上述の第３の実施の形態では、凹部層３４０を保護膜１７１に設ける。これにより、半導体基板２１１に凹部層１４０を設けることなく、半導体基板２１１の不均一な反りを補正することができ、貫通電極１２１の配置の自由度および密度を向上させることができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では不均一に配置された凹部１４１を含む凹部層１４０を半導体基板１１１に設けたが、この第４の実施の形態では凹部層４４０を支持基板４９２に設ける。
　図９は、第４の実施の形態に係る半導体装置の構成例を示す断面図である。
　この半導体装置４００は、半導体チップ４０１、サブチップ４０２および支持基板４９２を備える。半導体チップ４０１は、裏面照射型固体撮像素子を備える。裏面照射型固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサでもよいし、ＣＣＤ(Charge Coupled Device)イメージセンサでもよい。
　半導体チップ４０１は、半導体素子が形成された半導体基板４１１を備える。半導体素子は、ロウ方向およびカラム方向に沿ってマトリックス状に配列されたフォトダイオードおよび画素トランジスタを含む。半導体基板４１１上には配線層４１２が形成されている。半導体基板４１１の厚さは、３乃至１５μｍの範囲内であるのが好ましい。配線層４１２には、配線４１３および配線４１３を絶縁する絶縁層が設けられる。
　半導体基板４１１の裏面側において、画素が配置される画素領域には、不図示のカラーフィルタが画素ごとに配置されるとともに、カラーフィルタ上には、オンチップレンズ４１５が画素ごとに配置される。画素領域の周辺部において、半導体基板４１１および配線層４１２には、外部接続端子４２１を配線４１３に接続する開口部４１４が形成される。そして、外部接続端子４２１は、開口部４１４を介して配線４１３に接続されるとともに、ボンディングワイヤ４２２を介して外部に接続される。
　一方、サブチップ４０２は、サブ基板４６１を備える。サブ基板４６１上には配線層４６２が形成されている。配線層４６２には、配線４６３および配線４６３を絶縁する絶縁層が設けられる。サブチップ４０２には、固体撮像素子を制御するプロセッサを形成してもよいし、固体撮像素子から出力された撮像データを記憶するメモリを形成してもよいし、固体撮像素子から出力された撮像データを処理する信号処理回路を形成してもよい。
　半導体チップ４０１上には、サブチップ４０２が覆われるように保護膜１７１が形成されている。保護膜１７１上には、支持基板４９２が接合されている。支持基板４９２は、例えば、シリコン基板またはガラス基板である。
　支持基板４９２の表面側には、凹部層４４０が設けられている。凹部層４４０は、半導体基板４１１の反りに応じて不均一に配置された凹部４４１を含む。凹部４４１は、凹部層４４０における密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。
　凹部４４１には、充填膜４４２が充填されている。第４の実施の形態における充填膜４４２の材料は、上述の第１の実施の形態における充填膜１４２の材料と同一であってもよい。
　このように、上述の第４の実施の形態では、凹部層４４０を支持基板４９２に設ける。これにより、半導体基板４１１の厚さに制約が有る場合においても、半導体基板４１１の不均一な反りを補正することが可能となり、半導体チップ４０１に裏面照射型固体撮像素子を形成しつつ、反りに起因する光学特性の低下を抑制することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では半導体チップ１０１上に搭載されたサブチップ１０２の位置における凹部１４１の配置密度が異なるが、この第５の実施の形態では半導体チップ５０１上に搭載されたサブチップ１０２、５０２ごとに凹部５４１の配置密度が異なる。
　図１０は、第５の実施の形態に係る半導体装置の構成例を示す図である。なお、同図におけるａは、半導体装置５００を垂直方向に切断した構成例を示す断面図、同図におけるｂは、凹部層５４０を水平方向に切断した構成例を示す断面図である。
　この第５の実施の形態における半導体装置５００では、上述の第１の実施の形態における半導体チップ１０１に代えて、半導体チップ５０１が設けられるとともに、サブチップ５０２が追加されている。第５の実施の形態における半導体装置５００のそれ以外の構成は、上述の第１の実施の形態における半導体装置１００の構成と同様である。
　サブチップ５０２は、サブ基板５６１を備える。サブ基板５６１上には絶縁層５６２が形成されている。サブチップ５０２は、半導体チップ５０１のチップ領域ＲＡ内に設けられた接合領域ＲＣに接合されている。このとき、例えば、配線層１１２と絶縁層５６２が互いに対向するようにサブチップ５０２を半導体チップ１０１に直接接合することができる。サブチップ５０２は、半導体素子が形成された半導体チップであってもよいし、半導体素子が形成されてないダミーチップであってもよい。サブチップ５０２は、半導体チップ１０１上に複数搭載されていてもよい。
　半導体チップ５０１では、上述の第１の実施の形態における凹部層１４０に代えて、凹部層５４０が設けられている。凹部層５４０は、半導体基板１１１の反りに応じて不均一に配置された凹部５４１を含む。凹部５４１には、充填膜５４２が充填されている。第５の実施の形態における充填膜５４２の材料は、上述の第１の実施の形態における充填膜１４２の材料と同一であってもよい。
　凹部５４１は、凹部層５４０における密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。このとき、半導体チップ５０１上に搭載されるサブチップ１０２、５０２の位置に基づいて、凹部層５４０における凹部５４１の密度、幅、深さおよび形状の少なくとも１つが互いに異なっていてもよい。
　同図では、凹部５４１は格子状とし、半導体チップ５０１のチップ領域ＲＡの凹部層１５０における凹部５４１の密度に比べて、各サブチップ１０２、５０２の接合領域ＲＢ、ＲＣの凹部層５４０における凹部５４１の密度を小さくした例を示した。このとき、各サブチップ１０２、５０２の接合領域ＲＢ、ＲＣの凹部層５４０における凹部５４１の密度は、半導体基板１１１の反りの方向に応じて変化させることができる。
　このように、上述の第５の実施の形態では、半導体チップ５０１上に搭載されたサブチップ１０２、５０２ごとに凹部５４１の配置密度が異なるように構成される。これにより、半導体基板１１１の不均一な反りを補正しつつ、種類の異なる複数のチップを半導体チップ１０１に接合することができ、チップサイズの増大を抑制しつつ、半導体装置５００の多機能化を図ることができる。
　なお、図８の半導体チップ２０１にサブチップ５０２を搭載し、凹部層３４０に代えて、凹部層５４０を保護膜２７１に設けてもよい。また、図９の半導体チップ４０１にサブチップ５０２を搭載し、凹部層４４０に代えて、凹部層５４０を支持基板４９２に設けてもよい。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では凹部層１４０の凹部１４１の深さは互いに等しいが、この第６の実施の形態では凹部層６４０の凹部６４１の深さが互いに異なる。
　図１１は、第６の実施の形態に係る半導体装置の構成例を示す断面図である。
　この第６の実施の形態における半導体装置６００では、上述の第１の実施の形態における半導体装置１００の凹部層１４０に代えて、凹部層６４０が設けられている。第６の実施の形態における半導体装置６００のそれ以外の構成は、上述の第１の実施の形態における半導体装置１００の構成と同様である。
　凹部層６４０は、半導体基板１１１の反りに応じて不均一に配置された凹部６４１を含む。凹部６４１は、サブチップ１０２の配置位置に応じて凹部層６４０における深さが互いに異なる。凹部６４１は、その幅が１０μｍ以下で、その深さが３０μｍ以下程度の範囲に設定される。不均一な反りを補正するために、凹部層６４０における凹部６４１の深さは、１０％程度変化させることができる。なお、ダイ当たりの凹部６４１の深さの製造ばらつきは１％程度である。
　ここでは、簡略化のため、互いに異なる２つの深さがある場合を示したが、互いに異なる３つ以上の深さがあってもよい。また、凹部６４１の密度を変える方法を組み合わせてもよい。凹部６４１には、充填膜６４２が充填されている。第６の実施の形態における充填膜６４２の材料は、上述の第１の実施の形態における充填膜１４２の材料と同一であってもよい。
　このように、上述の第６の実施の形態では、半導体基板１１１の反りに応じて凹部６４１の深さが異なるように構成される。これにより、半導体基板１１１の反りに応じて凹部６４１の配置密度が異なる場合に比べて、凹部６４１の配置面積率を小さくしやすくでき、貫通電極１２１の高集積化を図ることができる。
　なお、図８の凹部層３４０に代えて、凹部層６４０を保護膜２７１に設けてもよい。また、図９の凹部層４４０に代えて、凹部層６４０を支持基板４９２に設けてもよい。
　また、上記の実施の形態では、格子パターンの格子間の間隔を半導体基板の長手方向と短手方向で互いに等しくした例を示したが、格子パターンの格子間の間隔は、半導体基板の長手方向と短手方向で互いに異なってもよい。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では凹部層１４０の凹部１４１の深さおよび幅はそれぞれ互いに等しいが、この第７の実施の形態では凹部層７４０の凹部７４１の深さおよび幅がそれぞれ互いに異なる。
　図１２は、第７の実施の形態に係る半導体装置の構成例を示す断面図である。
　この第７の実施の形態における半導体装置７００では、上述の第１の実施の形態における半導体装置１００の凹部層１４０に代えて、凹部層７４０が設けられている。第７の実施の形態における半導体装置７００のそれ以外の構成は、上述の第１の実施の形態における半導体装置１００の構成と同様である。
　凹部層７４０は、半導体基板１１１の反りに応じて不均一に配置された凹部７４１を含む。凹部７４１は、サブチップ１０２の配置位置に応じて凹部層７４０における深さおよび幅がそれぞれ互いに異なる。凹部７４１は、その幅が１０μｍ以下で、その深さが３０μｍ以下程度の範囲に設定される。不均一な反りを補正するために、凹部層７４０における凹部７４１の幅は、１０％程度変化させることができる。なお、ダイ当たりの凹部７４１の幅の製造ばらつきは１％程度である。
　ここでは、簡略化のため、互いに異なる２つの幅がある場合を示したが、互いに異なる３つ以上の幅があってもよい。また、凹部７４１の密度を変える方法を組み合わせてもよい。凹部７４１には、充填膜７４２が充填されている。第７の実施の形態における充填膜７４２の材料は、上述の第１の実施の形態における充填膜１４２の材料と同一であってもよい。
　このように、上述の第７の実施の形態では、半導体基板１１１の反りに応じて凹部７４１の深さおよび幅が異なるように構成される。これにより、半導体基板１１１のプラズマエッチング時のマイクロローディング効果により、凹部７４１の幅の違いに応じて深さを変化させることができる。このため、半導体基板１１１の凹部７４１の深さを異ならせるために、凹部７４１の深さごとにエッチングを繰り返す必要がなくなり、工程を簡略化することができる。
　なお、図８の凹部層３４０に代えて、凹部層７４０を保護膜２７１に設けてもよい。また、図９の凹部層４４０に代えて、凹部層７４０を支持基板４９２に設けてもよい。
　＜８．第８の実施の形態＞
　上述の第１の実施の形態では凹部層１４０の凹部１４１の平面形状は格子状であるが、この第８の実施の形態では凹部層８４０の凹部８４１の平面形状は円周状である。
　図１３は、第８の実施の形態に係る半導体装置の構成例を示す断面図である。なお、同図では、凹部層８４０の水平断面を示した。
　この第８の実施の形態における半導体装置８００では、上述の第１の実施の形態における半導体装置１００の凹部層１４０に代えて、凹部層８４０が設けられている。第８の実施の形態における半導体装置８００のそれ以外の構成は、上述の第１の実施の形態における半導体装置１００の構成と同様である。
　凹部層８４０は、半導体基板１１１の反りに応じて不均一に配置された凹部８４１を含む。凹部８４１は、サブチップ１０２の配置位置に応じて凹部層８４０における凹部８４１の形状が異なる。ここでは、凹部８４１の形状として、同心円状の円周状パターンを例にとった。円周状パターンは、円周パターンであってもよいし、円弧パターンであってもよいし、これらの組み合わせであってもよい。円周状パターンは、楕円状パターンであってもよい。凹部８４１には、充填膜８４２が充填されている。第８の実施の形態における充填膜８４２の材料は、上述の第１の実施の形態における充填膜１４２の材料と同一であってもよい。
　このように、上述の第８の実施の形態によれば、凹部層８４０における凹部８４１の形状として円周状パターンを用いることにより、直線状の格子状パターンを用いた場合に比べて応力の集中を抑制することができ、クラック耐性を向上させることができる。
　なお、半導体基板１１１の反りに応じて円周状パターンの深さが互いに異なっていてもよいし、円周状パターンの幅が互いに異なっていてもよいし、円周状パターン間の間隔が互いに異なっていてもよい。また、図８の凹部層３４０に代えて、凹部層８４０を保護膜２７１に設けてもよい。また、図９の凹部層４４０に代えて、凹部層８４０を支持基板４９２に設けてもよい。
　＜９．第９の実施の形態＞
　上述の第１の実施の形態では凹部層１４０の凹部１４１の平面形状は格子状であるが、この第９の実施の形態では凹部層９４０の凹部９４１は孤立パターンである。
　図１４は、第９の実施の形態に係る半導体装置の構成例を示す断面図である。なお、同図では、凹部層９４０の水平断面を示した。
　この第９の実施の形態における半導体装置９００では、上述の第１の実施の形態における半導体装置１００の凹部層１４０に代えて、凹部層９４０が設けられている。第９の実施の形態における半導体装置９００のそれ以外の構成は、上述の第１の実施の形態における半導体装置１００の構成と同様である。
　凹部層９４０は、半導体基板１１１の反りに応じて不均一に配置された凹部９４１を含む。凹部９４１は、孤立パターンで構成され、サブチップ１０２の配置位置に応じて凹部層９４０における孤立パターンの配置密度が異なる。凹部９４１には、充填膜９４２が充填されている。第９の実施の形態における充填膜９４２の材料は、上述の第１の実施の形態における充填膜１４２の材料と同一であってもよい。
　このように、上述の第９の実施の形態によれば、凹部層９４０における凹部９４１を孤立パターンで構成することにより、直線状の格子状パターンを用いた場合に比べて応力の集中を抑制することができ、クラック耐性を向上させることができる。
　なお、半導体基板１１１の反りに応じて孤立パターンの深さが互いに異なっていてもよいし、孤立パターンのサイズが互いに異なっていてもよいし、孤立パターン間の間隔が互いに異なっていてもよい。また、図８の凹部層３４０に代えて、凹部層９４０を保護膜２７１に設けてもよい。また、図９の凹部層４４０に代えて、凹部層９４０を支持基板４９２に設けてもよい。
　また、上述の実施の形態では、半導体基板の不均一な反りが発生する場合として、異なるサイズのチップが接合された場合を例にとった。これ以外にも、半導体基板の不均一な反りが発生する場合として、配線密度の極端な偏りまたは基板膜厚の局所的な変化を挙げることができる。例えば、チップ上の配線の面積率が１．５倍以上異なる場合である。具体例として、配線の面積率がチップの中央部で３０％、チップの周辺部で４５％に設定された場合を挙げることができる。
　また、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）半導体素子が形成された半導体基板と、
　前記半導体素子の形成面以外の同一面に開口を有する不均一に配置された凹部を含む凹部層と、
　前記凹部に充填された充填膜と
を具備する半導体装置。
（２）前記充填膜は、無機膜または樹脂膜である
前記（１）記載の半導体装置。
（３）前記凹部は、溝または孔である
前記（１）または（２）に記載の半導体装置。
（４）前記凹部は、前記凹部層における密度、幅、深さおよび形状の少なくとも１つが互いに異なる
前記（１）から（３）のいずれかに記載の半導体装置。
（５）前記半導体基板上に搭載されるサブ基板の位置、前記半導体基板上に形成される配線の配線密度および前記半導体基板に形成される貫通電極の配置密度の少なくとも１つに基づいて、前記凹部層における前記凹部の密度、幅、深さおよび形状の少なくとも１つが互いに異なる
前記（１）から（４）のいずれかに記載の半導体装置。
（６）前記凹部は、格子状、円周状または孤立パターンである
前記（１）から（５）のいずれかに記載の半導体装置。
（７）前記凹部層は、前記半導体基板において前記半導体素子が形成された面と反対側の面に形成される
前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記半導体基板上に形成された保護膜をさらに具備し、
　前記凹部層は、前記保護膜に形成される
前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記半導体基板を支持する支持基板をさらに具備し、
　前記凹部層は、前記支持基板に形成される
前記（１）から（８）のいずれかに記載の半導体装置。
（１０）前記凹部は、その幅が０μｍより大きく１０μｍ以下でその深さが０μｍより大きく３０μｍ以下である
前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記凹部は、前記半導体基板の端部から離間している
前記（１）から（１０）のいずれかに記載の半導体装置。
（１２）前記半導体基板において前記半導体素子が形成された面と反対側の面に形成された裏面配線と、
　前記裏面配線に接続され、前記半導体基板を貫通する貫通電極と
をさらに具備する前記（１）から（１１）のいずれかに記載の半導体装置。
（１３）前記裏面配線を前記半導体基板と絶縁する絶縁膜をさらに具備し、
　前記充填膜の材料と前記絶縁膜の材料は同一である
前記（１）から（１２）のいずれかに記載の半導体装置。
（１４）前記半導体素子は、裏面照射型固体撮像素子である
前記（１）から（１３）のいずれかに記載の半導体装置。
　１００　半導体装置
　１０１　半導体チップ
　１０２　サブチップ
　１１１　半導体基板
　１１２、１６２　配線層
　１１３、１６３　配線
　１２１　貫通電極
　１２２　絶縁膜
　１４０　凹部層
　１４１　凹部
　１４２　充填膜
　１５０　裏面絶縁膜
　１５１　裏面配線
　１５２、１７１　保護膜
　１５３　突出電極
　１６１　サブ基板

Claims (14)

  1. 　半導体素子が形成された半導体基板と、
    　前記半導体素子の形成面以外の同一面に開口を有する不均一に配置された凹部を含む凹部層と、
    　前記凹部に充填された充填膜と
    を具備する半導体装置。
  2. 　前記充填膜は、無機膜または樹脂膜である
    請求項１記載の半導体装置。
  3. 　前記凹部は、溝または孔である
    請求項１記載の半導体装置。
  4. 　前記凹部は、前記凹部層における密度、幅、深さおよび形状の少なくとも１つが互いに異なる
    請求項１記載の半導体装置。
  5. 　前記半導体基板上に搭載されるサブ基板の位置、前記半導体基板上に形成される配線の配線密度および前記半導体基板に形成される貫通電極の配置密度の少なくとも１つに基づいて、前記凹部層における前記凹部の密度、幅、深さおよび形状の少なくとも１つが互いに異なる
    請求項１記載の半導体装置。
  6. 　前記凹部は、格子状、円周状または孤立パターンである
    請求項１記載の半導体装置。
  7. 　前記凹部層は、前記半導体基板において前記半導体素子が形成された面と反対側の面に形成される
    請求項１記載の半導体装置。
  8. 　前記半導体基板上に形成された保護膜をさらに具備し、
    　前記凹部層は、前記保護膜に形成される
    請求項１記載の半導体装置。
  9. 　前記半導体基板を支持する支持基板をさらに具備し、
    　前記凹部層は、前記支持基板に形成される
    請求項１記載の半導体装置。
  10. 　前記凹部は、その幅が０μｍより大きく１０μｍ以下でその深さが０μｍより大きく３０μｍ以下である
    請求項１記載の半導体装置。
  11. 　前記凹部は、前記半導体基板の端部から離間している
    請求項１記載の半導体装置。
  12. 　前記半導体基板において前記半導体素子が形成された面と反対側の面に形成された裏面配線と、
    　前記裏面配線に接続され、前記半導体基板を貫通する貫通電極と
    をさらに具備する請求項１記載の半導体装置。
  13. 　前記裏面配線を前記半導体基板と絶縁する絶縁膜をさらに具備し、
    　前記充填膜の材料と前記絶縁膜の材料は同一である
    請求項１２記載の半導体装置。
  14. 　前記半導体素子は、裏面照射型固体撮像素子である
    請求項１記載の半導体装置。
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