JP3612310B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3612310B2
JP3612310B2 JP2002176880A JP2002176880A JP3612310B2 JP 3612310 B2 JP3612310 B2 JP 3612310B2 JP 2002176880 A JP2002176880 A JP 2002176880A JP 2002176880 A JP2002176880 A JP 2002176880A JP 3612310 B2 JP3612310 B2 JP 3612310B2
Authority
JP
Japan
Prior art keywords
wiring
layer
cap layer
pad
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002176880A
Other languages
English (en)
Other versions
JP2004022869A (ja
Inventor
美恵 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002176880A priority Critical patent/JP3612310B2/ja
Priority to US10/457,350 priority patent/US7019398B2/en
Priority to TW092116392A priority patent/TWI232482B/zh
Priority to CNA031410499A priority patent/CN1469464A/zh
Publication of JP2004022869A publication Critical patent/JP2004022869A/ja
Application granted granted Critical
Publication of JP3612310B2 publication Critical patent/JP3612310B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05558Shape in side view conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04955th Group
    • H01L2924/04953TaN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、Cu多層配線などを有する半導体装置に係わり、特にボンディングするためのパッド電極構造部の改良をはかった半導体装置に関する。
【0002】
【従来の技術】
従来、Cu配線を有するLSIのパッド電極には、CuがAlに対して酸化やコロージョン耐性が低いという材料特性から、Cuパッドを保護するためのAlキャップ層を形成する場合が多い。特に、ワイヤボンディングを用いる製品においては、Cuへのダイレクトボンディングが難しいという理由からも、Alキャップ層を形成している。
【0003】
ところが、このようなキャップ層を形成しても、プロービングによるAlキャップ層の表面荒れや剥れによりワイヤボンディングの歩留まりが劣化したり、Cuパッドが剥き出しとなって配線がコロージョンを起こすという問題がある。また、製品によってはボンディングの前に多数回のプロービングを行う必要があり、このような製品では上記の問題が更に顕著となる。
【0004】
【発明が解決しようとする課題】
このように従来、Cuパッド部上にAlキャップ層を形成しても、プロービング等の機械的ストレスによってワイヤボンディングの歩留まりが劣化したり、配線がコロージョンを起こすという問題があった。
【0005】
これらの問題を解決するために、図7に断面図を示すように、プロービングやボンディングの影響のないように、CuパッドとAlキャップ層とをダイレクトに積層せず、絶縁膜(層間膜)を介して積層する構造が既に提案されている(特開2001−156070号)。
【0006】
即ち、図7に示すように、Cu配線41及びそのパッド部41aが形成された基板40上に層間絶縁膜42が形成され、この絶縁膜42上にAlキャップ層44が形成されている。パッド部41a上の層間絶縁膜42には複数のコンタクトホール43が設けられ、Alキャップ層44はこのコンタクトホール43を介してCuパッド部41aに接続されている。この構造では、Alキャップ層44の下に絶縁膜42が存在するため、プロービングによるAlキャップ層44の表面荒れや剥れに起因するワイヤボンディングの歩留まり低下を抑制でき、更にCuパッドが剥き出しとなって配線がコロージョンを起こすのを抑制できる。
【0007】
しかしながら、本発明者らの更なる検討により、次のような事実が判明した。図7の構造のように、コンタクトホール43をパッド開口部の下方に配置した場合、キャップ層44と配線パッド部41aとの間に層間絶縁膜42が孤立して存在する構造となり、プロービング等の機械的ストレスによって絶縁膜42が破壊するという問題がある。この絶縁膜42が破壊すると、下地のCu配線41にもダメージが発生する可能性がある。また、図7の構造では、電流の流れる方向を考慮した場合、最短経路であるコンタクトの内側側壁部分に電流集中が起こり、エレクトロマイグレーションによって配線信頼性が劣化する可能性がある。
【0008】
図8及び図9は、図7の構造における、電流密度分布を、有限要素法を用いて解析した結果を説明するための図である。図8は、解析に用いたコンタクト部分の配置モデルを示す斜視図である。図9は、1つのコンタクト部分における電流分布を模式的に示す断面図である。図9に示すように、コンタクト部分の一方の側壁部分に電流集中が生じ、最大電流密度は、5.891mA/μmとなっていた。
【0009】
即ち、図7に示すように、Cuパッド部とAlキャップ層との間に絶縁膜を形成しても、プロービング等の機械的ストレスによって絶縁膜が破壊し、Cu配線にもダメージが発生する可能性がある。さらに、コンタクト部分に電流集中が生じる問題がある。
【0010】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、パッド部とキャップ層との間に絶縁膜を挿入した構造において、プロービング等の機械的ストレスに起因する配線のパッド部分のダメージ発生を抑制することができ、且つコンタクト部分における電流集中を緩和することのできる半導体装置を提供することにある。
【0011】
【課題を解決するための手段】
(構成)
上記課題を解決するために本発明は、次のような構成を採用している。
【0014】
即ち本発明は、基板上に所定パターンに設けられ、隣接する層間が配線用コンタクトホールを介してそれぞれ接続されたn層(nは2以上の整数)の配線と、最上層(第n層)配線にパッド用コンタクトホールによって接続されたキャップ層とを備えた半導体装置であって、前記パッド用コンタクトホールに対し前記最上層配線とキャップ層とが逆方向に延在して設けられ、且つ前記配線の少なくとも上層側で、前記配線用コンタクトホールに対し第i層(i≦n)と第(i−1)層とが逆方向に延在して設けられていることを特徴とする。
【0015】
(作用)
本発明によれば、コンタクトホールに対して配線とキャップ層とを異なる方向に延在して設けているので、コンタクト部分でのキャップ層→パッド部→配線への電流経路が分散され、コンタクトホールの側壁部分における電流集中を緩和することができる。また、コンタクトホール近傍を除くキャップ層の下部には配線層が存在しないので、多数回のプロービングやワイヤーボンディング等の機械的破壊プロセスに対し、コンタクト面の耐性を向上させることが可能となり、エレクトロマイグレーション等に対する信頼性も向上させることが可能となる。
【0016】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【0017】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる半導体装置のパッド電極構造を示す断面図である。
【0018】
図中の10は、図示しないMOSトランジスタ等の各種素子や配線構造を形成した半導体基板であり、この基板10の表面部にCu配線11が埋め込み形成されている。また、キャップ層とのコンタクト部分には、Cu配線11からCuパッド部11aが引き出されている。なお、Cu配線11は、例えば基板表面の絶縁膜に溝を設け、この溝内に必要に応じてバリアメタルを介してCuを埋め込み形成し、更に研磨により表面を平坦化する、いわゆるダマシンプロセスにより形成されたものである。
【0019】
基板10及び配線11の上にはSiO等の層間絶縁膜12が形成され、この絶縁膜12の一部にコンタクトホール13が形成されている。ここで、コンタクトホール13は、Cu配線11のCuパッド部11aの右側端部付近に相当する位置に設けられている。また、コンタクトホール13は必ずしも1個に限るものではなく、Cuパッド部11aの右側端部に沿って複数個設けてもよい。
【0020】
コンタクトホール13内及び絶縁膜12上には、TaN/Taのバリアメタル(図示せず)を介して、Cuを僅かに含むAl−Cu(0.5at%)を被着したAlボンディングパッド(キャップ層)14が形成されており、このキャップ層14はコンタクトホール13を介してCuパッド部11aと電気的に接続されている。ここで、キャップ層14はその左側端部付近にコンタクトホール13が位置するようになっている。つまり、コンタクトホール13に対して、配線11とキャップ層14とが逆方向に延在するように設けられている。
【0021】
なお、キャップ層14は、そのパッドパターン部が接続配線により延長され、延長先で配線11にコンタクトホール13を通じて接続されるものではなく、キャップ層14のパッドパターン部そのものが接続配線を介することなくコンタクトホール13を通じて配線パッド部11aに直接接続されている。この理由は、キャップ層14のパッドパターン部が接続配線により延長された構造であると、キャップ層中の幅狭の接続配線において電流集中が生じてしまうからである。
【0022】
また、Alキャップ層14上には、例えばSiN/SiOからなるパッシベーション絶縁膜15が設けられ、この絶縁膜15にはAlキャップ層14にワイヤボンディングを行うためのパッド開口部16が形成されている。そして、絶縁膜15上には、図示しないポリイミド膜が設けられている。
【0023】
なお、各部の膜厚は適宜変更可能であるが、例えばCu配線11の厚さは1μm、層間絶縁膜12の厚さは0.5μm、Alキャップ層14の厚さは1μmに設定されている。また、図1では1つのパッド電極構造について示したが、半導体装置には電源用,グランド用,信号線用等の複数のパッド電極が形成されているのは当然のことである。そして、全てのパッド電極において上記した本実施形態の構成を採用してもよいし、一部の電極、例えば電源やグランド等の大電流が流れるパッド電極のみに本実施形態の構成を採用してもよい。
【0024】
このような構造であれば、パッド開口部16においてワイヤボンディングされた電極(Alキャップ層14)から供給される電流は、図2中の矢印で示すように、キャップ層14とCuパッド部11aとのコンタクトを介して、Cu配線11へと流れる。つまり、Alキャップ層14から供給される電流は、コンタクトの上下で逆方向へ流れることはなく、基板10の主面に対して常に一方向に流れることになる。
【0025】
本構造を用いて、電流密度分布を有限要素法を用いて解析した結果を図3及び図4に示す。図3は、解析に用いたコンタクト部分の配置モデルを示す斜視図である。Cuパッド部11aの端部にAlキャップ層14の端部が重ねられ、パッド部11aとキャップ層14とは複数個のコンタクトホール13で接続されている。図4は、図3における1つのコンタクト部分に関する電流密度の関係を模式的に示す断面図である。
【0026】
図4に示すように、前記図9と比較してコンタクトの側壁部分における電流集中が少なくなり、最大電流密度は、3.039mA/μmとなった。即ち、前記図9に示した例に比して、最大電流密度を約48%軽減することができた。逆に言えば、1パッド当たりに流すことのできる電流密度を48%上げることができ、よりハイスペックの製品に適応が可能となった。
【0027】
このように本実施形態によれば、コンタクトホール13に対してCu配線11とAlキャップ層14とを逆方向に延在して設けているので、キャップ層14→パッド部11a→配線11への電流の向きが基板の主面に対して常に一方向となり、コンタクトホール13の側壁部分における電流集中を緩和することができる。また、キャップ層14のボンディング部の下部には配線層11が存在しないので、仮にボンディングによるダメージが層間絶縁膜12に発生したとしても、これが配線11に悪影響を及ぼすことはない。従って、信頼性の向上をはかることができる。
【0028】
(第2の実施形態)
図5は、本発明の第2の実施形態に係わる半導体装置のパッド電極構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0029】
上述した第1の実施形態は、特にエレクトロマイグレーションの生じやすいAlキャップ層のコンタクト部分における電流集中を緩和するため、Alキャップ層→Cu最上層配線への電流が一方向に流れる構造としたものであるが、第2の実施形態は、さらにAlキャップ層→Cu最上層配線→Cu下層配線へと流れる電流の方向を制御して、Cu配線層間のコンタクト部分での電流集中をも緩和する。即ち、製品や各パッドによっては、ボンディングワイヤから供給された電流が最上層Cu配線を介して、実質的に分流されることなく、その下層の配線へ供給される場合がある。その場合にも、電流の流れる向きがコンタクトの上下で逆にならないように、Cu最上層配線とCu下層配線を形成する。
【0030】
即ち、図5に示すように、基板10上にCu配線11が埋め込み形成され、その上に層間絶縁膜32及びCu配線31が非分岐のパターンに設けられている。なお、Cu配線31は、例えばCu配線11と同様のダマシンプロセスにより形成でき、またボンディングワイヤから供給される電流が全てのCu配線11に供給されるようなパターンであれば、例えば一旦分岐した部分が再度結合されるようなパターンで設けられていてもよい。Cu配線11,31は層間絶縁膜32に形成したコンタクトホール33を介して接続されている。層間絶縁膜32及びCu配線31上には、第1の実施形態と同様に、SiO等の層間絶縁膜12が形成され、この絶縁膜12の一部にコンタクトホール13が形成されている。
【0031】
絶縁膜12上には、第1の実施形態と同様に、Alボンディングパッド(キャップ層)14が形成されており、このキャップ層14はコンタクトホール13を介してCu配線31と電気的に接続されている。そして、Alキャップ層14上にパッシベーション絶縁膜15が設けられ、この絶縁膜15にはAlキャップ層14にワイヤボンディングを行うためのパッド開口部16が形成されている。
【0032】
ここで、Cu配線31の右側の端部近傍にコンタクトホール13が形成され、Alキャップ層14は左側端部がコンタクトホール13に位置するように設けられている。つまり、コンタクトホール13に対して、Alキャップ層14とCu配線31とは逆方向に延在するように設けられている。また、Cu配線11の右側端部にコンタクトホール33が形成され、Cu配線31は左側端部がコンタクトホール33に位置するように設けられている。つまり、コンタクトホール33に対して、Cu配線11とCu配線31とは逆方向に延在するように設けられている。
【0033】
このような構成であれば、キャップ層14から下層配線11に流れる電流の向きは、図6に示すように、キャップ層14→Cu最上層配線31の場合で図中の左方向、Cu最上層配線31→Cu下層配線11の場合も図中の左方向となる。つまり、基板10の主面方向に対して電流の流れる方向が常に一方向となる。従って、コンタクトホール13,33の側壁部への電流集中を緩和することができる。
【0034】
なお、Cu最上層配線31がその上下のコンタクトホール13,33間で屈曲するようなパターンを有する場合は、Cu最上層配線31→Cu下層配線11へと流れる電流の向きがCu最上層配線31のパターンに応じた方向に設定されることは言うまでもない。
【0035】
さらに、Cu配線11についても、Cu配線31と同様に、Cu配線31から供給された電流がCu配線11を介して実質的に分流されることなく、図示しないその下層の配線へそのまま供給される場合、Cu配線11からその下層の配線に流れる電流の向きが図の左方向となるように設定すればよい。但し、Cu配線11が途中で分岐したパターンに設けられ、Cu配線31から供給された電流がCu配線11内で分流され、その下層の複数の配線に分配される場合には、Cu配線11からその下層の複数の配線に流れる電流の向きは特に制限されない。
【0036】
また、図5に示すように、キャップ層14の下部には配線層11,31が存在しないので、仮にボンディングによるダメージが層間絶縁膜12に発生したとしても、これが配線11,31に悪影響を及ぼすことはない。従って、第1の実施形態と同様の効果が得られる。さらに、下層側の配線で電流分配されるまで本構造を採用することにより、キャップ層は勿論のこと、多層配線においても電流集中を緩和することができ、多層配線構造のより一層の信頼性向上をはかることができる。
【0037】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では配線としてCuを用いたが、Cu単体は勿論のこと、Cuを主成分とする材料であればよい。更には、Cuの代わりにAgを主成分とする材料を用いることも可能である。また、キャップ層としては、Al単体は勿論のこと、Alを主成分とする材料であればよい。更には、キャップ層の材料は必ずしもAlに限るものではなく、配線材料よりも酸化やコロージョン耐性が高いものであれば用いることが可能である。また、基板に設ける配線は、実施形態ではダマシンプロセスにより絶縁膜内に埋め込まれたものとしたが、通常の配線のように基板の主面上にパターン加工によって形成されたものであってもよい。
【0038】
また、キャップ層は、図1に示すように、一端部がコンタクトホールに位置し、且つコンタクトホールに対し配線のパターンとは逆方向に延在して形成されているのが最も望ましいものであるが、コンタクトホールに対し配線のパターンとは異なる方向に延在して形成されたものであればよい。例えば、コンタクトホールに対し配線のパターンとは90度方向に延在して形成されたものであっても、配線に対するボンディングによるダメージを回避でき、且つ従来構造よりも電流集中の緩和が期待される。
【0039】
また、第2の実施形態においてはキャップ層以外の配線を2層にしたが、3層以上の多層配線構造に適用することもできる。この場合、必ずしも多層配線の全てに関してコンタクトホールに対し上下の配線を逆方向に延在させる必要はなく、少なくとも上層側の配線において、コンタクトホールに対し上下の配線が逆方向に延在していればよい。例えば、3層配線構造において第2層目の配線が分岐している場合、第3層目と第2層目は電流集中の緩和のためにコンタクトホールに対し逆方向に延在して設けられるが、第2層目と第1層目に関しては流す電流が少なくなっていることから、各々の配線のパターンを自由に設計することができる。
【0040】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【0041】
【発明の効果】
以上詳述したように本発明によれば、配線パッド部とキャップ層とを接続するためのコンタクトホールに対し、配線とキャップ層とを異なる方向に延在して設けることにより、プロービング等による機械的ストレスによって配線パッド部が劣化することを抑えることができ、しかも配線に流れる電流の集中を抑えることができるので、信頼性が高く高性能な半導体装置を実現することができる。
【図面の簡単な説明】
【図1】第1の実施形態に係わる半導体装置のパッド電極構造を示す断面図。
【図2】図1の半導体装置における電流の流れる向きを示す模式図。
【図3】第1の実施形態における半導体装置のコンタクト近傍の構成を示す斜視図。
【図4】第1の実施形態における半導体装置のコンタクト部分に関する電流密度の関係を示す模式図。
【図5】第2の実施形態に係わる半導体装置のパッド電極構造を示す断面図。
【図6】図5の半導体装置における電流の流れる向きを示す模式図。
【図7】Cuパッド部とAlキャップ層との間に絶縁膜を挿入した半導体装置のパッド電極構造を示す断面図。
【図8】図7の半導体装置におけるコンタクト近傍の構成を示す斜視図。
【図9】図7の半導体装置のコンタクト部分に関する電流密度の関係を示す模式図。
【符号の説明】
10…基板
11,31…Cu配線
11a…Cuパッド部
12,32…層間絶縁膜
13…コンタクトホール
14…Alキャップ層
15…パッシベーション膜
16…パッド開口部

Claims (5)

  1. 基板上に所定パターンに設けられ、隣接する層間が配線用コンタクトホールを介してそれぞれ接続されたn層(nは2以上の整数)の配線と、最上層(第n層)配線にパッド用コンタクトホールによって接続されたキャップ層とを備えた半導体装置であって、
    前記パッド用コンタクトホールに対し前記最上層配線とキャップ層とが逆方向に延在して設けられ、且つ前記配線の少なくとも上層側で、前記配線用コンタクトホールに対し第i層(i≦n)と第(i−1)層とが逆方向に延在して設けられていることを特徴とする半導体装置。
  2. 前記キャップ層は、該層のパッド開口部が、接続配線を介することなく前記配線パッド部に直接接続されていることを特徴とする請求項1記載の半導体装置。
  3. 前記配線の材料と前記キャップ層の材料は異なることを特徴とする請求項1記載の半導体装置。
  4. 前記配線材料は、Cu若しくはAg,又はこれらの何れかを主成分とする金属であることを特徴とする請求項記載の半導体装置。
  5. 前記キャップ層の材料は、Al又はAlを主成分とする金属であることを特徴とする請求項記載の半導体装置。
JP2002176880A 2002-06-18 2002-06-18 半導体装置 Expired - Fee Related JP3612310B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002176880A JP3612310B2 (ja) 2002-06-18 2002-06-18 半導体装置
US10/457,350 US7019398B2 (en) 2002-06-18 2003-06-10 Semiconductor device
TW092116392A TWI232482B (en) 2002-06-18 2003-06-17 Semiconductor device
CNA031410499A CN1469464A (zh) 2002-06-18 2003-06-17 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002176880A JP3612310B2 (ja) 2002-06-18 2002-06-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2004022869A JP2004022869A (ja) 2004-01-22
JP3612310B2 true JP3612310B2 (ja) 2005-01-19

Family

ID=29728127

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002176880A Expired - Fee Related JP3612310B2 (ja) 2002-06-18 2002-06-18 半導体装置

Country Status (4)

Country Link
US (1) US7019398B2 (ja)
JP (1) JP3612310B2 (ja)
CN (1) CN1469464A (ja)
TW (1) TWI232482B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7319277B2 (en) * 2003-05-08 2008-01-15 Megica Corporation Chip structure with redistribution traces
CN100382263C (zh) * 2004-03-05 2008-04-16 沈育浓 具有多层布线结构的半导体晶片装置及其封装方法
JP4746847B2 (ja) * 2004-04-27 2011-08-10 三洋電機株式会社 半導体装置の製造方法
US7425767B2 (en) * 2004-07-14 2008-09-16 Megica Corporation Chip structure with redistribution traces
JP4533804B2 (ja) * 2005-06-02 2010-09-01 セイコーエプソン株式会社 半導体装置及びその製造方法
US8319343B2 (en) 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
JP2007311432A (ja) * 2006-05-17 2007-11-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2010177248A (ja) * 2009-01-27 2010-08-12 Anritsu Corp 半導体装置及びその製造方法
US8970046B2 (en) 2011-07-18 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor packages and methods of forming the same
KR101933015B1 (ko) * 2012-04-19 2018-12-27 삼성전자주식회사 반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지
JP5772926B2 (ja) * 2013-01-07 2015-09-02 株式会社デンソー 半導体装置
US9230852B2 (en) * 2013-02-25 2016-01-05 Texas Instruments Incorporated Integrated circuit (IC) having electrically conductive corrosion protecting cap over bond pads
JP6621679B2 (ja) * 2016-02-15 2019-12-18 旭化成エレクトロニクス株式会社 オーディオ信号処理装置およびオーディオ信号処理装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2961859B2 (ja) 1990-10-01 1999-10-12 松下電器産業株式会社 多層セラミック基板
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
KR100267105B1 (ko) 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
JPH11317408A (ja) 1998-05-06 1999-11-16 Oki Electric Ind Co Ltd 配線構造
JP2001015516A (ja) 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
US6803302B2 (en) 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
JP2002016065A (ja) 2000-06-29 2002-01-18 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
TWI232482B (en) 2005-05-11
TW200409173A (en) 2004-06-01
CN1469464A (zh) 2004-01-21
JP2004022869A (ja) 2004-01-22
US20030230803A1 (en) 2003-12-18
US7019398B2 (en) 2006-03-28

Similar Documents

Publication Publication Date Title
JP3612310B2 (ja) 半導体装置
KR101127893B1 (ko) 반도체장치
JP5205066B2 (ja) 半導体装置およびその製造方法
US9576921B2 (en) Semiconductor device and manufacturing method for the same
US6313537B1 (en) Semiconductor device having multi-layered pad and a manufacturing method thereof
TWI557812B (zh) 半導體裝置及其製造方法
US20130313708A1 (en) Semiconductor integrated circuit device
JP2001156070A (ja) 機械的ロバスト性のあるパッドインターフェースおよび方法
JP4946436B2 (ja) 半導体装置及びその製造方法
JP6872991B2 (ja) 半導体装置およびその製造方法
JP2012147006A (ja) 能動領域ボンディングの両立性のある高電流構造体
US10734336B2 (en) Semiconductor device and method for manufacturing the same
JP7367669B2 (ja) 半導体装置
JP4492926B2 (ja) 半導体装置
US20070114668A1 (en) Semiconductor device
JP2010093163A (ja) 半導体装置
JP4065876B2 (ja) パッド下の集積半導体構造
JP2007173419A (ja) 半導体装置
JP2013065890A (ja) 半導体装置およびその製造方法
JP7390323B2 (ja) 多層配線構造体及び多層配線構造体を用いた半導体装置
JP2008066450A (ja) 半導体装置
JP2008227227A (ja) 半導体装置及びその製造方法
JP2009130312A (ja) 半導体装置
JP6074984B2 (ja) 半導体装置
JP2004296499A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041019

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041022

R151 Written notification of patent or utility model registration

Ref document number: 3612310

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081029

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081029

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091029

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101029

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111029

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111029

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121029

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131029

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees