JP2961859B2 - 多層セラミック基板 - Google Patents
多層セラミック基板Info
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- JP2961859B2 JP2961859B2 JP2264067A JP26406790A JP2961859B2 JP 2961859 B2 JP2961859 B2 JP 2961859B2 JP 2264067 A JP2264067 A JP 2264067A JP 26406790 A JP26406790 A JP 26406790A JP 2961859 B2 JP2961859 B2 JP 2961859B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータ等の電子機器に用いられる優
れた接続信頼性を有する多層セラミック基板に関する。
れた接続信頼性を有する多層セラミック基板に関する。
従来の技術 第４図は従来の多層セラミック基板の断面図であり、
図において１は多層セラミック基板を構成する最外層基
板、２は最外層基板１の表面に設けられた電極ランド、
３は多層セラミック基板の各層に設けられた配線パター
ンを接続するためのビアホール導体、４は多層セラミッ
ク基板を構成する各内層基板、5aは最外層基板１の表面
に設けられている配線パターンであり、5bは各内層基板
４の表面に設けられている内層配線パターンである。
図において１は多層セラミック基板を構成する最外層基
板、２は最外層基板１の表面に設けられた電極ランド、
３は多層セラミック基板の各層に設けられた配線パター
ンを接続するためのビアホール導体、４は多層セラミッ
ク基板を構成する各内層基板、5aは最外層基板１の表面
に設けられている配線パターンであり、5bは各内層基板
４の表面に設けられている内層配線パターンである。
第５図は同じく従来の多層セラミック基板に電子部品
を実装した状態を示す拡大断面図であり、図において６
は電極ランド２の半田コートを必要としない箇所に塗布
されたオーバコート材、７は多層セラミック基板の表面
に実装されたリード８を有する半導体集積回路等の電子
部品、９は電極ランド２上に施され、リード８をリフロ
ー炉によって接合するための半田層である。
を実装した状態を示す拡大断面図であり、図において６
は電極ランド２の半田コートを必要としない箇所に塗布
されたオーバコート材、７は多層セラミック基板の表面
に実装されたリード８を有する半導体集積回路等の電子
部品、９は電極ランド２上に施され、リード８をリフロ
ー炉によって接合するための半田層である。
次にその構成と工程について説明する。
グリーンシート法によって形成されたセラミックシー
トに機械的に穴をあけた後、このセラミックシートの表
面に酸化銅ペーストを印刷し、ビアホール導体３および
内層配線パターン5bを形成し、これらのセラミックシー
トを積層し、加圧し、還元焼成する。
トに機械的に穴をあけた後、このセラミックシートの表
面に酸化銅ペーストを印刷し、ビアホール導体３および
内層配線パターン5bを形成し、これらのセラミックシー
トを積層し、加圧し、還元焼成する。
このように構成された多層セラミック基板の最外層基
板１のビアホール導体３と接して電極ランド２および配
線パターン5aを最外層基板１の表面に銅ペーストを印刷
し、焼成することによって多層セラミック基板が完成
し、次にこの上に電子部品７が搭載される。
板１のビアホール導体３と接して電極ランド２および配
線パターン5aを最外層基板１の表面に銅ペーストを印刷
し、焼成することによって多層セラミック基板が完成
し、次にこの上に電子部品７が搭載される。
発明が解決しようとする課題 しかしながら上記従来の多層セラミック基板では、表
面の電極ランド２が最外層基板１のビアホール導体３と
接して形成されているため電極ランド２は多層セラミッ
ク基板に直接接合しており、電子部品７が実装された
後、ヒートサイクル試験等において、それぞれの構成材
料の熱膨張係数の違いによるストレスによって多層セラ
ミック基板と電極ランド２との密着強度が著しく劣化す
るという課題があった。
面の電極ランド２が最外層基板１のビアホール導体３と
接して形成されているため電極ランド２は多層セラミッ
ク基板に直接接合しており、電子部品７が実装された
後、ヒートサイクル試験等において、それぞれの構成材
料の熱膨張係数の違いによるストレスによって多層セラ
ミック基板と電極ランド２との密着強度が著しく劣化す
るという課題があった。
本発明は上記課題を解決するものであり、最外層基板
と電極ランドとの密着強度が極めて高く、また信頼性に
優れた多層セラミック基板を提供することを目的とす
る。
と電極ランドとの密着強度が極めて高く、また信頼性に
優れた多層セラミック基板を提供することを目的とす
る。
課題を解決するための手段 本発明は上記目的を達成するために、最外層基板上の
電極ランド上に部品実装用の表面電極ランドを重ねて設
けたものである。
電極ランド上に部品実装用の表面電極ランドを重ねて設
けたものである。
作用 したがって本発明によれば、最外層基板の電極ランド
の上に表面電極ランドを重ねて設けることにより、表面
電極ランドが最外層基板と直接結合していないため、熱
膨張係数の相違によるストレスを緩和できる。
の上に表面電極ランドを重ねて設けることにより、表面
電極ランドが最外層基板と直接結合していないため、熱
膨張係数の相違によるストレスを緩和できる。
実 施 例 第１図は本発明の一実施例の構成を示す断面図であ
り、図において10は多層セラミック基板を構成する上部
最外層基板、11はその上部最外層基板10の上面に酸化銅
ペーストを印刷し、還元焼成した電極ランド、12はさら
にその電極ランド11の上面に銅ペーストを印刷し、焼成
した表面電極ランド、13は多層セラミック基板を構成す
る各内層基板、14aは上部最外層基板10の表面に形成し
た表面配線パターン、14bは各内層基板13の表面に形成
されている内層配線パターン、15は多層セラミック基板
の各層に設けられた配線パターンを電気的に接続するた
めのビアホール導体、16は多層セラミック基板を構成す
る下部最外層基板であり、その上面には上部最外層基板
10と同じく電極ランド11,表面電極ランド12および表面
配線パターン14aが設けられている。
り、図において10は多層セラミック基板を構成する上部
最外層基板、11はその上部最外層基板10の上面に酸化銅
ペーストを印刷し、還元焼成した電極ランド、12はさら
にその電極ランド11の上面に銅ペーストを印刷し、焼成
した表面電極ランド、13は多層セラミック基板を構成す
る各内層基板、14aは上部最外層基板10の表面に形成し
た表面配線パターン、14bは各内層基板13の表面に形成
されている内層配線パターン、15は多層セラミック基板
の各層に設けられた配線パターンを電気的に接続するた
めのビアホール導体、16は多層セラミック基板を構成す
る下部最外層基板であり、その上面には上部最外層基板
10と同じく電極ランド11,表面電極ランド12および表面
配線パターン14aが設けられている。
第２図は多層セラミック基板の上に電子部品などを実
装した状態を示す拡大部分断面図であり、図において17
は半田コートを必要としない部分の表面電極ランド12お
よび表面配線パターン14aなどを保護するために塗布し
たオーバーコート材、18は半導体集積回路等の電子部
品、19はそのリード、20は電子部品18のリード19を表面
電極ランド12に接合するためにリフロー炉によって加熱
溶融して形成された半田層である。
装した状態を示す拡大部分断面図であり、図において17
は半田コートを必要としない部分の表面電極ランド12お
よび表面配線パターン14aなどを保護するために塗布し
たオーバーコート材、18は半導体集積回路等の電子部
品、19はそのリード、20は電子部品18のリード19を表面
電極ランド12に接合するためにリフロー炉によって加熱
溶融して形成された半田層である。
第３図はビアホール導体15と電極ランド11が重複した
箇所の上に表面電極ランド12を設けて電子部品18を実装
した状態を示す拡大断面図である。
箇所の上に表面電極ランド12を設けて電子部品18を実装
した状態を示す拡大断面図である。
次に上記実施例の構成および工程について説明する。
グリーンシート法によって形成されたセラミックシート
にパンチングにより穴をあけた後、このセラミックシー
トの表面に酸化銅ペーストを印刷し、電極ランド11,ビ
アホール導体15および表面配線パターン14aまたは内層
配線パターン14bを形成して乾燥後、各セラミックシー
トを積層，加圧し還元焼成する。
グリーンシート法によって形成されたセラミックシート
にパンチングにより穴をあけた後、このセラミックシー
トの表面に酸化銅ペーストを印刷し、電極ランド11,ビ
アホール導体15および表面配線パターン14aまたは内層
配線パターン14bを形成して乾燥後、各セラミックシー
トを積層，加圧し還元焼成する。
この後、上部最外層基板10の電極ランド11の上面に表
面電極ランド12を重ねて形成する。次に第２図に示すよ
うにこの表面電極ランド12の上にクリーム半田を印刷
し、さらにこの上に半導体集積回路等の電子部品18のリ
ード19をのせ、リフロー炉にて加熱溶融することによっ
て半田層20が形成し接合される。
面電極ランド12を重ねて形成する。次に第２図に示すよ
うにこの表面電極ランド12の上にクリーム半田を印刷
し、さらにこの上に半導体集積回路等の電子部品18のリ
ード19をのせ、リフロー炉にて加熱溶融することによっ
て半田層20が形成し接合される。
このように上記実施例によれば、電極ランド11の上に
表面電極ランド12を重ねて設けることにより、表面電極
ランド12が直接多層セラミック基板に接触することがな
いためヒートサイクル試験における応力によるストレス
の影響は小さくなり、多層セラミック基板と電子部品18
との接続信頼性が向上する。
表面電極ランド12を重ねて設けることにより、表面電極
ランド12が直接多層セラミック基板に接触することがな
いためヒートサイクル試験における応力によるストレス
の影響は小さくなり、多層セラミック基板と電子部品18
との接続信頼性が向上する。
なお、第３図に示すように、ビアホール導体15の上に
電極ランド11を設け、さらにこの上に表面電極ランド12
を設けても同様の効果が得られる。
電極ランド11を設け、さらにこの上に表面電極ランド12
を設けても同様の効果が得られる。
発明の効果 上記実施例より明らかなように本発明は、多層セラミ
ック基板を構成する基板上の電極ランドの上にさらに表
面電極ランドを重ねて形成しているため電子部品のリー
ドを接合する電極ランドが直接多層セラミック基板に接
する場合に比べ、ヒートサイクル試験によるストレスの
影響を少なくできるという効果を有する。
ック基板を構成する基板上の電極ランドの上にさらに表
面電極ランドを重ねて形成しているため電子部品のリー
ドを接合する電極ランドが直接多層セラミック基板に接
する場合に比べ、ヒートサイクル試験によるストレスの
影響を少なくできるという効果を有する。
第１図は本発明の一実施例における多層セラミック基板
の要部断面図、第２図は同多層セラミック基板に電子部
品を実装した状態を示す要部拡大断面図、第３図は他の
実施例における多層セラミック基板に電子部品を実装し
た状態を示す要部拡大断面図、第４図は従来の多層セラ
ミック基板の断面図、第５図は従来の多層セラミック基
板に電子部品を実装した状態を示す要部拡大断面図であ
る。 10……上部最外層基板、11……電極ランド、12……表面
電極ランド、13……内層基板、14a……表面配線パター
ン、14b……内層配線パターン、15……ビアホール導
体、16……下部最外層基板。
の要部断面図、第２図は同多層セラミック基板に電子部
品を実装した状態を示す要部拡大断面図、第３図は他の
実施例における多層セラミック基板に電子部品を実装し
た状態を示す要部拡大断面図、第４図は従来の多層セラ
ミック基板の断面図、第５図は従来の多層セラミック基
板に電子部品を実装した状態を示す要部拡大断面図であ
る。 10……上部最外層基板、11……電極ランド、12……表面
電極ランド、13……内層基板、14a……表面配線パター
ン、14b……内層配線パターン、15……ビアホール導
体、16……下部最外層基板。
Claims (1)
- 【請求項１】１枚または積層された複数枚の内層基板の
両側に、表面に電極ランドを有する最外層基板を積層
し、前記内層基板上の配線パターンと前記最外層基板上
の配線パターンとをビアホール導体により接続した積層
セラミック基板において、前記電極ランドと、前記ビア
ホール導体と、前記内層基板上の配線パターンと、前記
最外層基板上の配線パターンとが酸化銅ペーストの還元
焼成により形成され、かつ前記電極ランド上には銅ペー
ストの焼成により形成された部品実装用の表面電極ラン
ドを重ねて設けた多層セラミック基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264067A JP2961859B2 (ja) | 1990-10-01 | 1990-10-01 | 多層セラミック基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264067A JP2961859B2 (ja) | 1990-10-01 | 1990-10-01 | 多層セラミック基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04139894A JPH04139894A (ja) | 1992-05-13 |
| JP2961859B2 true JP2961859B2 (ja) | 1999-10-12 |
Family
ID=17398063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264067A Expired - Fee Related JP2961859B2 (ja) | 1990-10-01 | 1990-10-01 | 多層セラミック基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961859B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8064218B2 (en) | 2008-03-25 | 2011-11-22 | Kabushiki Kaisha Nihon Micronics | Multilayer wiring board and electrical connecting apparatus using the same |
| CN106658945A (zh) * | 2016-12-19 | 2017-05-10 | 广东威创视讯科技股份有限公司 | 一种基于pcb测试的加工工艺及pcb板 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5456778A (en) * | 1992-08-21 | 1995-10-10 | Sumitomo Metal Ceramics Inc. | Method of fabricating ceramic circuit substrate |
| JP3612310B2 (ja) | 2002-06-18 | 2005-01-19 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-10-01 JP JP2264067A patent/JP2961859B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8064218B2 (en) | 2008-03-25 | 2011-11-22 | Kabushiki Kaisha Nihon Micronics | Multilayer wiring board and electrical connecting apparatus using the same |
| CN106658945A (zh) * | 2016-12-19 | 2017-05-10 | 广东威创视讯科技股份有限公司 | 一种基于pcb测试的加工工艺及pcb板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04139894A (ja) | 1992-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |