JPH11177016A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH11177016A JPH11177016A JP9345297A JP34529797A JPH11177016A JP H11177016 A JPH11177016 A JP H11177016A JP 9345297 A JP9345297 A JP 9345297A JP 34529797 A JP34529797 A JP 34529797A JP H11177016 A JPH11177016 A JP H11177016A
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- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】電子部品の接合強度を高め、その信頼性を向上
させる。 【解決手段】アルミナ基板１上には、ＲｕＯ系材料から
なる抵抗体２が形成されると共に、Ｃｕ導体材料からな
る導体３が所定の配線パターンにて形成されている。抵
抗体２及び導体３上にはオーバーコートガラス層４が印
刷形成されている。導体３には、フリップチップ用バン
プ電極に対向するランド３ｂが形成されている。ランド
３ａ上には、導電性接着剤５により例えばチップコンデ
ンサなどの電子部品（フリップチップ以外の部品）６が
接合され、ランド３ｂ上には、はんだ７によりフリップ
チップ８が接合されている。フリップチップ８とアルミ
ナ基板１との間には、例えばエポキシ樹脂からなる樹脂
層（アンダーレジン）９が充填されている。
させる。 【解決手段】アルミナ基板１上には、ＲｕＯ系材料から
なる抵抗体２が形成されると共に、Ｃｕ導体材料からな
る導体３が所定の配線パターンにて形成されている。抵
抗体２及び導体３上にはオーバーコートガラス層４が印
刷形成されている。導体３には、フリップチップ用バン
プ電極に対向するランド３ｂが形成されている。ランド
３ａ上には、導電性接着剤５により例えばチップコンデ
ンサなどの電子部品（フリップチップ以外の部品）６が
接合され、ランド３ｂ上には、はんだ７によりフリップ
チップ８が接合されている。フリップチップ８とアルミ
ナ基板１との間には、例えばエポキシ樹脂からなる樹脂
層（アンダーレジン）９が充填されている。
Description
【０００１】
【発明の属する技術分野】本発明は、混成集積回路装置
に関するものである。
に関するものである。
【０００２】
【従来の技術】混成集積回路装置の厚膜基板ではその製
造に際し、アルミナ基板等のセラミック材料で形成され
た絶縁基板に例えばＡｇ−Ｐｄ系の導体ペーストをスク
リーン印刷し、酸化雰囲気下において約８００〜９００
℃の温度で焼成することにより導体層を形成する。そし
て、導体層に接続されるように例えば酸化ルテニウム
（ＲｕＯ2 ）系の抵抗ペーストをスクリーン印刷し、酸
化雰囲気下において約８００〜９００℃の温度で焼成す
ることにより抵抗体を形成する。このような構造の厚膜
基板は、安価であるために広く使用されている。
造に際し、アルミナ基板等のセラミック材料で形成され
た絶縁基板に例えばＡｇ−Ｐｄ系の導体ペーストをスク
リーン印刷し、酸化雰囲気下において約８００〜９００
℃の温度で焼成することにより導体層を形成する。そし
て、導体層に接続されるように例えば酸化ルテニウム
（ＲｕＯ2 ）系の抵抗ペーストをスクリーン印刷し、酸
化雰囲気下において約８００〜９００℃の温度で焼成す
ることにより抵抗体を形成する。このような構造の厚膜
基板は、安価であるために広く使用されている。
【０００３】ところで、Ａｇ−Ｐｄ系の導体ペーストに
おいてはインピーダンス（導体抵抗）が２０〜５０ｍΩ
／□と高く、また、マイグレーションによる絶縁劣化を
生じ易い。そこで近頃では、Ａｇ−Ｐｄ系の導体ペース
トに代えて銅系の導体ペーストを使用することが考えら
れている。この銅系の導体ペーストは、銅が酸化しない
程度に中性又は還元雰囲気中下において５００〜７００
℃の低温で焼成すると、低インピーダンス（２〜５ｍΩ
／□）の導体を形成することができるという利点を有し
ている。
おいてはインピーダンス（導体抵抗）が２０〜５０ｍΩ
／□と高く、また、マイグレーションによる絶縁劣化を
生じ易い。そこで近頃では、Ａｇ−Ｐｄ系の導体ペース
トに代えて銅系の導体ペーストを使用することが考えら
れている。この銅系の導体ペーストは、銅が酸化しない
程度に中性又は還元雰囲気中下において５００〜７００
℃の低温で焼成すると、低インピーダンス（２〜５ｍΩ
／□）の導体を形成することができるという利点を有し
ている。
【０００４】また近年では、回路装置の小型化や高密度
化といった要望に応えるべく回路基板が多層化されつつ
ある。厚膜多層基板を製造する際には、内層導体を印刷
・焼成すると共に、絶縁材料並びにビィアホール導体を
所望の絶縁厚みとなるまで繰り返して形成する。そして
その後、表層導体を印刷・焼成する。この種の厚膜多層
基板に用いる表層導体においても、上記した銅系の導体
ペーストの使用が考えられている。
化といった要望に応えるべく回路基板が多層化されつつ
ある。厚膜多層基板を製造する際には、内層導体を印刷
・焼成すると共に、絶縁材料並びにビィアホール導体を
所望の絶縁厚みとなるまで繰り返して形成する。そして
その後、表層導体を印刷・焼成する。この種の厚膜多層
基板に用いる表層導体においても、上記した銅系の導体
ペーストの使用が考えられている。
【０００５】
【発明が解決しようとする課題】しかしながら、銅系の
導体ペーストを使用した従来既存の厚膜基板では、抵抗
体の焼成温度より十分低い焼成温度で導体層を焼成する
ため、導体の焼結が不十分になるおそれがある。このた
め、冷熱耐久での高温時にはんだとの合金層の成長が大
きい。その結果、はんだと導体層（合金層）との間の接
合強度が低くなるといった問題が生ずる。特に、はんだ
の接合面積が大きいチップコンデンサなどの電子部品の
場合、その接合面において応力が高くなり、はんだ接合
面が剥がれてしまうおそれもあった。
導体ペーストを使用した従来既存の厚膜基板では、抵抗
体の焼成温度より十分低い焼成温度で導体層を焼成する
ため、導体の焼結が不十分になるおそれがある。このた
め、冷熱耐久での高温時にはんだとの合金層の成長が大
きい。その結果、はんだと導体層（合金層）との間の接
合強度が低くなるといった問題が生ずる。特に、はんだ
の接合面積が大きいチップコンデンサなどの電子部品の
場合、その接合面において応力が高くなり、はんだ接合
面が剥がれてしまうおそれもあった。
【０００６】本発明は上記問題に着目してなされたもの
であって、その目的とするところは、電子部品の接合強
度を高め、その信頼性を向上させることができる混成集
積回路装置を提供することである。
であって、その目的とするところは、電子部品の接合強
度を高め、その信頼性を向上させることができる混成集
積回路装置を提供することである。
【０００７】
【課題を解決するための手段】上述したように、例えば
銅系導体材料からなる導体を比較的低温（５００〜７０
０℃程度）で焼成する場合、はんだ接合面の強度に問題
が生じ、特にチップコンデンサなどの接合面積の大きな
電子部品ではその問題が顕著になる。そこで、請求項１
に記載の発明では、フリップチップＩＣをはんだで接合
し、それ以外の電子部品を導電性接着剤で接合してい
る。
銅系導体材料からなる導体を比較的低温（５００〜７０
０℃程度）で焼成する場合、はんだ接合面の強度に問題
が生じ、特にチップコンデンサなどの接合面積の大きな
電子部品ではその問題が顕著になる。そこで、請求項１
に記載の発明では、フリップチップＩＣをはんだで接合
し、それ以外の電子部品を導電性接着剤で接合してい
る。
【０００８】かかる場合、フリップチップＩＣ以外の電
子部品をはんだに代えて導電性接着剤で接合することに
より、はんだと低温焼成導体（例えば銅系導体）との合
金層形成時における応力やそれに伴うはんだ自体の疲労
といった、はんだ接合による応力がなくなる。その結
果、電子部品の接合強度を高め、その信頼性を向上させ
ることができる。因みに、フリップチップＩＣは個々の
バンプ電極のはんだ付け面積が小さいため、はんだ接合
による応力が小さくその信頼性が維持できる。
子部品をはんだに代えて導電性接着剤で接合することに
より、はんだと低温焼成導体（例えば銅系導体）との合
金層形成時における応力やそれに伴うはんだ自体の疲労
といった、はんだ接合による応力がなくなる。その結
果、電子部品の接合強度を高め、その信頼性を向上させ
ることができる。因みに、フリップチップＩＣは個々の
バンプ電極のはんだ付け面積が小さいため、はんだ接合
による応力が小さくその信頼性が維持できる。
【０００９】一方、セラミック絶縁基板と絶縁層とから
なる厚膜多層基板に適用する場合には、請求項２に記載
したように、内層導体にフリップチップＩＣをはんだで
接合し、表層導体にフリップチップＩＣ以外の電子部品
を導電性接着剤で接合する。つまり、前記絶縁層に低温
焼成の導体を形成し、その導体上に電子部品をはんだで
接合する場合、冷熱時の応力により絶縁層にクラックが
発生し易くなる。これに対し上記構成によれば、低温焼
成される導体上に導電性接着剤により電子部品を接合す
ることで、絶縁層にクラックが発生するといった不具合
が回避できる。また上記請求項１と同様に、信頼性を向
上させることができる。
なる厚膜多層基板に適用する場合には、請求項２に記載
したように、内層導体にフリップチップＩＣをはんだで
接合し、表層導体にフリップチップＩＣ以外の電子部品
を導電性接着剤で接合する。つまり、前記絶縁層に低温
焼成の導体を形成し、その導体上に電子部品をはんだで
接合する場合、冷熱時の応力により絶縁層にクラックが
発生し易くなる。これに対し上記構成によれば、低温焼
成される導体上に導電性接着剤により電子部品を接合す
ることで、絶縁層にクラックが発生するといった不具合
が回避できる。また上記請求項１と同様に、信頼性を向
上させることができる。
【００１０】請求項３に記載の発明では、フリップチッ
プＩＣはそのバンプ電極にはんだを予め具備したものと
している。この場合、回路基板の製造時における作業性
が向上する。
プＩＣはそのバンプ電極にはんだを予め具備したものと
している。この場合、回路基板の製造時における作業性
が向上する。
【００１１】また更なる信頼性向上を要する場合には、
請求項４に記載したように、フリップチップＩＣと基板
との間に樹脂材を充填する。これにより、はんだ接合部
の応力低減が可能となる。
請求項４に記載したように、フリップチップＩＣと基板
との間に樹脂材を充填する。これにより、はんだ接合部
の応力低減が可能となる。
【００１２】
【発明の実施の形態】（第１の実施の形態）以下、この
発明の混成集積回路装置を具体化した第１の実施の形態
を図１に従って説明する。図１には、本実施の形態にお
ける厚膜基板の断面構造を示す。同図において、セラミ
ック絶縁基板としてのアルミナ基板１上には、ＲｕＯ系
材料からなる抵抗体２が形成されると共に、Ｃｕ導体材
料からなる導体３が所定の配線パターンにて形成されて
いる。抵抗体２及び導体３上にはオーバーコートガラス
層４が印刷形成されており、このガラス層４により部品
搭載用の多数のランド３ａが形成されると共に抵抗体２
が保護されている。また、導体３には、フリップチップ
用バンプ電極に対向するランド３ｂが形成されている。
発明の混成集積回路装置を具体化した第１の実施の形態
を図１に従って説明する。図１には、本実施の形態にお
ける厚膜基板の断面構造を示す。同図において、セラミ
ック絶縁基板としてのアルミナ基板１上には、ＲｕＯ系
材料からなる抵抗体２が形成されると共に、Ｃｕ導体材
料からなる導体３が所定の配線パターンにて形成されて
いる。抵抗体２及び導体３上にはオーバーコートガラス
層４が印刷形成されており、このガラス層４により部品
搭載用の多数のランド３ａが形成されると共に抵抗体２
が保護されている。また、導体３には、フリップチップ
用バンプ電極に対向するランド３ｂが形成されている。
【００１３】図の左方のランド３ａ上には、導電性を有
する導電性接着剤５により例えばチップコンデンサなど
の電子部品（フリップチップ以外の部品）６が接合され
ている。導電性接着剤５としては、例えば銀−フィラ入
り接着剤や金−シリコン（Ｓｉ）共晶接着剤などが知ら
れている。
する導電性接着剤５により例えばチップコンデンサなど
の電子部品（フリップチップ以外の部品）６が接合され
ている。導電性接着剤５としては、例えば銀−フィラ入
り接着剤や金−シリコン（Ｓｉ）共晶接着剤などが知ら
れている。
【００１４】また、図の右方のランド３ｂ上にははんだ
７によりフリップチップ８（フリップチップＩＣ）が接
合されている。フリップチップ８とアルミナ基板１との
間には、例えばエポキシ樹脂からなる樹脂層（アンダー
レジン）９が充填されている。また、導体３上において
図の右端には絶縁層１０ａ並びにＣｕ導体層１０ｂが形
成されている。
７によりフリップチップ８（フリップチップＩＣ）が接
合されている。フリップチップ８とアルミナ基板１との
間には、例えばエポキシ樹脂からなる樹脂層（アンダー
レジン）９が充填されている。また、導体３上において
図の右端には絶縁層１０ａ並びにＣｕ導体層１０ｂが形
成されている。
【００１５】次に、上記構成の厚膜基板の製造方法を説
明する。 （１）先ずは、アルミナ基板１上に抵抗体２を形成す
る。具体的には、アルミナ基板１上にＲｕＯ系の抵抗体
材料を印刷し、これを約１２０℃×１０分で乾燥した
後、大気雰囲気下において約８５０℃×１０分で焼成す
る。
明する。 （１）先ずは、アルミナ基板１上に抵抗体２を形成す
る。具体的には、アルミナ基板１上にＲｕＯ系の抵抗体
材料を印刷し、これを約１２０℃×１０分で乾燥した
後、大気雰囲気下において約８５０℃×１０分で焼成す
る。
【００１６】（２）導体３を形成する。具体的には、抵
抗体２の一部に掛かるようにＣｕ導体ペーストを印刷
し、これを約１２０℃×１０分で乾燥した後、不活性ガ
ス（Ｎ2 ）雰囲気下において約６００℃×１０分で焼成
する。
抗体２の一部に掛かるようにＣｕ導体ペーストを印刷
し、これを約１２０℃×１０分で乾燥した後、不活性ガ
ス（Ｎ2 ）雰囲気下において約６００℃×１０分で焼成
する。
【００１７】（３）オーバーコートガラス層４を形成す
る。具体的には、抵抗体２及び導体３上にオーバーコー
トガラス材を印刷し、これを約１２０℃×１０分で乾燥
した後、不活性ガス（Ｎ2 ）雰囲気下において約５７０
℃×１０分で焼成する。これにより、フリップチップ８
やそれ以外の電子部品６を搭載するためのランド３ａ，
３ｂが形成される。
る。具体的には、抵抗体２及び導体３上にオーバーコー
トガラス材を印刷し、これを約１２０℃×１０分で乾燥
した後、不活性ガス（Ｎ2 ）雰囲気下において約５７０
℃×１０分で焼成する。これにより、フリップチップ８
やそれ以外の電子部品６を搭載するためのランド３ａ，
３ｂが形成される。
【００１８】（４）導体３のランド３ａ上に導電性接着
剤ペーストを印刷すると共に、その接着剤ペースト上に
フリップチップ以外の電子部品６を搭載する。そして、
不活性ガス（Ｎ2 ）雰囲気下において約１５０℃×１０
分で導電性接着剤ペーストを硬化させ、電子部品６を接
合する。
剤ペーストを印刷すると共に、その接着剤ペースト上に
フリップチップ以外の電子部品６を搭載する。そして、
不活性ガス（Ｎ2 ）雰囲気下において約１５０℃×１０
分で導電性接着剤ペーストを硬化させ、電子部品６を接
合する。
【００１９】（５）バンプ電極にはんだ７を付けたフリ
ップチップ８を用意し、そのはんだ７又は厚膜基板上の
ランド３ｂにフラックスを塗布する。そして、フリップ
チップ８を基板に搭載し、不活性ガス（Ｎ2 ）雰囲気下
において約２３５℃ではんだリフローを行う。フラック
スについては、無洗浄フラックスを使用することによ
り、洗浄工程をなくすことが可能となる。
ップチップ８を用意し、そのはんだ７又は厚膜基板上の
ランド３ｂにフラックスを塗布する。そして、フリップ
チップ８を基板に搭載し、不活性ガス（Ｎ2 ）雰囲気下
において約２３５℃ではんだリフローを行う。フラック
スについては、無洗浄フラックスを使用することによ
り、洗浄工程をなくすことが可能となる。
【００２０】（６）フリップチップ８とアルミナ基板１
との間に樹脂層９を形成する。具体的には、所定量の液
状エポキシ樹脂をディスペンサにてフリップチップ８の
１辺に塗布し、約１００℃×１０分で加熱する。する
と、毛管作用によりフリップチップ８の下方に液状エポ
キシ樹脂が充填される。その後、約１５０℃×１２０分
で硬化処理を行う。
との間に樹脂層９を形成する。具体的には、所定量の液
状エポキシ樹脂をディスペンサにてフリップチップ８の
１辺に塗布し、約１００℃×１０分で加熱する。する
と、毛管作用によりフリップチップ８の下方に液状エポ
キシ樹脂が充填される。その後、約１５０℃×１２０分
で硬化処理を行う。
【００２１】上記（１）〜（６）の工程により、前記図
１の厚膜基板が製造できる。因みに、無洗浄フラックス
を使用したはんだ付け工程では、はんだが溶融し始める
温度で、単一若しくは複合材料からなるフラックスを分
解若しくは蒸発させないではんだ部に液体状で存在さ
せ、はんだ付け工程終了時に当該フラックスを残存させ
ずに蒸発させることとしている。なおその詳細は、本出
願人が先に出願した特開平９−９４６９１号公報に開示
されている。
１の厚膜基板が製造できる。因みに、無洗浄フラックス
を使用したはんだ付け工程では、はんだが溶融し始める
温度で、単一若しくは複合材料からなるフラックスを分
解若しくは蒸発させないではんだ部に液体状で存在さ
せ、はんだ付け工程終了時に当該フラックスを残存させ
ずに蒸発させることとしている。なおその詳細は、本出
願人が先に出願した特開平９−９４６９１号公報に開示
されている。
【００２２】以上詳述した本実施の形態によれば、以下
に示す効果が得られる。本実施の形態では、フリップチ
ップ８をはんだ７で接合し、それ以外の電子部品６を導
電性接着剤５で接合した。かかる場合、フリップチップ
以外の電子部品６をはんだに代えて導電性接着剤５で接
合することにより、はんだとＣｕ導体（低温焼成導体）
との合金層形成時における応力やそれに伴うはんだ自体
の疲労といった、はんだ接合による応力がなくなる。そ
の結果、各種電子部品の接合強度が高められ、厚膜基板
の信頼性を向上させることができる。因みに、フリップ
チップ８は個々のバンプ電極のはんだ付け面積が小さい
ため、はんだ接合による応力が小さくその信頼性が維持
できる。
に示す効果が得られる。本実施の形態では、フリップチ
ップ８をはんだ７で接合し、それ以外の電子部品６を導
電性接着剤５で接合した。かかる場合、フリップチップ
以外の電子部品６をはんだに代えて導電性接着剤５で接
合することにより、はんだとＣｕ導体（低温焼成導体）
との合金層形成時における応力やそれに伴うはんだ自体
の疲労といった、はんだ接合による応力がなくなる。そ
の結果、各種電子部品の接合強度が高められ、厚膜基板
の信頼性を向上させることができる。因みに、フリップ
チップ８は個々のバンプ電極のはんだ付け面積が小さい
ため、はんだ接合による応力が小さくその信頼性が維持
できる。
【００２３】はんだ代替材料として導電性接着剤５を使
い、その導電性接着剤５により電子部品６を実装するこ
とでＰｂ量が減り、環境保護にも寄与できる。フリップ
チップ８は、そのバンプ電極にはんだ７を予め具備した
ものとしたため、回路基板の製造時における作業性が向
上する。
い、その導電性接着剤５により電子部品６を実装するこ
とでＰｂ量が減り、環境保護にも寄与できる。フリップ
チップ８は、そのバンプ電極にはんだ７を予め具備した
ものとしたため、回路基板の製造時における作業性が向
上する。
【００２４】また、フリップチップ８とアルミナ基板１
との間に樹脂層９を充填した。これにより、はんだ接合
部の応力が大幅に低減され、更なる信頼性向上が実現で
きる。
との間に樹脂層９を充填した。これにより、はんだ接合
部の応力が大幅に低減され、更なる信頼性向上が実現で
きる。
【００２５】フリップチップ８の実装には導電性接着剤
５を使用しないため、微細なバンプ電極に合わせて導電
性接着剤５を印刷することもなく、作業の煩雑化を招く
こともない。この場合、組み付け不良が多発するフリッ
プチップにおいて、はんだのリペアも容易に実施でき
る。
５を使用しないため、微細なバンプ電極に合わせて導電
性接着剤５を印刷することもなく、作業の煩雑化を招く
こともない。この場合、組み付け不良が多発するフリッ
プチップにおいて、はんだのリペアも容易に実施でき
る。
【００２６】フリップチップ８のはんだ付け工程時にお
いて、無洗浄フラックスを使用した。この場合、はんだ
付け後の洗浄工程が省略でき、製造コストの低減が実現
できる。無洗浄はんだペーストを使用し、印刷手法にて
フリップチップを組み付ける場合、印刷性向上のために
用いるチクソ材等がはんだ付けしたランド間に残り、ラ
ンド間の絶縁性が低下するおそれもあるが、上記実施の
形態によれば、こうした不具合も解消される。
いて、無洗浄フラックスを使用した。この場合、はんだ
付け後の洗浄工程が省略でき、製造コストの低減が実現
できる。無洗浄はんだペーストを使用し、印刷手法にて
フリップチップを組み付ける場合、印刷性向上のために
用いるチクソ材等がはんだ付けしたランド間に残り、ラ
ンド間の絶縁性が低下するおそれもあるが、上記実施の
形態によれば、こうした不具合も解消される。
【００２７】次に、本発明における第２〜第４の実施の
形態を図２〜図４を用いて説明する。但し、以下の各実
施の形態の構成において、上述した第１の実施の形態と
同等であるものについては図面に同一の記号を付すと共
にその説明を簡略化する。そして、以下には第１の実施
の形態との相違点を中心に説明する。
形態を図２〜図４を用いて説明する。但し、以下の各実
施の形態の構成において、上述した第１の実施の形態と
同等であるものについては図面に同一の記号を付すと共
にその説明を簡略化する。そして、以下には第１の実施
の形態との相違点を中心に説明する。
【００２８】（第２の実施の形態）本第２の実施の形態
では、本発明の混成集積回路装置を厚膜多層基板に具体
化しており、その断面構造を図２に示す。図２におい
て、アルミナ基板１上には、Ａｇ系導体材料からなる内
層導体１１が所定の配線パターンにて形成され、その上
には例えば結晶化ガラスからなる絶縁層１２，１３が形
成されている。絶縁層１２，１３のビィアホール１２
ａ，１３ａには、Ａｇ系導体材料からなるビィアホール
導体１４，１５が充填されている。
では、本発明の混成集積回路装置を厚膜多層基板に具体
化しており、その断面構造を図２に示す。図２におい
て、アルミナ基板１上には、Ａｇ系導体材料からなる内
層導体１１が所定の配線パターンにて形成され、その上
には例えば結晶化ガラスからなる絶縁層１２，１３が形
成されている。絶縁層１２，１３のビィアホール１２
ａ，１３ａには、Ａｇ系導体材料からなるビィアホール
導体１４，１５が充填されている。
【００２９】絶縁層１３上には、ＲｕＯ系材料からなる
抵抗体１６が形成されると共に、Ｃｕ導体材料からなる
表層導体１７が所定の配線パターンにて形成されてい
る。抵抗体１６及び表層導体１７上にはオーバーコート
ガラス層１８が印刷形成されており、このオーバーコー
トガラス層１８により部品搭載用の多数のランド１７
ａ，１７ｂが形成されると共に抵抗体１６が保護されて
いる。前記内層導体１１と表層導体１７とはビィアホー
ル導体１４，１５を介して電気的に接続されている。
抵抗体１６が形成されると共に、Ｃｕ導体材料からなる
表層導体１７が所定の配線パターンにて形成されてい
る。抵抗体１６及び表層導体１７上にはオーバーコート
ガラス層１８が印刷形成されており、このオーバーコー
トガラス層１８により部品搭載用の多数のランド１７
ａ，１７ｂが形成されると共に抵抗体１６が保護されて
いる。前記内層導体１１と表層導体１７とはビィアホー
ル導体１４，１５を介して電気的に接続されている。
【００３０】表層導体１７のランド１７ａ上には、導電
性接着剤５により電子部品（フリップチップ以外の部
品）６が接合されている。また、同じく表層導体１７の
ランド１７ｂ上にははんだ７によりフリップチップ８が
接合されている。フリップチップ８とアルミナ基板１と
の間には樹脂層９が充填されている。
性接着剤５により電子部品（フリップチップ以外の部
品）６が接合されている。また、同じく表層導体１７の
ランド１７ｂ上にははんだ７によりフリップチップ８が
接合されている。フリップチップ８とアルミナ基板１と
の間には樹脂層９が充填されている。
【００３１】次に、上記構成の厚膜多層基板の製造方法
を説明する。 （１）先ずは、アルミナ基板１上に内層導体１１を形成
する。具体的には、アルミナ基板１上にＡｇ系導体ペー
ストを印刷し、これを約１２０℃×１０分で乾燥した
後、大気雰囲気下において約８５０℃×１０分で焼成す
る。
を説明する。 （１）先ずは、アルミナ基板１上に内層導体１１を形成
する。具体的には、アルミナ基板１上にＡｇ系導体ペー
ストを印刷し、これを約１２０℃×１０分で乾燥した
後、大気雰囲気下において約８５０℃×１０分で焼成す
る。
【００３２】（２）内層導体１１上に絶縁層１２を印刷
し、約１２０℃×１０分で乾燥した後、大気雰囲気下に
おいて約８５０℃×１０分で焼成する。このとき絶縁層
１２にはビィアホール１２ａが同時に形成される。
し、約１２０℃×１０分で乾燥した後、大気雰囲気下に
おいて約８５０℃×１０分で焼成する。このとき絶縁層
１２にはビィアホール１２ａが同時に形成される。
【００３３】（３）ビィアホール導体１４を形成する。
具体的には、ビィアホール１２ａ内を充填するようにＡ
ｇ系導体ペーストを印刷し、約１２０℃×１０分で乾燥
した後、大気雰囲気下において約８５０℃×１０分で焼
成する。上記（２），（３）の工程は、絶縁層が所望の
厚みになるまで繰り返し実施される（本実施の形態で
は、絶縁層１２，１３、ビィアホール導体１４，１５を
２層に形成する）。
具体的には、ビィアホール１２ａ内を充填するようにＡ
ｇ系導体ペーストを印刷し、約１２０℃×１０分で乾燥
した後、大気雰囲気下において約８５０℃×１０分で焼
成する。上記（２），（３）の工程は、絶縁層が所望の
厚みになるまで繰り返し実施される（本実施の形態で
は、絶縁層１２，１３、ビィアホール導体１４，１５を
２層に形成する）。
【００３４】（４）絶縁層１３上にＲｕＯ系の抵抗体１
６を印刷し、約１２０℃×１０分で乾燥した後、大気雰
囲気下において約８５０℃×１０分で焼成する。 （５）表層導体１７を形成する。具体的には、抵抗体１
６の両端に掛かるようにＣｕ導体ペーストを印刷し、こ
れを約１２０℃×１０分で乾燥した後、不活性ガス（Ｎ
2 ）雰囲気下において約６００℃×１０分で焼成する。
６を印刷し、約１２０℃×１０分で乾燥した後、大気雰
囲気下において約８５０℃×１０分で焼成する。 （５）表層導体１７を形成する。具体的には、抵抗体１
６の両端に掛かるようにＣｕ導体ペーストを印刷し、こ
れを約１２０℃×１０分で乾燥した後、不活性ガス（Ｎ
2 ）雰囲気下において約６００℃×１０分で焼成する。
【００３５】（６）オーバーコートガラス層１８を形成
する。具体的には、抵抗体１６及び表層導体１７上にオ
ーバーコートガラス材を印刷し、これを約１２０℃×１
０分で乾燥した後、不活性ガス（Ｎ2 ）雰囲気下におい
て約５７０℃×１０分で焼成する。
する。具体的には、抵抗体１６及び表層導体１７上にオ
ーバーコートガラス材を印刷し、これを約１２０℃×１
０分で乾燥した後、不活性ガス（Ｎ2 ）雰囲気下におい
て約５７０℃×１０分で焼成する。
【００３６】（７）表層導体１７のランド１７ａ上に導
電性接着剤ペーストを印刷すると共に、フリップチップ
以外の電子部品６を搭載する。そして、不活性ガス（Ｎ
2 ）雰囲気下において約１５０℃×１０分で導電性接着
剤ペーストを硬化させ、電子部品６を接合する。
電性接着剤ペーストを印刷すると共に、フリップチップ
以外の電子部品６を搭載する。そして、不活性ガス（Ｎ
2 ）雰囲気下において約１５０℃×１０分で導電性接着
剤ペーストを硬化させ、電子部品６を接合する。
【００３７】（８）バンプ電極にはんだ７を付けたフリ
ップチップ８を用意し、そのはんだ７又は表層導体１７
のランド１７ｂにフラックス（無洗浄フラックス）を塗
布する。そして、フリップチップ８を基板に搭載し、不
活性ガス（Ｎ2 ）雰囲気下において約２３５℃ではんだ
リフローを行う。その後、フリップチップ８とアルミナ
基板１との間に樹脂層９を形成する。
ップチップ８を用意し、そのはんだ７又は表層導体１７
のランド１７ｂにフラックス（無洗浄フラックス）を塗
布する。そして、フリップチップ８を基板に搭載し、不
活性ガス（Ｎ2 ）雰囲気下において約２３５℃ではんだ
リフローを行う。その後、フリップチップ８とアルミナ
基板１との間に樹脂層９を形成する。
【００３８】上記（１）〜（８）の工程により、前記図
２の厚膜多層基板が製造できる。以上、厚膜多層基板に
具体化した本実施の形態によれば、上記第１の実施の形
態と同様に、各種電子部品の接合強度が高められ、その
信頼性を向上させることができる。また特に、絶縁層１
３に低温焼成の表層導体１７を形成し、その導体１７上
に電子部品をはんだで接合する場合（従来装置の場
合）、冷熱時の応力により絶縁層１３にクラックが発生
し易くなる。この問題は、大きな接合面を有する大型の
電子部品の場合に顕著になる。これに対し上記構成によ
れば、表層導体１７上に導電性接着剤５により電子部品
６を接合することで、絶縁層１３にクラックが発生する
といった不具合が回避できる。
２の厚膜多層基板が製造できる。以上、厚膜多層基板に
具体化した本実施の形態によれば、上記第１の実施の形
態と同様に、各種電子部品の接合強度が高められ、その
信頼性を向上させることができる。また特に、絶縁層１
３に低温焼成の表層導体１７を形成し、その導体１７上
に電子部品をはんだで接合する場合（従来装置の場
合）、冷熱時の応力により絶縁層１３にクラックが発生
し易くなる。この問題は、大きな接合面を有する大型の
電子部品の場合に顕著になる。これに対し上記構成によ
れば、表層導体１７上に導電性接着剤５により電子部品
６を接合することで、絶縁層１３にクラックが発生する
といった不具合が回避できる。
【００３９】（第３の実施の形態）本第３の実施の形態
では、上記図２の厚膜多層基板の一部を変更して構成し
ており、その断面構造を図３に示す。上記図２との相違
点のみを説明すれば、内層導体１１のランド１１ａ上
に、はんだ７によりフリップチップ８が接合されてい
る。フリップチップ８の周辺は高さ３０μｍ以上の絶縁
層１２，１３で囲われ、この絶縁層１２，１３の壁によ
りはんだフラックスの広がりが抑制されるようになって
いる。
では、上記図２の厚膜多層基板の一部を変更して構成し
ており、その断面構造を図３に示す。上記図２との相違
点のみを説明すれば、内層導体１１のランド１１ａ上
に、はんだ７によりフリップチップ８が接合されてい
る。フリップチップ８の周辺は高さ３０μｍ以上の絶縁
層１２，１３で囲われ、この絶縁層１２，１３の壁によ
りはんだフラックスの広がりが抑制されるようになって
いる。
【００４０】かかる厚膜多層基板の製造過程において
は、アルミナ基板１上に内層導体１１及び絶縁層１２，
１３を形成する際に、フリップチップ８の搭載部にチッ
プ寸法に合わせた場所を空けておく。そして、バンプ電
極にはんだ７を付けたフリップチップ８を基板のランド
１１ａ上に搭載してはんだリフローを行う。
は、アルミナ基板１上に内層導体１１及び絶縁層１２，
１３を形成する際に、フリップチップ８の搭載部にチッ
プ寸法に合わせた場所を空けておく。そして、バンプ電
極にはんだ７を付けたフリップチップ８を基板のランド
１１ａ上に搭載してはんだリフローを行う。
【００４１】本実施の形態によれば、上記第２の実施の
形態と同様の効果が得られる。また、フリップチップ８
を内層導体１１上に搭載し、その周辺を絶縁層１２，１
３で囲うようにした。そのため、樹脂層９のダレやはん
だフラックスのダレが絶縁層１２，１３によりくい止め
られ、表層導体１７におけるボンディング部の汚染が抑
制できる。これにより、はんだ接合部の近傍に表層導体
１７のランド１７ａを設けることができ、小型化や高密
度実装が可能となる。
形態と同様の効果が得られる。また、フリップチップ８
を内層導体１１上に搭載し、その周辺を絶縁層１２，１
３で囲うようにした。そのため、樹脂層９のダレやはん
だフラックスのダレが絶縁層１２，１３によりくい止め
られ、表層導体１７におけるボンディング部の汚染が抑
制できる。これにより、はんだ接合部の近傍に表層導体
１７のランド１７ａを設けることができ、小型化や高密
度実装が可能となる。
【００４２】（第４の実施の形態）図４は、本第４の実
施の形態における高温焼成多層基板の断面構造を示す。
図４において、アルミナ基板２１は、４層のアルミナ層
２１ａ，２１ｂ，２１ｃ，２１ｄが順に積層された多層
基板であって、各アルミナ層２１ａ〜２１ｄの境界部に
は内層導体２２，２３，２４が形成されている。また、
アルミナ基板２１の図の下面（アルミナ層２１ａ側）に
はＷ又はＭｏのいずれか一方を含有したランド２５が形
成され、アルミナ基板２１の図の上面（アルミナ層２１
ｄ側）にはＷ又はＭｏのいずれか一方を含有したランド
２６が形成されている。なおランド２５，２６の表面に
はＣｕメッキ又はＮｉメッキが施されている。内層導体
２２〜２４及びランド２５，２６はそれぞれに、アルミ
ナ層２１ａ〜２１ｄに設けられたスルーホール導体２
７，２８，２９，３０により電気的に接続されている。
施の形態における高温焼成多層基板の断面構造を示す。
図４において、アルミナ基板２１は、４層のアルミナ層
２１ａ，２１ｂ，２１ｃ，２１ｄが順に積層された多層
基板であって、各アルミナ層２１ａ〜２１ｄの境界部に
は内層導体２２，２３，２４が形成されている。また、
アルミナ基板２１の図の下面（アルミナ層２１ａ側）に
はＷ又はＭｏのいずれか一方を含有したランド２５が形
成され、アルミナ基板２１の図の上面（アルミナ層２１
ｄ側）にはＷ又はＭｏのいずれか一方を含有したランド
２６が形成されている。なおランド２５，２６の表面に
はＣｕメッキ又はＮｉメッキが施されている。内層導体
２２〜２４及びランド２５，２６はそれぞれに、アルミ
ナ層２１ａ〜２１ｄに設けられたスルーホール導体２
７，２８，２９，３０により電気的に接続されている。
【００４３】アルミナ層２１ａには、ＲｕＯ系材料から
なる抵抗体３１が形成されると共に、当該抵抗体３１と
導体部２５とを接続するためのＣｕ導体材料からなる表
層導体３２が所定の配線パターンで形成されている。ラ
ンド２６上には、導電性接着剤５により例えばチップコ
ンデンサなどの電子部品（フリップチップ以外の部品）
６が接合されている。また、アルミナ層２１ｃ，２１ｄ
には、その一部が切欠き形成されたチップ空間Ｓが設け
られ、その空間Ｓ内において内層導体２３のランド２３
ａ上にははんだ７によりフリップチップ８が接合されて
いる。フリップチップ８とアルミナ基板２１（アルミナ
層２１ｂ）との間には樹脂層９が充填されている。
なる抵抗体３１が形成されると共に、当該抵抗体３１と
導体部２５とを接続するためのＣｕ導体材料からなる表
層導体３２が所定の配線パターンで形成されている。ラ
ンド２６上には、導電性接着剤５により例えばチップコ
ンデンサなどの電子部品（フリップチップ以外の部品）
６が接合されている。また、アルミナ層２１ｃ，２１ｄ
には、その一部が切欠き形成されたチップ空間Ｓが設け
られ、その空間Ｓ内において内層導体２３のランド２３
ａ上にははんだ７によりフリップチップ８が接合されて
いる。フリップチップ８とアルミナ基板２１（アルミナ
層２１ｂ）との間には樹脂層９が充填されている。
【００４４】次に、上記構成の高温焼成多層基板の製造
方法を説明する。 （１）先ず、内層導体２２〜２４及びスルーホール導体
２７〜３０を所定位置に配置したアルミナ層（グリーン
シート）２１ａ，２１ｂ，２１ｃ，２１ｄを用意し、こ
れらアルミナ層２１ａ〜２１ｄを積層して還元雰囲気下
（例えば、Ｎ2＋Ｈ2 ＋Ｈ2 Ｏ）において約１６００℃
で焼成する。このとき、アルミナ層２１ｃ，２１ｄの一
部にチップ空間Ｓが形成される。
方法を説明する。 （１）先ず、内層導体２２〜２４及びスルーホール導体
２７〜３０を所定位置に配置したアルミナ層（グリーン
シート）２１ａ，２１ｂ，２１ｃ，２１ｄを用意し、こ
れらアルミナ層２１ａ〜２１ｄを積層して還元雰囲気下
（例えば、Ｎ2＋Ｈ2 ＋Ｈ2 Ｏ）において約１６００℃
で焼成する。このとき、アルミナ層２１ｃ，２１ｄの一
部にチップ空間Ｓが形成される。
【００４５】（２）アルミナ基板２１の表面に、ランド
２５，２６、抵抗体３１及び表層導体３２を形成する
（但し、その形成方法はここでは省略する）。 （３）ランド２６上に導電性接着剤ペーストを印刷する
と共に、フリップチップ以外の電子部品６を搭載する。
そして、不活性ガス（Ｎ2 ）雰囲気下において約１５０
℃×１０分で導電性接着剤ペーストを硬化させ、電子部
品６を接合する。
２５，２６、抵抗体３１及び表層導体３２を形成する
（但し、その形成方法はここでは省略する）。 （３）ランド２６上に導電性接着剤ペーストを印刷する
と共に、フリップチップ以外の電子部品６を搭載する。
そして、不活性ガス（Ｎ2 ）雰囲気下において約１５０
℃×１０分で導電性接着剤ペーストを硬化させ、電子部
品６を接合する。
【００４６】（４）バンプ電極にはんだ７を付けたフリ
ップチップ８を用意し、そのはんだ７又は内層導体２３
のランド２３ａにフラックス（無洗浄フラックス）を塗
布する。そして、チップ空間Ｓ内においてフリップチッ
プ８を基板に搭載し、不活性ガス（Ｎ2 ）雰囲気下にお
いて約２３５℃ではんだリフローを行う。その後、フリ
ップチップ８とアルミナ基板１との間に樹脂層９を形成
する。
ップチップ８を用意し、そのはんだ７又は内層導体２３
のランド２３ａにフラックス（無洗浄フラックス）を塗
布する。そして、チップ空間Ｓ内においてフリップチッ
プ８を基板に搭載し、不活性ガス（Ｎ2 ）雰囲気下にお
いて約２３５℃ではんだリフローを行う。その後、フリ
ップチップ８とアルミナ基板１との間に樹脂層９を形成
する。
【００４７】上記（１）〜（４）の工程により、前記図
４の高温焼成多層基板が製造できる。高温焼成多層基板
に具体化した本実施の形態によれば、上記第１〜第３の
実施の形態と同様に、各種電子部品の接合強度が高めら
れ、その信頼性を向上させることができる。
４の高温焼成多層基板が製造できる。高温焼成多層基板
に具体化した本実施の形態によれば、上記第１〜第３の
実施の形態と同様に、各種電子部品の接合強度が高めら
れ、その信頼性を向上させることができる。
【００４８】なお、本発明の実施の形態は、上記以外に
次の形態にて実現できる。上記各実施の形態では、フリ
ップチップＩＣにはんだを予め具備する構成としたが、
これを変更する。例えば厚膜基板の導体上にはんだペー
ストを印刷し、そのはんだ上にフリップチップＩＣを載
せる構成であってもよい。
次の形態にて実現できる。上記各実施の形態では、フリ
ップチップＩＣにはんだを予め具備する構成としたが、
これを変更する。例えば厚膜基板の導体上にはんだペー
ストを印刷し、そのはんだ上にフリップチップＩＣを載
せる構成であってもよい。
【００４９】上記各実施の形態では、無洗浄フラックス
を用いたが、勿論、従来通りのフラックスを用いること
も可能である。厚膜基板の製造工程において、マウンタ
にてフリップチップ８を基板に搭載すると同時に約２３
５℃ではんだリフローを行う。具体的には、ヘッドに熱
源（ヒータ）を有するマウンタを用い、そのマウンタで
フリップチップ８をマウントすると同時にヘッドの熱源
をＯＮにする。これにより、フリップチップ８を介して
はんだ７が溶融され、当該チップ８が基板上に接合され
る。なお実際には、マウンタのヘッド温度を２８０℃程
度に調整する。
を用いたが、勿論、従来通りのフラックスを用いること
も可能である。厚膜基板の製造工程において、マウンタ
にてフリップチップ８を基板に搭載すると同時に約２３
５℃ではんだリフローを行う。具体的には、ヘッドに熱
源（ヒータ）を有するマウンタを用い、そのマウンタで
フリップチップ８をマウントすると同時にヘッドの熱源
をＯＮにする。これにより、フリップチップ８を介して
はんだ７が溶融され、当該チップ８が基板上に接合され
る。なお実際には、マウンタのヘッド温度を２８０℃程
度に調整する。
【００５０】また、導電性接着剤５の硬化とはんだリフ
ローとを同時に行う。具体的には、不活性ガス（Ｎ2 ）
雰囲気下において約１５０〜１７０℃で１．５分以上保
持した後、通常のはんだリフロー温度（約２３５℃）で
はんだ付けを行う。はんだリフローと導電性接着剤の硬
化を同時に行うことにより、工数が減り更なる低コスト
化が可能となる。またこのとき、「約１５０〜１７０℃
×１．５分以上→リフロー温度」といった温度プロファ
イルを設定することにより、硬化反応に伴い溶剤中のガ
スが十分に気化放出され、膨れのない接合面が得られ
る。
ローとを同時に行う。具体的には、不活性ガス（Ｎ2 ）
雰囲気下において約１５０〜１７０℃で１．５分以上保
持した後、通常のはんだリフロー温度（約２３５℃）で
はんだ付けを行う。はんだリフローと導電性接着剤の硬
化を同時に行うことにより、工数が減り更なる低コスト
化が可能となる。またこのとき、「約１５０〜１７０℃
×１．５分以上→リフロー温度」といった温度プロファ
イルを設定することにより、硬化反応に伴い溶剤中のガ
スが十分に気化放出され、膨れのない接合面が得られ
る。
【図面の簡単な説明】
【図１】第１の実施の形態における厚膜基板の断面図。
【図２】第２の実施の形態における厚膜多層基板の断面
図。
図。
【図３】第３の実施の形態における厚膜多層基板の断面
図。
図。
【図４】第４の実施の形態における高温焼成多層基板の
断面図。
断面図。
１…アルミナ基板（セラミック絶縁基板）、３…導体、
５…導電性接着剤、６…電子部品、７…はんだ、８…フ
リップチップ（フリップチップＩＣ）、９…樹脂層、１
１…内層導体、１２，１３…絶縁層、１７…表層導体、
２１…アルミナ基板、２１ａ〜２１ｄ…アルミナ層、２
２〜２４…内層導体、２５，２６…ランド。
５…導電性接着剤、６…電子部品、７…はんだ、８…フ
リップチップ（フリップチップＩＣ）、９…樹脂層、１
１…内層導体、１２，１３…絶縁層、１７…表層導体、
２１…アルミナ基板、２１ａ〜２１ｄ…アルミナ層、２
２〜２４…内層導体、２５，２６…ランド。
Claims (4)
- 【請求項１】絶縁基板に５００〜７００℃で焼成した導
体を形成し、該導体上に各種電子部品を搭載する混成集
積回路装置において、 フリップチップＩＣをはんだで接合し、それ以外の電子
部品を導電性接着剤で接合したことを特徴とする混成集
積回路装置。 - 【請求項２】セラミック絶縁基板に内層導体を形成する
と共に、前記絶縁基板上に絶縁層を形成し更にその上に
５００〜７００℃で焼成した表層導体を形成し、これら
の導体上に各種電子部品を搭載する混成集積回路装置に
おいて、 前記内層導体にフリップチップＩＣをはんだで接合し、
前記表層導体にフリップチップＩＣ以外の電子部品を導
電性接着剤で接合したことを特徴とする混成集積回路装
置。 - 【請求項３】前記フリップチップＩＣはそのバンプ電極
にはんだを予め具備したものである請求項１又は請求項
２に記載の混成集積回路装置。 - 【請求項４】前記フリップチップＩＣと基板との間に樹
脂材を充填した請求項１〜請求項３のいずれかに記載の
混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345297A JPH11177016A (ja) | 1997-12-15 | 1997-12-15 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345297A JPH11177016A (ja) | 1997-12-15 | 1997-12-15 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177016A true JPH11177016A (ja) | 1999-07-02 |
Family
ID=18375644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9345297A Pending JPH11177016A (ja) | 1997-12-15 | 1997-12-15 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177016A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110061A (ja) * | 2001-09-28 | 2003-04-11 | K-Tech Devices Corp | フリップチップ実装用電子部品及びその製造法、回路板及びその製造法、実装体の製造法 |
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| US8410377B2 (en) | 2007-11-01 | 2013-04-02 | Panasonic Corporation | Mounted structure |
-
1997
- 1997-12-15 JP JP9345297A patent/JPH11177016A/ja active Pending
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