JPH0734511B2 - 多層基板の電子部品実装構造及びその実装方法 - Google Patents
多層基板の電子部品実装構造及びその実装方法Info
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- JPH0734511B2 JPH0734511B2 JP2080437A JP8043790A JPH0734511B2 JP H0734511 B2 JPH0734511 B2 JP H0734511B2 JP 2080437 A JP2080437 A JP 2080437A JP 8043790 A JP8043790 A JP 8043790A JP H0734511 B2 JPH0734511 B2 JP H0734511B2
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- substrates
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、多層基板にチップ状の電子部品を実装する構
造及び実装方法に関するものである。
造及び実装方法に関するものである。
（従来の技術） 近年、電子回路の小型化、高密度化に伴って、複数枚の
基板を積層してなる多層基板が多く用いられている。な
かでもセラミック多層基板は導体パターンを形成する際
に、高密度化が可能なため広く採用されている。また、
積層中に抵抗器やコンデンサ等の部品を内蔵し、より高
密度な部品実装を図った多層基板も知られている。
基板を積層してなる多層基板が多く用いられている。な
かでもセラミック多層基板は導体パターンを形成する際
に、高密度化が可能なため広く採用されている。また、
積層中に抵抗器やコンデンサ等の部品を内蔵し、より高
密度な部品実装を図った多層基板も知られている。
一方、基板に実装される電子部品自体の形状も小型化さ
れ、半導体電子部品においては基板上にチップ状の電子
部品を搭載すると共に、この電子部品と基板に形成され
た導体パターンとの間をワイヤーボンディングによって
接続し、電子部品の高密度実装を図っている。
れ、半導体電子部品においては基板上にチップ状の電子
部品を搭載すると共に、この電子部品と基板に形成され
た導体パターンとの間をワイヤーボンディングによって
接続し、電子部品の高密度実装を図っている。
さらに、基板へのチップ状電子部品の高密度実装を図る
ための技術としてTAB（Tape Automated Bonding）技術
が知られている。これは第2a図に示すように、長いフィ
ルムキャリア１の一駒ごとにフィルムリード２を形成
し、フィルムリード２にチップ状の電子部品３をインナ
ーリードボンディングして、電子部品３の運搬を自動的
に行う。さらに、第2b図に示すように、この電子部品３
を基板４に実装する際には、フィルムキャリヤ１からフ
ィルムリード２の部分を含めて電子部品３を切り離し、
基板４に形成された導体パターン５にフィルムリード２
を半田付けによってアウターリードボンディングする。
これにより、前述したようにフィルムリード２が接続さ
れたチップ状の電子部品３を自動的に運搬することがで
きる。さらに、基板４への実装の際にワイヤーボンディ
ングを行わずにすむので、第2b図に示すようにチップ状
の電子部品３を積み重ねて実装することができ、部品の
実装密度を高めることができる。
ための技術としてTAB（Tape Automated Bonding）技術
が知られている。これは第2a図に示すように、長いフィ
ルムキャリア１の一駒ごとにフィルムリード２を形成
し、フィルムリード２にチップ状の電子部品３をインナ
ーリードボンディングして、電子部品３の運搬を自動的
に行う。さらに、第2b図に示すように、この電子部品３
を基板４に実装する際には、フィルムキャリヤ１からフ
ィルムリード２の部分を含めて電子部品３を切り離し、
基板４に形成された導体パターン５にフィルムリード２
を半田付けによってアウターリードボンディングする。
これにより、前述したようにフィルムリード２が接続さ
れたチップ状の電子部品３を自動的に運搬することがで
きる。さらに、基板４への実装の際にワイヤーボンディ
ングを行わずにすむので、第2b図に示すようにチップ状
の電子部品３を積み重ねて実装することができ、部品の
実装密度を高めることができる。
（発明が解決しようとする課題） 前述したTAB技術によって基板４上の少ない面積内に多
数のチップ状電子部品３を実装することが可能となっ
た。しかしながら、基板４上に電子部品３を積み重ねて
いるので、部品実装高さが増加し、電子回路全体の形状
を小型にすることができないという問題点があった。
数のチップ状電子部品３を実装することが可能となっ
た。しかしながら、基板４上に電子部品３を積み重ねて
いるので、部品実装高さが増加し、電子回路全体の形状
を小型にすることができないという問題点があった。
本発明の目的は上記の問題点に鑑み、多層基板の少ない
面積内に複数のチップ状電子部品を高密度実装すること
ができると共に、部品実装高さを低減できる多層基板の
電子部品実装構造及びその実装方法を提供することにあ
る。
面積内に複数のチップ状電子部品を高密度実装すること
ができると共に、部品実装高さを低減できる多層基板の
電子部品実装構造及びその実装方法を提供することにあ
る。
（課題を解決するための手段） 本発明は上記の目的を達成するために、請求項（１）で
は、所定の導体パターンが形成された複数枚の基板を積
層してなる多層基板に、複数のチップ状の電子部品を実
装する多層基板の電子部品実装構造であって、前記電子
部品の実装位置に対応して所定形状の貫通孔を有し、該
貫通孔が対応するように隣接して積層された複数枚の基
板と、前記貫通孔に挿入され、前記基板の積層方向に所
定間隔をあけて重置された複数のチップ状の電子部品
と、該複数の電子部品のそれぞれを所定の基板の導体パ
ターンに接続する複数のフィルムリードとからなる多層
基板の電子部品実装構造を提案する。
は、所定の導体パターンが形成された複数枚の基板を積
層してなる多層基板に、複数のチップ状の電子部品を実
装する多層基板の電子部品実装構造であって、前記電子
部品の実装位置に対応して所定形状の貫通孔を有し、該
貫通孔が対応するように隣接して積層された複数枚の基
板と、前記貫通孔に挿入され、前記基板の積層方向に所
定間隔をあけて重置された複数のチップ状の電子部品
と、該複数の電子部品のそれぞれを所定の基板の導体パ
ターンに接続する複数のフィルムリードとからなる多層
基板の電子部品実装構造を提案する。
また、請求項（２）では、所定の導体パターンが形成さ
れた複数枚の基板を積層してなる多層基板に複数のチッ
プ状の電子部品を実装する多層基板の電子部品実装方法
であって、前記複数枚の基板のそれぞれに、前記電子部
品の実装位置に対応して所定形状の貫通孔を形成すると
共に、前記各基板の所定位置にスルーホールを形成し、
前記各基板のそれぞれに所定の導体パターンを形成する
と共に、前記複数枚の基板を隣接させ、かつ前記各基板
の貫通孔を対応させ、該複数枚の基板を積層して前記複
数の貫通孔からなる部品配置孔を有する多層基板を形成
した後、フィルムリードにインナーリードボンディング
されたチップ状の電子部品を前記部品配置孔に挿入し、
該電子部品のフィルムリードを対応する基板の導体パタ
ーンにアウターリードボンディングし、この後、該電子
部品に所定間隔をあけて、同様にフィルムリードにイン
ナーリードボンディングされた他のチップ状の電子部品
を重置し、該電子部品のフィルムリードを対応する基板
の導体パターンにアウターリードボンディングする多層
基板の電子部品実装方法を提案する。
れた複数枚の基板を積層してなる多層基板に複数のチッ
プ状の電子部品を実装する多層基板の電子部品実装方法
であって、前記複数枚の基板のそれぞれに、前記電子部
品の実装位置に対応して所定形状の貫通孔を形成すると
共に、前記各基板の所定位置にスルーホールを形成し、
前記各基板のそれぞれに所定の導体パターンを形成する
と共に、前記複数枚の基板を隣接させ、かつ前記各基板
の貫通孔を対応させ、該複数枚の基板を積層して前記複
数の貫通孔からなる部品配置孔を有する多層基板を形成
した後、フィルムリードにインナーリードボンディング
されたチップ状の電子部品を前記部品配置孔に挿入し、
該電子部品のフィルムリードを対応する基板の導体パタ
ーンにアウターリードボンディングし、この後、該電子
部品に所定間隔をあけて、同様にフィルムリードにイン
ナーリードボンディングされた他のチップ状の電子部品
を重置し、該電子部品のフィルムリードを対応する基板
の導体パターンにアウターリードボンディングする多層
基板の電子部品実装方法を提案する。
（作用） 本発明の請求項（１）によれば、貫通孔を対応させて複
数枚の基板が積層される。また、前記貫通孔にチップ状
の電子部品が挿入され、該電子部品は対応する基板の導
体パターンにフィルムリードを介して接続される。さら
に、この電子部品に対して、前記基板の積層方向に所定
間隔をあけて他のチップ状の電子部品が重置され、該電
子部品は対応する基板の導体パターンにフィルムリード
を介して接続される。同様にして、１つの貫通孔に所定
個数の電子部品が挿入され、フィルムリードを介して対
応する基板の導体パターンに接続される。
数枚の基板が積層される。また、前記貫通孔にチップ状
の電子部品が挿入され、該電子部品は対応する基板の導
体パターンにフィルムリードを介して接続される。さら
に、この電子部品に対して、前記基板の積層方向に所定
間隔をあけて他のチップ状の電子部品が重置され、該電
子部品は対応する基板の導体パターンにフィルムリード
を介して接続される。同様にして、１つの貫通孔に所定
個数の電子部品が挿入され、フィルムリードを介して対
応する基板の導体パターンに接続される。
また、請求項（２）によれば、複数枚の基板のそれぞれ
に、電子部品の実装位置に対応して所定形状の貫通孔が
形成されると共に、各基板のそれぞれの所定位置にスル
ーホールが形成され、さらに所定の導体パターンが形成
される。この後、前記貫通孔を対応させて、前記複数枚
の基板が隣接され、これら複数枚の基板が積層されて多
層基板が形成される。この後、フィルムリードにインナ
ーリードボンディングされたチップ状の電子部品が前記
複数の貫通孔からなる部品配置孔に挿入され、該電子部
品のフィルムリードが対応する基板の導体パターンにア
ウターリードボンディングされる。さらに、この電子部
品に所定間隔をあけて、同様にフィルムリードにインナ
ーリードボンディングされた他のチップ状の電子部品が
重置され、該電子部品のフィルムリードが対応する基板
の導体パターンにアウターリードボンディングされる。
に、電子部品の実装位置に対応して所定形状の貫通孔が
形成されると共に、各基板のそれぞれの所定位置にスル
ーホールが形成され、さらに所定の導体パターンが形成
される。この後、前記貫通孔を対応させて、前記複数枚
の基板が隣接され、これら複数枚の基板が積層されて多
層基板が形成される。この後、フィルムリードにインナ
ーリードボンディングされたチップ状の電子部品が前記
複数の貫通孔からなる部品配置孔に挿入され、該電子部
品のフィルムリードが対応する基板の導体パターンにア
ウターリードボンディングされる。さらに、この電子部
品に所定間隔をあけて、同様にフィルムリードにインナ
ーリードボンディングされた他のチップ状の電子部品が
重置され、該電子部品のフィルムリードが対応する基板
の導体パターンにアウターリードボンディングされる。
（実施例） 第1a図は本発明の一実施例の要部を示す側面断面図、第
1b図は一実施例を示す分解斜視図である。図において、
10はセラミック材からなる５枚の基板11〜15を積層して
なる多層基板である。最上層に位置する第１の基板11
と、この第１の基板11の下側に積層された第２乃至第５
の基板12〜15のそれぞれには、チップ状の電子部品16,1
7の実装位置に対応して所定形状の貫通孔11a,12a,13a,1
4a,15aが形成されている。本実施例では、これらの貫通
孔11a,12a,13a,14a,15aに２個のチップ状電子部品16,17
を重ねて挿入し、実装している。即ち、第１乃至第３の
基板11〜13のそれぞれには、下側に位置する電子部品16
の形状よりも大きく、かつ電子部品17を挿入可能な形状
の貫通孔11a,12a,13aが形成されている。第４及び第５
の基板14,15には貫通孔11a,12a,13aよりも小さく、かつ
電子部品17を挿入可能な貫通孔14a15aが形成されてい
る。これらの貫通孔11a,12a,13a,14a,15aが連結されて
部品配置孔18が形成される。また各基板11〜15のそれぞ
れには、所定位置に複数のスルーホール19が形成される
と共に、所定の導体パターン20が形成されている。
1b図は一実施例を示す分解斜視図である。図において、
10はセラミック材からなる５枚の基板11〜15を積層して
なる多層基板である。最上層に位置する第１の基板11
と、この第１の基板11の下側に積層された第２乃至第５
の基板12〜15のそれぞれには、チップ状の電子部品16,1
7の実装位置に対応して所定形状の貫通孔11a,12a,13a,1
4a,15aが形成されている。本実施例では、これらの貫通
孔11a,12a,13a,14a,15aに２個のチップ状電子部品16,17
を重ねて挿入し、実装している。即ち、第１乃至第３の
基板11〜13のそれぞれには、下側に位置する電子部品16
の形状よりも大きく、かつ電子部品17を挿入可能な形状
の貫通孔11a,12a,13aが形成されている。第４及び第５
の基板14,15には貫通孔11a,12a,13aよりも小さく、かつ
電子部品17を挿入可能な貫通孔14a15aが形成されてい
る。これらの貫通孔11a,12a,13a,14a,15aが連結されて
部品配置孔18が形成される。また各基板11〜15のそれぞ
れには、所定位置に複数のスルーホール19が形成される
と共に、所定の導体パターン20が形成されている。
さらに、多層基板10へは前述したTAB技術によって電子
部品16,17が実装される。即ち、第2a図に示すフィルム
キャリヤ１によって搬送された電子部品16は、フィルム
キャリア１からフレームリード２の部分を含めて切り離
され、部品配置孔18の下部に挿入された後、フレームリ
ード２が貫通孔14aの周縁部、即ち第４の基板14の上面
に形成された導体パターン20に半田付けによってアウタ
ーリードボンディングされる。このとき、電子部品16と
フレームリード２とのインナーリードボンディング部分
は上側に位置される。また、電子部品16,17の表面及び
インナーリードボンディング部分には絶縁のため予めエ
ポキシ系保護樹脂Ｅが塗布されている。この後、前述と
同様にして電子部品17が電子部品16の上部に所定間隔を
あけて重置され、この電子部品17のフレームリード２は
貫通孔11aの周縁部、即ち第１の基板11の上面に形成さ
れた導体パターン20にアウターリードボンディングされ
る。
部品16,17が実装される。即ち、第2a図に示すフィルム
キャリヤ１によって搬送された電子部品16は、フィルム
キャリア１からフレームリード２の部分を含めて切り離
され、部品配置孔18の下部に挿入された後、フレームリ
ード２が貫通孔14aの周縁部、即ち第４の基板14の上面
に形成された導体パターン20に半田付けによってアウタ
ーリードボンディングされる。このとき、電子部品16と
フレームリード２とのインナーリードボンディング部分
は上側に位置される。また、電子部品16,17の表面及び
インナーリードボンディング部分には絶縁のため予めエ
ポキシ系保護樹脂Ｅが塗布されている。この後、前述と
同様にして電子部品17が電子部品16の上部に所定間隔を
あけて重置され、この電子部品17のフレームリード２は
貫通孔11aの周縁部、即ち第１の基板11の上面に形成さ
れた導体パターン20にアウターリードボンディングされ
る。
次に、前述した構成における多層基板10への電子部品1
6,17の実装方法を説明する。
6,17の実装方法を説明する。
まず、高温度で焼結する前のセラミックからなる第１乃
至第５の基板11〜15のそれぞれに金型を用いて所定のス
ルーホール19を形成する。また、これと同時に第１乃至
第５の基板11〜15のそれぞれに前述した貫通孔11a,12a,
13a,14a,15aを形成する。この後、各基板11〜15の表面
にAg系ペースト及びAuペーストを用いて、所定の導体パ
ターン20をスクリーン印刷すると共に、各スルーホール
19の内部にAg系ペーストを充填する。
至第５の基板11〜15のそれぞれに金型を用いて所定のス
ルーホール19を形成する。また、これと同時に第１乃至
第５の基板11〜15のそれぞれに前述した貫通孔11a,12a,
13a,14a,15aを形成する。この後、各基板11〜15の表面
にAg系ペースト及びAuペーストを用いて、所定の導体パ
ターン20をスクリーン印刷すると共に、各スルーホール
19の内部にAg系ペーストを充填する。
次に、第１乃至第５の基板11〜15を前述した順序で積層
して圧着する。さらに、脱バインダ処理を行った後、積
層した第１乃至第５の基板11〜15を所定温度、例えば94
0℃の温度で焼結する。次いで第１及び第５の基板11,15
の表面に電極、抵抗及びオーバーコートガラス等（図示
せず）を印刷し、乾燥し、焼成して多層基板10を形成す
る。この後、前記電極上に半田スクリーンを用いてクリ
ーム半田を印刷し、コンデンサ等の部品（図示せず）を
マウントした後、図示せぬリフロー装置によて半田付け
を行う。
して圧着する。さらに、脱バインダ処理を行った後、積
層した第１乃至第５の基板11〜15を所定温度、例えば94
0℃の温度で焼結する。次いで第１及び第５の基板11,15
の表面に電極、抵抗及びオーバーコートガラス等（図示
せず）を印刷し、乾燥し、焼成して多層基板10を形成す
る。この後、前記電極上に半田スクリーンを用いてクリ
ーム半田を印刷し、コンデンサ等の部品（図示せず）を
マウントした後、図示せぬリフロー装置によて半田付け
を行う。
一方、チップ状の電子部品16,17は周知の転写バンプ方
式によってフィルムキャリヤ１のフィルムリード２にイ
ンナーリードボンディングされる。この後、電子部品1
6,17の表面及びインナーリードボンディング部分にエポ
キシ系保護樹脂Ｅを塗布する。次いで、電子部品16,17
の電気的な検査を行った後、部品配置孔18の下部に挿入
される電子部品16をフィルムキャリア１からフィルムリ
ード２を含めて切り離すと共に、図示せぬ搬送装置によ
って、切り離された電子部品16を真空吸着して多層基板
10の部品配置孔18の位置に搬送し、部品配置孔18の下部
に挿入する。さらに、フィルムリード２と第４の基板14
の上面に形成された導体パターン20との位置合わせを行
い、半田付けによってアウターリードボンディングす
る。
式によってフィルムキャリヤ１のフィルムリード２にイ
ンナーリードボンディングされる。この後、電子部品1
6,17の表面及びインナーリードボンディング部分にエポ
キシ系保護樹脂Ｅを塗布する。次いで、電子部品16,17
の電気的な検査を行った後、部品配置孔18の下部に挿入
される電子部品16をフィルムキャリア１からフィルムリ
ード２を含めて切り離すと共に、図示せぬ搬送装置によ
って、切り離された電子部品16を真空吸着して多層基板
10の部品配置孔18の位置に搬送し、部品配置孔18の下部
に挿入する。さらに、フィルムリード２と第４の基板14
の上面に形成された導体パターン20との位置合わせを行
い、半田付けによってアウターリードボンディングす
る。
次に、前述と同様にして電子部品17をフィルムキャリヤ
１から切り離し、部品配置孔18に挿入して電子部品16の
上に所定間隔をあけて重置する。さらに、電子部品17の
フィルムリードと第１の基板11の上面に形成された導体
パターン20との位置合せを行い、アウターリードボンデ
ィングする。この後、電子部品16,17の表面にシリコー
ン樹脂（図示せず）を塗布する。
１から切り離し、部品配置孔18に挿入して電子部品16の
上に所定間隔をあけて重置する。さらに、電子部品17の
フィルムリードと第１の基板11の上面に形成された導体
パターン20との位置合せを行い、アウターリードボンデ
ィングする。この後、電子部品16,17の表面にシリコー
ン樹脂（図示せず）を塗布する。
前述したように、本実施例によれば、多層基板の少ない
面積内に複数のチップ状電子部品16,17を高密度で実装
することができる。さらに、前記電子部品16,17の実装
高さを従来よりも低減することができるので、電子回路
全体の形状を小型にすることが可能となる。
面積内に複数のチップ状電子部品16,17を高密度で実装
することができる。さらに、前記電子部品16,17の実装
高さを従来よりも低減することができるので、電子回路
全体の形状を小型にすることが可能となる。
尚、本実施例では、第１乃至第５の基板11〜15によって
多層基板10を構成したが、これに限定されることはな
い。
多層基板10を構成したが、これに限定されることはな
い。
また、本実施例では２個のチップ状電子部品16,17を積
み重ねて貫通孔11a,12a,13aに挿入し、多層基板10に実
装したが、２個以上の電子部品を積み重ねて実装するよ
うにしても同様の効果を得ることができる。
み重ねて貫通孔11a,12a,13aに挿入し、多層基板10に実
装したが、２個以上の電子部品を積み重ねて実装するよ
うにしても同様の効果を得ることができる。
さらに、本実施例ではセラミックによって多層基板10を
形成したが、これに限定されないことは言うまでもない
ことである。
形成したが、これに限定されないことは言うまでもない
ことである。
（発明の効果） 以上説明したように本発明の請求項（１）によれば、基
板に形成された貫通孔に複数のチップ状の電子部品が積
み重ねて挿入実装されるので、多層基板の少ない面積内
に複数のチップ状電子部品を高密度実装することができ
る。さらに、部品実装高さを低減できるので、電子回路
全体の形状を小型にすることができる。
板に形成された貫通孔に複数のチップ状の電子部品が積
み重ねて挿入実装されるので、多層基板の少ない面積内
に複数のチップ状電子部品を高密度実装することができ
る。さらに、部品実装高さを低減できるので、電子回路
全体の形状を小型にすることができる。
また、請求項（２）によれば、多層基板に部品配置孔を
容易に形成することができる。さらに、フィルムリード
によってチップ状の電子部品を前記多層基板の導体パタ
ーンに接続しているので、前記部品配置孔に複数のチッ
プ状電子部品を挿入して実装することができる。これに
より、前記多層基板の少ない面積内に複数のチップ状電
子部品を高密度実装することができると共に、部品実装
高さを低減できるので、電子回路全体の形状を小型にす
ることができるという非常に優れた効果を発揮するもの
である。
容易に形成することができる。さらに、フィルムリード
によってチップ状の電子部品を前記多層基板の導体パタ
ーンに接続しているので、前記部品配置孔に複数のチッ
プ状電子部品を挿入して実装することができる。これに
より、前記多層基板の少ない面積内に複数のチップ状電
子部品を高密度実装することができると共に、部品実装
高さを低減できるので、電子回路全体の形状を小型にす
ることができるという非常に優れた効果を発揮するもの
である。
第1a図は本発明の一実施例の要部を示す側面断面図、第
1b図は一実施例を示す分解斜視図、第2a図はTAB技術を
説明する図、第2b図はTAB技術にょる部品実装例を示す
図である。 １……フィルムキャリヤ、２……フィルムリード、10…
…多層基板、11〜15……第１乃至第５の基板、11a,12a,
13a,14a,15a……貫通孔、16,17……チップ状電子部品、
18……部品配置孔、19……スルーホール、20……導体パ
ターン。
1b図は一実施例を示す分解斜視図、第2a図はTAB技術を
説明する図、第2b図はTAB技術にょる部品実装例を示す
図である。 １……フィルムキャリヤ、２……フィルムリード、10…
…多層基板、11〜15……第１乃至第５の基板、11a,12a,
13a,14a,15a……貫通孔、16,17……チップ状電子部品、
18……部品配置孔、19……スルーホール、20……導体パ
ターン。
Claims (2)
- 【請求項１】所定の導体パターンが形成された複数枚の
基板を積層してなる多層基板に、複数のチップ状の電子
部品を実装する多層基板の電子部品実装構造であって、 前記電子部品の実装位置に対応して所定形状の貫通孔を
有し、該貫通孔が対応するように隣接して積層された複
数枚の基板と、 前記貫通孔に挿入され、前記基板の積層方向に所定間隔
をあけて重置された複数のチップ状の電子部品と、 該複数の電子部品のそれぞれを所定の基板の導体パター
ンに接続する複数のフィルムリードとからなる、 ことを特徴とする多層基板の電子部品実装構造。 - 【請求項２】所定の導体パターンが形成された複数枚の
基板を積層してなる多層基板に複数のチップ状の電子部
品を実装する多層基板の電子部品実装方法であって、 前記複数枚の基板のそれぞれに、前記電子部品の実装位
置に対応して所定形状の貫通孔を形成すると共に、 前記各基板の所定位置にスルーホールを形成した後、 前記各基板のそれぞれに所定の導体パターンを形成する
と共に、 前記複数枚の基板を隣接させ、かつ前記各基板の貫通孔
を対応させ、該複数枚の基板を積層して前記複数の貫通
孔からなる部品配置孔を有する多層基板を形成した後、 フィルムリードにインナーリードボンディングされたチ
ップ状の電子部品を前記部品配置孔に挿入し、 該電子部品のフィルムリードを対応する基板の導体パタ
ーンにアウターリードボンディングし、 この後、該電子部品に所定間隔をあけて、同様にフィル
ムリードにインナーリードボンディングされた他のチッ
プ状の電子部品を重置し、 該電子部品のフィルムリードを対応する基板の導体パタ
ーンにアウターリードボンディングする、 ことを特徴とする多層基板の電子部品実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080437A JPH0734511B2 (ja) | 1990-03-28 | 1990-03-28 | 多層基板の電子部品実装構造及びその実装方法 |
Applications Claiming Priority (1)
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| JP2080437A JPH0734511B2 (ja) | 1990-03-28 | 1990-03-28 | 多層基板の電子部品実装構造及びその実装方法 |
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1990
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