JPH06216532A - 素子内蔵多層基板 - Google Patents
素子内蔵多層基板Info
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- JPH06216532A JPH06216532A JP5005749A JP574993A JPH06216532A JP H06216532 A JPH06216532 A JP H06216532A JP 5005749 A JP5005749 A JP 5005749A JP 574993 A JP574993 A JP 574993A JP H06216532 A JPH06216532 A JP H06216532A
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- substrate
- film element
- board
- wiring board
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/03—Use of materials for the substrate
- H05K1/0393—Flexible materials
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/361—Assembling flexible printed circuits with other printed circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 素子特性に優れ、実装密度の高い、素子の内
蔵された多層基板の実現を可能する。 【構成】 セラミック基板１１に回路素子形成された厚
膜回路基板１４と少なくとも回路配線パターンが形成さ
れたフレキシブル基板１５を接合するにあたり、回路素
子は少なくとも厚膜回路基板１４とフレキシブル基板１
５の対抗面に配置し、さらに微小バンプ１６を用いて両
基板間の接合を行う。
蔵された多層基板の実現を可能する。 【構成】 セラミック基板１１に回路素子形成された厚
膜回路基板１４と少なくとも回路配線パターンが形成さ
れたフレキシブル基板１５を接合するにあたり、回路素
子は少なくとも厚膜回路基板１４とフレキシブル基板１
５の対抗面に配置し、さらに微小バンプ１６を用いて両
基板間の接合を行う。
Description
【０００１】
【産業上の利用分野】この発明は、少なくとも一方の基
板に膜素子を用いて構成された回路基板と他の回路基板
とを対向して接合した素子内蔵多層基板に関する。
板に膜素子を用いて構成された回路基板と他の回路基板
とを対向して接合した素子内蔵多層基板に関する。
【０００２】
【従来の技術】近年、映像機器の小形化の進展に伴い、
高密度実装の要求が一層強くなっている。なかでも、撮
像素子にＣＣＤを用いたカメラの小形化が進み、φ１０
ｍｍ以下の超小型カメラの実現のためには、多層基板内
に抵抗体やコンデンサなどの受動素子が内蔵された素子
内蔵基板とベアチップとの実装が必須条件である。
高密度実装の要求が一層強くなっている。なかでも、撮
像素子にＣＣＤを用いたカメラの小形化が進み、φ１０
ｍｍ以下の超小型カメラの実現のためには、多層基板内
に抵抗体やコンデンサなどの受動素子が内蔵された素子
内蔵基板とベアチップとの実装が必須条件である。
【０００３】図６は従来の素子内蔵基板の構造を示した
ものである。１ａ〜１ｃは焼成前のセラミック絶縁基板
（生基板）であり、これら絶縁基板１ａ〜１ｃは、絶縁
基板１ｂに厚膜抵抗体２を、絶縁基板１ｃに厚膜コンデ
ンサ３をスクリーン印刷法で形成した後に積層し、８５
０〜１０００℃で各層一括して焼成することで素子内蔵
基板１を形成する。
ものである。１ａ〜１ｃは焼成前のセラミック絶縁基板
（生基板）であり、これら絶縁基板１ａ〜１ｃは、絶縁
基板１ｂに厚膜抵抗体２を、絶縁基板１ｃに厚膜コンデ
ンサ３をスクリーン印刷法で形成した後に積層し、８５
０〜１０００℃で各層一括して焼成することで素子内蔵
基板１を形成する。
【０００４】絶縁基板１ａ〜１ｃは、各層の配線パター
ンの接続のため、ビヤホール４ａ〜４ｃを形成してあ
る。また、外部接続用の電子部品は、ＩＣ５を絶縁基板
１ａの配線パターン上にベアチップ実装し、膜化の困難
な調整用抵抗体６や大容量コンデンサ、トランジスタな
どを半田付けなどで実装する。また外部接続用のつなぎ
基板として、フレキシブル基板７などを半田付けなどに
より素子内蔵基板１の外縁部に接続する。
ンの接続のため、ビヤホール４ａ〜４ｃを形成してあ
る。また、外部接続用の電子部品は、ＩＣ５を絶縁基板
１ａの配線パターン上にベアチップ実装し、膜化の困難
な調整用抵抗体６や大容量コンデンサ、トランジスタな
どを半田付けなどで実装する。また外部接続用のつなぎ
基板として、フレキシブル基板７などを半田付けなどに
より素子内蔵基板１の外縁部に接続する。
【０００５】しかしながら、素子を印刷済みの絶縁基板
１ａ〜１ｃを複数枚積層し、焼成して形成される膜素子
は、抵抗値やコンデンサ容量の調整が困難なため、抵抗
値や容量値精度が±２０％程度と粗く、所望の回路特性
が得にくい。従って、±５％以下の高精度を要するもの
は、外付け部品で対応するなどの対策が必要で、高密度
化を疎外する要因となっている。また、歩留まりも低く
基板としては高価であった。
１ａ〜１ｃを複数枚積層し、焼成して形成される膜素子
は、抵抗値やコンデンサ容量の調整が困難なため、抵抗
値や容量値精度が±２０％程度と粗く、所望の回路特性
が得にくい。従って、±５％以下の高精度を要するもの
は、外付け部品で対応するなどの対策が必要で、高密度
化を疎外する要因となっている。また、歩留まりも低く
基板としては高価であった。
【０００６】さらには、素子内蔵基板１を外部接続用に
延出するために、フレキシブル基板７などの接続などの
後工程が必要となり、製造工程が繁雑であり、多層基板
に内蔵する素子が高精度で形成でき、より簡便な製造方
法でかつ高密度実装を可能とする、新しい実装法が望ま
れていた。
延出するために、フレキシブル基板７などの接続などの
後工程が必要となり、製造工程が繁雑であり、多層基板
に内蔵する素子が高精度で形成でき、より簡便な製造方
法でかつ高密度実装を可能とする、新しい実装法が望ま
れていた。
【０００７】
【発明が解決しようとする課題】上記した従来の素子内
蔵多層基板では、膜素子により形成された抵抗値や容量
値精度が粗く、その対策のためには、外付け部品で対応
することが必要となり、高密度化を疎外する要因となる
などの問題を抱えていた。この発明は、素子の優れた特
性・精度を有し、簡便な方法でかつより高密度な実装方
法で製造できる、素子内蔵多層基板を提供するものであ
る。
蔵多層基板では、膜素子により形成された抵抗値や容量
値精度が粗く、その対策のためには、外付け部品で対応
することが必要となり、高密度化を疎外する要因となる
などの問題を抱えていた。この発明は、素子の優れた特
性・精度を有し、簡便な方法でかつより高密度な実装方
法で製造できる、素子内蔵多層基板を提供するものであ
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
にこの発明では、抵抗体やコンデンサなどを膜素子で構
成してなる第１の配線基板と少なくとも回路配線パター
ンで構成される第２の配線基板とを接合して構成される
複合回路基板において、少なくても前記膜素子は、前記
第１および第２の配線基板との対抗面に配置し、前記膜
素子の厚みより高い高さのバンプを用い、前記第１およ
び第２の配線基板間を接合してなることを特徴とする。
にこの発明では、抵抗体やコンデンサなどを膜素子で構
成してなる第１の配線基板と少なくとも回路配線パター
ンで構成される第２の配線基板とを接合して構成される
複合回路基板において、少なくても前記膜素子は、前記
第１および第２の配線基板との対抗面に配置し、前記膜
素子の厚みより高い高さのバンプを用い、前記第１およ
び第２の配線基板間を接合してなることを特徴とする。
【０００９】
【作用】上記手段により、高精度な膜素子が形成済みの
セラミック基板と多層基板の複合基板が実現し、さらに
簡便な製造プロセスで高密度実装を実現できる。
セラミック基板と多層基板の複合基板が実現し、さらに
簡便な製造プロセスで高密度実装を実現できる。
【００１０】
【実施例】以下、この発明の実施例を図面を参照して詳
細に説明する。図１はこの発明の一実施例である。図１
において、セラミックなどの絶縁基板１１の裏面に、酸
化ルテニウム系の厚膜抵抗体１２と酸化チタン系などの
厚膜コンデンサ素子１３をスクリーン印刷法を用いて形
成する。次に、これを８５０℃〜９００℃程度の焼成温
度により焼成し、厚膜回路基板１４を形成する。この厚
膜回路基板１４は、一般のハイブリッドＩＣと同様の製
造プロセスで形成するため、厚膜抵抗体１２はレーザー
トリミングによる調整済みの抵抗値であり、抵抗値精度
は±２％が可能である。外部接続用の電子部品は、ＩＣ
１７を厚膜回路基板１４の配線パターン１４ａ上に例え
ばフリップチップ実装し、膜化の困難な調整用抵抗体１
８や大容量コンデンサ、トランジスタなどを、配線パタ
ーン１４ａに半田付けなどで実装する。
細に説明する。図１はこの発明の一実施例である。図１
において、セラミックなどの絶縁基板１１の裏面に、酸
化ルテニウム系の厚膜抵抗体１２と酸化チタン系などの
厚膜コンデンサ素子１３をスクリーン印刷法を用いて形
成する。次に、これを８５０℃〜９００℃程度の焼成温
度により焼成し、厚膜回路基板１４を形成する。この厚
膜回路基板１４は、一般のハイブリッドＩＣと同様の製
造プロセスで形成するため、厚膜抵抗体１２はレーザー
トリミングによる調整済みの抵抗値であり、抵抗値精度
は±２％が可能である。外部接続用の電子部品は、ＩＣ
１７を厚膜回路基板１４の配線パターン１４ａ上に例え
ばフリップチップ実装し、膜化の困難な調整用抵抗体１
８や大容量コンデンサ、トランジスタなどを、配線パタ
ーン１４ａに半田付けなどで実装する。
【００１１】つぎに、外部接続用を兼ねる、一方の面に
配線パターン１５ａが、他方の面にチップ部品などが接
続した配線パターン１５ｂが形成された両面のフレキシ
ブル基板１５の配線パターン１５ａと厚膜回路基板１４
を微小の半田バンプ１６を用いて接合する。
配線パターン１５ａが、他方の面にチップ部品などが接
続した配線パターン１５ｂが形成された両面のフレキシ
ブル基板１５の配線パターン１５ａと厚膜回路基板１４
を微小の半田バンプ１６を用いて接合する。
【００１２】この実施例の回路基板は、最大サイズが２
０ｍｍ角程度であり、セラミック基板の反りが１０μｍ
以下程度だと、後述の微小バンプが実現可能となる。微
小バンプ形成は、金バンプや半田バンプなどの細線ワイ
ヤをワイヤボンディング法を用いて形成するボールバン
プ法、また銀ペーストなどの導電ペーストをスクリーン
印刷法を用いて形成する印刷バンプ法を挙げることがで
きる。また補助接続手段としては、異方性導電膜（ＡＣ
Ｆ）や光硬化性樹脂などがあり、バンプ形成後の基板間
の補強としては、樹脂封止などの手段がある。いずれ
も、厚膜基板をあたかもベアチップと想定して、バンプ
形成と基板接続を行う手段を応用するものである。バン
プは、ベアチップ実装に実績のある、φ１００μｍ程度
のものを形成し、高密度接続手段として最適である。ま
たこのバンプは、金や銅などの厚膜配線層上に直接形成
できる材料を選択する必要がある。
０ｍｍ角程度であり、セラミック基板の反りが１０μｍ
以下程度だと、後述の微小バンプが実現可能となる。微
小バンプ形成は、金バンプや半田バンプなどの細線ワイ
ヤをワイヤボンディング法を用いて形成するボールバン
プ法、また銀ペーストなどの導電ペーストをスクリーン
印刷法を用いて形成する印刷バンプ法を挙げることがで
きる。また補助接続手段としては、異方性導電膜（ＡＣ
Ｆ）や光硬化性樹脂などがあり、バンプ形成後の基板間
の補強としては、樹脂封止などの手段がある。いずれ
も、厚膜基板をあたかもベアチップと想定して、バンプ
形成と基板接続を行う手段を応用するものである。バン
プは、ベアチップ実装に実績のある、φ１００μｍ程度
のものを形成し、高密度接続手段として最適である。ま
たこのバンプは、金や銅などの厚膜配線層上に直接形成
できる材料を選択する必要がある。
【００１３】つぎに図２を用いて、図１をさらに説明す
る。図２（ａ）は、バンプ接続部分の拡大平面図、図２
（ｂ）は（ａ）の断面図である。上層側に位置する厚膜
回路基板１４の裏面には、厚さ１５μｍ程度の厚膜抵抗
体１２の電極から、パターン幅が１５０μｍ程度の金厚
膜配線２１を延出する。その先端には、径がφ１００μ
ｍ程度で、高さが１００μｍ程度の半田バンプ１６をバ
ンプ法により形成する。ワイヤはφ３０μｍの錫ワイヤ
を使用する。バンプ高さは、厚膜抵抗体１２の厚みより
高く設定するのが望ましい。
る。図２（ａ）は、バンプ接続部分の拡大平面図、図２
（ｂ）は（ａ）の断面図である。上層側に位置する厚膜
回路基板１４の裏面には、厚さ１５μｍ程度の厚膜抵抗
体１２の電極から、パターン幅が１５０μｍ程度の金厚
膜配線２１を延出する。その先端には、径がφ１００μ
ｍ程度で、高さが１００μｍ程度の半田バンプ１６をバ
ンプ法により形成する。ワイヤはφ３０μｍの錫ワイヤ
を使用する。バンプ高さは、厚膜抵抗体１２の厚みより
高く設定するのが望ましい。
【００１４】つぎに、下層側に位置するフレキシブル基
板１５は３５μｍ程度の銅配線層に金メッキを施し、バ
ンプ１６が形成済みの厚膜回路基板１４を１５０℃程度
で熱圧着することで、両基板１４，１５の接合を行う。
フレキシブル基板１５上の接続部パターン１５ａは、幅
１００μｍの信号ライン上に直接接続でき、余分な接続
ランドを設けることが不要で、高密度設計に大きく寄与
するものである。
板１５は３５μｍ程度の銅配線層に金メッキを施し、バ
ンプ１６が形成済みの厚膜回路基板１４を１５０℃程度
で熱圧着することで、両基板１４，１５の接合を行う。
フレキシブル基板１５上の接続部パターン１５ａは、幅
１００μｍの信号ライン上に直接接続でき、余分な接続
ランドを設けることが不要で、高密度設計に大きく寄与
するものである。
【００１５】つぎに、図１において、厚膜回路基板１４
と接合済みのフレキシブル基板１５の表裏に、外付けの
モノリシックＩＣ１５ｃ、回路定数調整用抵抗１５ｄ、
大容量コンデンサなどを実装する。このとき、接合ずみ
の基板が接合不良を起こさないように、低温半田や導電
性樹脂ペーストなどを用いて低温での実装を行うなどの
製造プロセスの選択が必要である。
と接合済みのフレキシブル基板１５の表裏に、外付けの
モノリシックＩＣ１５ｃ、回路定数調整用抵抗１５ｄ、
大容量コンデンサなどを実装する。このとき、接合ずみ
の基板が接合不良を起こさないように、低温半田や導電
性樹脂ペーストなどを用いて低温での実装を行うなどの
製造プロセスの選択が必要である。
【００１６】このようにして形成した素子内蔵複合基板
は、複合基板の一部を構成する、基板と一体となった外
部接続用のフレキシブル基板１５が延出されており、つ
なぎ基板が不要であるという特徴も有している。また、
異種基板の接合による、熱膨脹係数の違いから生ずる熱
ストレスに対しては、適切な樹脂封止による補強を施す
ことで、実用レベルの信頼性を確保することができる。
は、複合基板の一部を構成する、基板と一体となった外
部接続用のフレキシブル基板１５が延出されており、つ
なぎ基板が不要であるという特徴も有している。また、
異種基板の接合による、熱膨脹係数の違いから生ずる熱
ストレスに対しては、適切な樹脂封止による補強を施す
ことで、実用レベルの信頼性を確保することができる。
【００１７】この発明の他の実施例を図３を用いて説明
する。この実施例は厚膜回路基板１４とフレキシブル基
板１５の接合部分が図１の実施例と異なる。すなわち、
この実施例のフレキシブル基板１５と厚膜回路基板１４
の接続は、厚膜回路基板１４の外周に形成された接続端
子２１とこれと対向する位置に形成された接続端子２２
を、狭ピッチ半田付け部２３による半田付け接合してな
る。この実施例では、図１の微小バンプ１６での接続に
対し、半田の接合面積が大きくなることから実装密度は
低下するものの、０．５ｍｍピッチ程度の半田付けは可
能で、中程度の実装としては実現性が高いと言える。
する。この実施例は厚膜回路基板１４とフレキシブル基
板１５の接合部分が図１の実施例と異なる。すなわち、
この実施例のフレキシブル基板１５と厚膜回路基板１４
の接続は、厚膜回路基板１４の外周に形成された接続端
子２１とこれと対向する位置に形成された接続端子２２
を、狭ピッチ半田付け部２３による半田付け接合してな
る。この実施例では、図１の微小バンプ１６での接続に
対し、半田の接合面積が大きくなることから実装密度は
低下するものの、０．５ｍｍピッチ程度の半田付けは可
能で、中程度の実装としては実現性が高いと言える。
【００１８】上記した実施例では、厚膜回路基板１４と
フレキシブル基板１５との接合について説明したがこれ
に限らず、たとえばセラミック系厚膜基板と樹脂系プリ
ント基板の組み合わせも有効であるばかりか、セラミッ
ク系厚膜基板同士や樹脂系プリント基板同士の接合も可
能であり、用途に合わせてその選択は任意に可能であ
る。
フレキシブル基板１５との接合について説明したがこれ
に限らず、たとえばセラミック系厚膜基板と樹脂系プリ
ント基板の組み合わせも有効であるばかりか、セラミッ
ク系厚膜基板同士や樹脂系プリント基板同士の接合も可
能であり、用途に合わせてその選択は任意に可能であ
る。
【００１９】図４を用い、この発明の第２の他の実施例
について説明する。絶縁基板４１に形成された抵抗やコ
ンデンサなどの厚膜素子４２に対し、厚膜素子４２に重
ねて接続された電極部４３ａと絶縁基板４１に固着され
た配線部４３ｂとからなる配線層４３を接続する。絶縁
基板４１と対向配置された絶縁基板４４には配線層４５
を固着している。配線層４３の電極部４３ａと配線層４
５との電気的な接続は、微小バンプ４６を用いて半田付
けする。
について説明する。絶縁基板４１に形成された抵抗やコ
ンデンサなどの厚膜素子４２に対し、厚膜素子４２に重
ねて接続された電極部４３ａと絶縁基板４１に固着され
た配線部４３ｂとからなる配線層４３を接続する。絶縁
基板４１と対向配置された絶縁基板４４には配線層４５
を固着している。配線層４３の電極部４３ａと配線層４
５との電気的な接続は、微小バンプ４６を用いて半田付
けする。
【００２０】この実施例では、電極部４３ａと相手側の
配線層４５を接続する構成となっているために、絶縁基
板４１と絶縁基板４４とともに接続にあたっての占有面
積を極力抑え、実装密度の向上を図ることができる。
配線層４５を接続する構成となっているために、絶縁基
板４１と絶縁基板４４とともに接続にあたっての占有面
積を極力抑え、実装密度の向上を図ることができる。
【００２１】図５はこの発明の第３の他の実施例を示す
ものである。この実施例は接続リード５１などを有する
たとえばＩＣ５２を、絶縁基板５３に形成された厚膜素
子５４に接続するときに、厚膜素子５４の配線層５５の
厚膜素子５４に重なる電極部５５ａとをボールバンプ５
６を用いて接続したものである。
ものである。この実施例は接続リード５１などを有する
たとえばＩＣ５２を、絶縁基板５３に形成された厚膜素
子５４に接続するときに、厚膜素子５４の配線層５５の
厚膜素子５４に重なる電極部５５ａとをボールバンプ５
６を用いて接続したものである。
【００２２】この実施例によると、ＩＣ５２の接続リー
ド５１を絶縁基板５３の配線層５５に接続するにあた
り、電極部５５ａ上にボールバンプ法により接続してい
るために、その接続に要する占有面積を抑えることがで
きることから、実装密度の向上を図ることができる。
ド５１を絶縁基板５３の配線層５５に接続するにあた
り、電極部５５ａ上にボールバンプ法により接続してい
るために、その接続に要する占有面積を抑えることがで
きることから、実装密度の向上を図ることができる。
【００２３】
【発明の効果】以上記載したように、この発明の素子内
蔵多層基板によれば、簡便な実装方法により、素子特性
の優れた実装密度の高い、素子の内蔵された多層基板の
実現が可能となる。
蔵多層基板によれば、簡便な実装方法により、素子特性
の優れた実装密度の高い、素子の内蔵された多層基板の
実現が可能となる。
【図１】この発明の一実施例を示す断面図。
【図２】図１の接続状態を説明するための説明図。
【図３】この発明の第１の他の実施例を説明するための
断面図。
断面図。
【図４】この発明の第２の他の実施例を説明するための
断面図。
断面図。
【図５】この発明の第３の他の実施例を説明するための
断面図。
断面図。
【図６】従来の素子内蔵多層基板を説明するための断面
図。
図。
１４…厚膜回路基板、１５…フレキシブル基板、１６…
バンプ、２３…半田付け部。
バンプ、２３…半田付け部。
Claims (4)
- 【請求項１】 抵抗体やコンデンサなどを膜素子で構成
してなる第１の配線基板と少なくとも回路配線パターン
で構成される第２の配線基板とを接合して構成される複
合回路基板において、 少なくても前記膜素子は、前記第１および第２の配線基
板との対抗面に配置し、前記膜素子の厚みより高い高さ
のバンプを用い、前記第１および第２の配線基板間を接
合してなることを特徴とする素子内臓多層基板。 - 【請求項２】 抵抗体やコンデンサなどを膜素子で構成
してなる第１の配線基板と少なくとも回路配線パターン
で構成される第２の配線基板とを接合して構成される複
合回路基板において、 少なくても前記膜素子は、前記第１および第２の配線基
板との対抗面に配置し、前記膜素子の厚みより前記第１
および第２の配線基板の間隔を開けた状態で、前記第１
配線基板の外周部に形成された接続端子と該接続端子に
対向して前記第２の配線基板に形成された接続端子とを
半田付けにより接合してなることを特徴とする素子内臓
多層基板。 - 【請求項３】 絶縁基板と、 前記絶縁基板上に固着された抵抗体やコンデンサなどを
形成した膜素子と、 前記膜素子にその一部を重ねて前記絶縁基板に固着した
配線層と、 前記配線層の前記膜素子と重なった部分と他の絶縁基板
の配線層とを接続する手段とからなることを特徴とする
素子内臓多層基板。 - 【請求項４】 前記配線層の前記膜素子と重なった部分
に半導体素子のリード部を接続してなることを特徴とす
る請求項３記載の素子内臓多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005749A JPH06216532A (ja) | 1993-01-18 | 1993-01-18 | 素子内蔵多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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