JP2001274555A - プリント配線基板、プリント配線用素板、半導体装置、プリント配線基板の製造方法、及び半導体装置の製造方法 - Google Patents
プリント配線基板、プリント配線用素板、半導体装置、プリント配線基板の製造方法、及び半導体装置の製造方法Info
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- JP2001274555A JP2001274555A JP2000086955A JP2000086955A JP2001274555A JP 2001274555 A JP2001274555 A JP 2001274555A JP 2000086955 A JP2000086955 A JP 2000086955A JP 2000086955 A JP2000086955 A JP 2000086955A JP 2001274555 A JP2001274555 A JP 2001274555A
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Abstract
(57)【要約】
【課題】 小型でしかも半導体素子の近くにバイパスコ
ンデンサなどの受動素子を配設することのできるプリン
ト配線基板、プリント配線用素板、半導体装置、プリン
ト配線基板の製造方法、及び半導体装置の製造方法を提
供する 【解決手段】 多層板を製造する際の核となるコア材１
０に基板厚さ方向の貫通孔１１を穿孔し、この貫通孔１
１内にバイパスコンデンサ１等の受動素子をその両端子
が貫通孔１１の開口部に面する方向にしてマウントし、
銅箔等の導体板２，２´をそれぞれ積層し、加熱下にプ
レスして前記バイパスコンデンサ１をコア材１０内に封
止すると同時に、前記受動素子１の端子１ａ，１ｂ上に
予め適用されているハンダ３，３´を溶融させてバイパ
スコンデンサ１の両端に配設された各端子１ａ，１ｂを
それぞれ導体板２，２´にハンダ付けする。このように
受動素子１が内部に埋設れたコア材１０´を用いて多層
化したり、半導体パッケージ１２を実装する。
ンデンサなどの受動素子を配設することのできるプリン
ト配線基板、プリント配線用素板、半導体装置、プリン
ト配線基板の製造方法、及び半導体装置の製造方法を提
供する 【解決手段】 多層板を製造する際の核となるコア材１
０に基板厚さ方向の貫通孔１１を穿孔し、この貫通孔１
１内にバイパスコンデンサ１等の受動素子をその両端子
が貫通孔１１の開口部に面する方向にしてマウントし、
銅箔等の導体板２，２´をそれぞれ積層し、加熱下にプ
レスして前記バイパスコンデンサ１をコア材１０内に封
止すると同時に、前記受動素子１の端子１ａ，１ｂ上に
予め適用されているハンダ３，３´を溶融させてバイパ
スコンデンサ１の両端に配設された各端子１ａ，１ｂを
それぞれ導体板２，２´にハンダ付けする。このように
受動素子１が内部に埋設れたコア材１０´を用いて多層
化したり、半導体パッケージ１２を実装する。
Description
【０００１】
【発明の属する技術分野】本発明はプリント配線基板に
係り、更に詳細には基板の厚さ方向に複数の配線パター
ンが埋設された、いわゆる多層板と呼ばれるプリント配
線基板、プリント配線用素板、半導体装置、プリント配
線基板の製造方法、及び半導体装置の製造方法に関す
る。
係り、更に詳細には基板の厚さ方向に複数の配線パター
ンが埋設された、いわゆる多層板と呼ばれるプリント配
線基板、プリント配線用素板、半導体装置、プリント配
線基板の製造方法、及び半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来より、多層板上に半導体素子を載置
した半導体装置を製造する場合、半導体素子を駆動する
電源電圧を安定化させる必要から、電源ラインと半導体
素子との間に「バイパスコンデンサ」と呼ばれる受動素
子を介して電気的に接続する方法が最も一般的に用いら
れている。
した半導体装置を製造する場合、半導体素子を駆動する
電源電圧を安定化させる必要から、電源ラインと半導体
素子との間に「バイパスコンデンサ」と呼ばれる受動素
子を介して電気的に接続する方法が最も一般的に用いら
れている。
【０００３】このバイパスコンデンサは半導体素子に接
続された電源ラインの電圧が一時的に低下した場合に電
気を補うことにより半導体素子に印加される電圧を一定
に保つことにより電源電圧を安定化させるためのもので
あるため、基板上のできるだけ半導体素子に近い位置に
配設する必要がある。そのため、このようなバスパスコ
ンデンサはプリント配線基板上の半導体素子を実装した
位置のすぐ近くに配設されるのが一般的である。
続された電源ラインの電圧が一時的に低下した場合に電
気を補うことにより半導体素子に印加される電圧を一定
に保つことにより電源電圧を安定化させるためのもので
あるため、基板上のできるだけ半導体素子に近い位置に
配設する必要がある。そのため、このようなバスパスコ
ンデンサはプリント配線基板上の半導体素子を実装した
位置のすぐ近くに配設されるのが一般的である。
【０００４】
【発明が解決しようとする課題】しかし、電子機器の小
型化に伴い、プリント配線基板も小型化することが求め
られているため、バイパスコンデンサを基板上で半導体
素子の近くに配設するスペースが取れないという問題が
ある。
型化に伴い、プリント配線基板も小型化することが求め
られているため、バイパスコンデンサを基板上で半導体
素子の近くに配設するスペースが取れないという問題が
ある。
【０００５】また、バイパスコンデンサを基板上に配設
すると、その分基板上面の空き面積が小さくなり、集積
度を向上させる妨げになるという問題がある。
すると、その分基板上面の空き面積が小さくなり、集積
度を向上させる妨げになるという問題がある。
【０００６】本発明は上記従来の問題を解決するために
なされた発明である。即ち、本発明は、小型でしかも半
導体素子の近くにバイパスコンデンサなどの受動素子を
配設することのできるプリント配線基板、プリント配線
用素板、半導体装置、プリント配線基板の製造方法、及
び半導体装置の製造方法を提供することを目的とする。
なされた発明である。即ち、本発明は、小型でしかも半
導体素子の近くにバイパスコンデンサなどの受動素子を
配設することのできるプリント配線基板、プリント配線
用素板、半導体装置、プリント配線基板の製造方法、及
び半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のプリント配線基
板は、コア絶縁層と、前記コア絶縁層の一方の面に積層
された第１の導体層と、前記コア絶縁層の他方の面に積
層された第２の導体層と、前記第１の導体層と接続され
た第１の端子と、前記第２の導体層と接続された第２の
端子とを備え、前記コア絶縁層を横切る方向に埋設され
た受動素子と、前記第１の導体層の上に積層された第１
の外側絶縁層と、前記第１の外側絶縁層の上に積層され
た第１の外側配線層と、前記第１の導体層と前記第１の
外側配線層との間を電気的に接続する導通部材と、前記
第２の導体層の上に積層された第２の外側絶縁層と、前
記第２の外側絶縁層の上に積層された第２の外側配線層
と、前記第２の導体層と前記第２の外側配線層との間を
電気的に接続する導通部材と、を具備する。
板は、コア絶縁層と、前記コア絶縁層の一方の面に積層
された第１の導体層と、前記コア絶縁層の他方の面に積
層された第２の導体層と、前記第１の導体層と接続され
た第１の端子と、前記第２の導体層と接続された第２の
端子とを備え、前記コア絶縁層を横切る方向に埋設され
た受動素子と、前記第１の導体層の上に積層された第１
の外側絶縁層と、前記第１の外側絶縁層の上に積層され
た第１の外側配線層と、前記第１の導体層と前記第１の
外側配線層との間を電気的に接続する導通部材と、前記
第２の導体層の上に積層された第２の外側絶縁層と、前
記第２の外側絶縁層の上に積層された第２の外側配線層
と、前記第２の導体層と前記第２の外側配線層との間を
電気的に接続する導通部材と、を具備する。
【０００８】上記プリント配線基板において、前記受動
素子の両端部の第１の端子は第２の端子は、それぞれ前
記第１の導体層、前記第２の導体層に電気的に接続され
ている。具体的には物理的に接触しているだけでもよい
が、第１の導体層、前記第２の導体層にハンダ付けされ
ていることが好ましい。
素子の両端部の第１の端子は第２の端子は、それぞれ前
記第１の導体層、前記第２の導体層に電気的に接続され
ている。具体的には物理的に接触しているだけでもよい
が、第１の導体層、前記第２の導体層にハンダ付けされ
ていることが好ましい。
【０００９】上記プリント配線基板において、前記受動
素子の例としては、コンデンサや抵抗体等が挙げられ
る。
素子の例としては、コンデンサや抵抗体等が挙げられ
る。
【００１０】また、前記導通部材とは、多層板において
層間接続するスルホールメッキや銀ペーストで形成した
円錐形の導体バンプを圧入する、いわゆる「Ｂ2ｉｔ」
（登録商標）として知られる多層板に用いられるものを
使用できる。
層間接続するスルホールメッキや銀ペーストで形成した
円錐形の導体バンプを圧入する、いわゆる「Ｂ2ｉｔ」
（登録商標）として知られる多層板に用いられるものを
使用できる。
【００１１】本発明のプリント配線用回路素板は、コア
絶縁層と、前記コア絶縁層の一方の面に積層された第１
の導体層と、前記コア絶縁層の他方の面に積層された第
２の導体層と、前記第１の導体層と接続された第１の端
子と、前記第２の導体層と接続された第２の端子とを備
え、前記コア絶縁層を横切る方向に埋設された受動素子
と、を具備する。
絶縁層と、前記コア絶縁層の一方の面に積層された第１
の導体層と、前記コア絶縁層の他方の面に積層された第
２の導体層と、前記第１の導体層と接続された第１の端
子と、前記第２の導体層と接続された第２の端子とを備
え、前記コア絶縁層を横切る方向に埋設された受動素子
と、を具備する。
【００１２】上記プリント配線用回路素板において、前
記受動素子の例として、バイパスコンデンサを挙げるこ
とができる。
記受動素子の例として、バイパスコンデンサを挙げるこ
とができる。
【００１３】本発明の半導体装置は、コア絶縁層と、前
記コア絶縁層の一方の面に積層された第１の導体層と、
前記コア絶縁層の他方の面に積層された第２の導体層
と、前記第１の導体層と接続された第１の端子と、前記
第２の導体層と接続された第２の端子とを備え、前記コ
ア絶縁層を横切る方向に埋設された受動素子と、前記第
１の導体層の上に積層された第１の外側絶縁層と、前記
第１の外側絶縁層の上に積層された第１の外側配線層
と、前記第１の導体層と前記第１の外側配線層との間を
電気的に接続する導通部材と、前記第２の導体層の上に
積層された第２の外側絶縁層と、前記第２の外側絶縁層
の上に積層された第２の外側配線層と、前記第２の導体
層と前記第２の外側配線層との間を電気的に接続する導
通部材と、前記第１の導体層上に配設された半導体パッ
ケージと、前記半導体パッケージの電源端子と前記第１
の導体層とを電気的に接続する導通部材と、を具備す
る。
記コア絶縁層の一方の面に積層された第１の導体層と、
前記コア絶縁層の他方の面に積層された第２の導体層
と、前記第１の導体層と接続された第１の端子と、前記
第２の導体層と接続された第２の端子とを備え、前記コ
ア絶縁層を横切る方向に埋設された受動素子と、前記第
１の導体層の上に積層された第１の外側絶縁層と、前記
第１の外側絶縁層の上に積層された第１の外側配線層
と、前記第１の導体層と前記第１の外側配線層との間を
電気的に接続する導通部材と、前記第２の導体層の上に
積層された第２の外側絶縁層と、前記第２の外側絶縁層
の上に積層された第２の外側配線層と、前記第２の導体
層と前記第２の外側配線層との間を電気的に接続する導
通部材と、前記第１の導体層上に配設された半導体パッ
ケージと、前記半導体パッケージの電源端子と前記第１
の導体層とを電気的に接続する導通部材と、を具備す
る。
【００１４】上記半導体装置において、前記受動素子は
前記半導体パッケージの真下に配設されていることが好
ましい。
前記半導体パッケージの真下に配設されていることが好
ましい。
【００１５】また、上記半導体装置において、前記受動
素子は複数個配設されていても良い。
素子は複数個配設されていても良い。
【００１６】本発明の半導体装置の製造方法は、絶縁性
素板を積層してコア材する工程と、前記コア材に貫通孔
を形成する工程と、前記貫通孔に、両端に第１の端子と
第２の端子を有する受動素子を、前記コア材を横切る方
向にマウントする工程と、前記コア材の第１の面及び第
２の面のそれぞれに、導体板を積層して第１の導体層及
び第２の導体層を形成する工程と、前記コア材を加熱下
に加圧して前記受動素子の各端子と前記導体板との間を
接続する工程と、前記第１の導体層及び第２の導体層を
パターニングしてそれぞれ第１のコアパターン層及び第
２のコアパターン層を形成する工程と、前記第１のコア
パターン層と第２のコアパターン層上にそれぞれ絶縁性
基板及び、導体バンプ群を配設した導体板を積層する工
程と、前記導体板と導体板との間を押圧して前記導体バ
ンプを前記絶縁性基板に貫通させる工程と、前記導体板
をパターニングしてそれぞれ第１の外側パターン層及び
第２の外側パターン層を形成する工程と、前記第１の外
側パターン層と半導体パッケージの電源ラインとを接続
する工程と、を具備する。
素板を積層してコア材する工程と、前記コア材に貫通孔
を形成する工程と、前記貫通孔に、両端に第１の端子と
第２の端子を有する受動素子を、前記コア材を横切る方
向にマウントする工程と、前記コア材の第１の面及び第
２の面のそれぞれに、導体板を積層して第１の導体層及
び第２の導体層を形成する工程と、前記コア材を加熱下
に加圧して前記受動素子の各端子と前記導体板との間を
接続する工程と、前記第１の導体層及び第２の導体層を
パターニングしてそれぞれ第１のコアパターン層及び第
２のコアパターン層を形成する工程と、前記第１のコア
パターン層と第２のコアパターン層上にそれぞれ絶縁性
基板及び、導体バンプ群を配設した導体板を積層する工
程と、前記導体板と導体板との間を押圧して前記導体バ
ンプを前記絶縁性基板に貫通させる工程と、前記導体板
をパターニングしてそれぞれ第１の外側パターン層及び
第２の外側パターン層を形成する工程と、前記第１の外
側パターン層と半導体パッケージの電源ラインとを接続
する工程と、を具備する。
【００１７】上記半導体装置の製造方法において、前記
受動素子は、第１の端子及び第２の端子上にハンダ層又
はハンダペースト層が形成されたものであることが好ま
しい。
受動素子は、第１の端子及び第２の端子上にハンダ層又
はハンダペースト層が形成されたものであることが好ま
しい。
【００１８】更に、前記導体板には、その表面の少なく
とも前記受動素子の端子と対向する部分にハンダペース
ト層を有していてもよい。
とも前記受動素子の端子と対向する部分にハンダペース
ト層を有していてもよい。
【００１９】また、前記受動素子に塗布するハンダやハ
ンダペースト、コア絶縁層に積層する導体板に塗布する
ハンダペーストは、プリプレグをプレスする際の熱で溶
けないような、いわゆる高融点型ハンダ或いは高融点型
ハンダペーストであることが好ましい。
ンダペースト、コア絶縁層に積層する導体板に塗布する
ハンダペーストは、プリプレグをプレスする際の熱で溶
けないような、いわゆる高融点型ハンダ或いは高融点型
ハンダペーストであることが好ましい。
【００２０】本発明では、バイパスコンデンサのような
半導体素子に近接配置させる必要がある受動素子を半導
体素子の真下にあたる位置の基板内部に埋設した構造を
採用しているので、部品点数を減らすことができ、電子
製品の小型化が可能になる。
半導体素子に近接配置させる必要がある受動素子を半導
体素子の真下にあたる位置の基板内部に埋設した構造を
採用しているので、部品点数を減らすことができ、電子
製品の小型化が可能になる。
【００２１】また基板表面に受動素子を配設するスペー
スを確保する必要がなく、プリント配線基板を小型化す
ることができる。
スを確保する必要がなく、プリント配線基板を小型化す
ることができる。
【００２２】
【発明の実施の形態】本発明の実施形態について以下に
説明する。
説明する。
【００２３】図１は本発明に係る半導体装置の製造方法
のフローを示すフローチャートであり、図２〜図１４は
同方法の製造工程の状態を図示した垂直断面図である。
のフローを示すフローチャートであり、図２〜図１４は
同方法の製造工程の状態を図示した垂直断面図である。
【００２４】図２に示したように、まず、絶縁材料基板
のプリプレグ（以下、単に「プリプレグ」という。）を
複数枚、例えば３枚積層し、コア絶縁層として、「コア
材」と呼ばれる多層板の核となる基板を形成する（ステ
ップ１）。
のプリプレグ（以下、単に「プリプレグ」という。）を
複数枚、例えば３枚積層し、コア絶縁層として、「コア
材」と呼ばれる多層板の核となる基板を形成する（ステ
ップ１）。
【００２５】このコア材（コア絶縁層）１０は単にプリ
プレグを重ね、比較的低い温度を加えただけのものであ
り、プリプレグを構成する樹脂は完全には硬化していな
い状態のものである。
プレグを重ね、比較的低い温度を加えただけのものであ
り、プリプレグを構成する樹脂は完全には硬化していな
い状態のものである。
【００２６】次に、図３に示すようにこのコア材１０の
所定の位置に例えばドリル、打抜きプレス、レーザー光
線等を用いて貫通孔１１を形成する（ステップ２）。
所定の位置に例えばドリル、打抜きプレス、レーザー光
線等を用いて貫通孔１１を形成する（ステップ２）。
【００２７】次いで図４に示すように、こうして形成し
た貫通孔１１内に受動素子例えばバイパスコンデンサ１
をその両端子がコア材１０の第１の面と第２の面にそれ
ぞれ向くようにコア材を横切る方向、即ち図中縦型にし
てマウントする（ステップ３）。
た貫通孔１１内に受動素子例えばバイパスコンデンサ１
をその両端子がコア材１０の第１の面と第２の面にそれ
ぞれ向くようにコア材を横切る方向、即ち図中縦型にし
てマウントする（ステップ３）。
【００２８】なお、このときバイパスコンデンサ１の両
端子１ａ，１ｂは予め高融点型ハンダ３，３´で表面を
覆っておく。或いは、両端子１ａ，１ｂ表面に高融点ハ
ンダを含むハンダペーストを塗布しておいてもよい。
端子１ａ，１ｂは予め高融点型ハンダ３，３´で表面を
覆っておく。或いは、両端子１ａ，１ｂ表面に高融点ハ
ンダを含むハンダペーストを塗布しておいてもよい。
【００２９】次に、図５に示すように、前記コア材１０
とは別個に、前記コア材１０と同じ大きさの銅箔などの
薄い導体板２，２´を用意し、これらの導体板２，２´
を前記コア材１０の各面に１枚ずつ重ねる（ステップ
４）。
とは別個に、前記コア材１０と同じ大きさの銅箔などの
薄い導体板２，２´を用意し、これらの導体板２，２´
を前記コア材１０の各面に１枚ずつ重ねる（ステップ
４）。
【００３０】この状態でこれら導体板２，２´をコア材
１０の方向に加熱下にプレスする（ステップ５）。
１０の方向に加熱下にプレスする（ステップ５）。
【００３１】このプレス時の熱により貫通孔１１内にマ
ウントされたバイパスコンデンサ１両端の端子１ａ，１
ｂを覆っているハンダ３，３‘が溶けて導体板２，２´
に各端子１ａ，１ｂがハンダ付けされる。
ウントされたバイパスコンデンサ１両端の端子１ａ，１
ｂを覆っているハンダ３，３‘が溶けて導体板２，２´
に各端子１ａ，１ｂがハンダ付けされる。
【００３２】また、プレス時の熱と圧力とによりコア材
１０の樹脂が軟化して貫通孔１１内壁とバイパスコンデ
ンサ１との間の隙間を埋めこみ、硬化される。その結
果、図６に示したようにコア材１０の厚さ方向にコンデ
ンサ１が埋設され、コア材１０との隙間が樹脂で埋めら
れ、コンデンサ１と導体板２，２´との隙間がハンダ
３，３´で埋められてしっかりと内部に固定された回路
素板（又は素子内蔵コア材）１０´が形成される。な
お、回路素板１０´を製品として得る場合にはこのステ
ップ５で終了する。
１０の樹脂が軟化して貫通孔１１内壁とバイパスコンデ
ンサ１との間の隙間を埋めこみ、硬化される。その結
果、図６に示したようにコア材１０の厚さ方向にコンデ
ンサ１が埋設され、コア材１０との隙間が樹脂で埋めら
れ、コンデンサ１と導体板２，２´との隙間がハンダ
３，３´で埋められてしっかりと内部に固定された回路
素板（又は素子内蔵コア材）１０´が形成される。な
お、回路素板１０´を製品として得る場合にはこのステ
ップ５で終了する。
【００３３】一方、この回路素板１０´を用いて更に多
層化する場合には、図７に示すように、回路素板１０´
両面の導体板２，２´を例えばエッチングなどを用いて
パターニングして（ステップ６）第１のパターン層２ａ
や第２のパターン層２ｂを得る。
層化する場合には、図７に示すように、回路素板１０´
両面の導体板２，２´を例えばエッチングなどを用いて
パターニングして（ステップ６）第１のパターン層２ａ
や第２のパターン層２ｂを得る。
【００３４】回路素板１０´の上に更に多層化する場合
には、上記第１のパターン層２ａや第２のパターン層２
ｂの上に更に絶縁層と導体層とを形成する。
には、上記第１のパターン層２ａや第２のパターン層２
ｂの上に更に絶縁層と導体層とを形成する。
【００３５】即ち、図８に示すように、銅箔などの薄い
導体板４を用意し、この上に例えば印刷技術により銀ペ
ーストを用いて略円錐形の導体バンプ群５，５，…を形
成する（ステップ７）。
導体板４を用意し、この上に例えば印刷技術により銀ペ
ーストを用いて略円錐形の導体バンプ群５，５，…を形
成する（ステップ７）。
【００３６】同様に薄い導体板４´を用意し、この上に
略円錐形の導体バンプ群５´，５´，…を形成する。
略円錐形の導体バンプ群５´，５´，…を形成する。
【００３７】しかる後に前記回路素板１０´の両面にプ
リプレグ６，６´をそれぞれ介して前記導体バンプ群
５，５，…や導体バンプ群５´，５´，…を形成した導
体板４，４´をそれぞれ積層する（ステップ８）。
リプレグ６，６´をそれぞれ介して前記導体バンプ群
５，５，…や導体バンプ群５´，５´，…を形成した導
体板４，４´をそれぞれ積層する（ステップ８）。
【００３８】この状態で加熱下にプレスすると（ステッ
プ９）、図９に示すように、導体バンプ群５，５，…が
絶縁性基板６を貫通し、同様に導体バンプ群５´，５
´，…が絶縁性基板６´を貫通して多層化される。
プ９）、図９に示すように、導体バンプ群５，５，…が
絶縁性基板６を貫通し、同様に導体バンプ群５´，５
´，…が絶縁性基板６´を貫通して多層化される。
【００３９】次いで図１０に示すように、最も外側の導
体板４，４´をパターニングする（ステップ１０）。
体板４，４´をパターニングする（ステップ１０）。
【００４０】更に同様にして、図１１に示すように、銅
箔などの薄い導体板７を用意し、この上に略円錐形の導
体バンプ群８，８，…を形成する（ステップ１１）。
箔などの薄い導体板７を用意し、この上に略円錐形の導
体バンプ群８，８，…を形成する（ステップ１１）。
【００４１】同様に薄い導体板７´を用意し、この上に
略円錐形の導体バンプ群８´，８´，…を形成する。
略円錐形の導体バンプ群８´，８´，…を形成する。
【００４２】しかる後にパターン層４ａ，４ａ´の両面
にプリプレグ９，９´をそれぞれ介して前記導体バンプ
群８，８，…や導体バンプ群８´，８´，…を形成した
導体板７，７´をそれぞれ積層する（ステップ１２）。
にプリプレグ９，９´をそれぞれ介して前記導体バンプ
群８，８，…や導体バンプ群８´，８´，…を形成した
導体板７，７´をそれぞれ積層する（ステップ１２）。
【００４３】この状態で加熱下にプレスすると（ステッ
プ１３）、図１２に示すように、導体バンプ群８，８，
…がプリプレグ９を貫通し、同様に導体バンプ群８´，
８´，…がプリプレグ９´を貫通し多層化される。
プ１３）、図１２に示すように、導体バンプ群８，８，
…がプリプレグ９を貫通し、同様に導体バンプ群８´，
８´，…がプリプレグ９´を貫通し多層化される。
【００４４】こうして得た多層板中間製品の最外層の導
体板７，７´を図１３に示すように、それぞれパターニ
ングして（ステップ１４）配線層７，７ａを得る。
体板７，７´を図１３に示すように、それぞれパターニ
ングして（ステップ１４）配線層７，７ａを得る。
【００４５】しかる後に図１４に示すように、配線層７
の上に半導体パッケージ１２をセットし、この半導体パ
ッケージ１２の端子１３，１３，…を配線層７に例えば
ハンダ付けして半導体素子の実装を行なう（ステップ１
５）。
の上に半導体パッケージ１２をセットし、この半導体パ
ッケージ１２の端子１３，１３，…を配線層７に例えば
ハンダ付けして半導体素子の実装を行なう（ステップ１
５）。
【００４６】このハンダ付けの際に半導体パッケージ１
２の端子１３，１３，…のうち、電源ラインと接続する
ものをハンダ付けする際に、前記バイパスコンデンサ１
の端子１ａと接続するようにハンダ付けする。こうする
ことにより、バイパスコンデンサ１を介して電源ライン
と半導体パッケージ１２とが適切に接続される。
２の端子１３，１３，…のうち、電源ラインと接続する
ものをハンダ付けする際に、前記バイパスコンデンサ１
の端子１ａと接続するようにハンダ付けする。こうする
ことにより、バイパスコンデンサ１を介して電源ライン
と半導体パッケージ１２とが適切に接続される。
【００４７】以上説明したように、本実施形態に係る半
導体装置では、コア材１０の内部にバイパスコンデンサ
１を埋設し、その上側にあたる基板上に半導体パッケー
ジ１２を載置し、前記バイパスコンデンサ１と前記半導
体パッケージ１２の端子１３，１３，…とを接続する際
に、電源ラインと端子１３，１３，との間にバイパスコ
ンデンサを介して接続するようにハンダ付けする。
導体装置では、コア材１０の内部にバイパスコンデンサ
１を埋設し、その上側にあたる基板上に半導体パッケー
ジ１２を載置し、前記バイパスコンデンサ１と前記半導
体パッケージ１２の端子１３，１３，…とを接続する際
に、電源ラインと端子１３，１３，との間にバイパスコ
ンデンサを介して接続するようにハンダ付けする。
【００４８】このように、本実施形態に係る半導体装置
では、バイパスコンデンサのような半導体素子に近接配
置させる必要がある受動素子を半導体素子の真下にあた
る位置の基板内部に埋設した構造を採用しているので、
部品点数を減らすことができ、電子製品の小型化が可能
になる。
では、バイパスコンデンサのような半導体素子に近接配
置させる必要がある受動素子を半導体素子の真下にあた
る位置の基板内部に埋設した構造を採用しているので、
部品点数を減らすことができ、電子製品の小型化が可能
になる。
【００４９】また基板表面に受動素子を配設するスペー
スを確保する必要がなく、プリント配線基板を小型化す
ることができる。
スを確保する必要がなく、プリント配線基板を小型化す
ることができる。
【００５０】更に電源ライン等のプレーンの間にコンデ
ンサチップを介在させた場合、電源が安定し、半導体装
置の信頼性が向上する。
ンサチップを介在させた場合、電源が安定し、半導体装
置の信頼性が向上する。
【００５１】特に現在主流となりつつあるＢＧＡ（ボー
ルグリッドアレイ）やＣＳＰ（チップサイズパッケー
ジ）では、バイパスコンデンサを半導体素子の電源供給
パッド近くの基板上に配設することは基板表面のスペー
ス上不可能であるが、本発明のように構成すればバイパ
スコンデンサを基板内部に埋設するので、半導体素子の
電源供給パッド近くに配設することが可能となる。
ルグリッドアレイ）やＣＳＰ（チップサイズパッケー
ジ）では、バイパスコンデンサを半導体素子の電源供給
パッド近くの基板上に配設することは基板表面のスペー
ス上不可能であるが、本発明のように構成すればバイパ
スコンデンサを基板内部に埋設するので、半導体素子の
電源供給パッド近くに配設することが可能となる。
【００５２】また、半導体装置を設計する際において
も、従来のようにバイパスコンデンサまで太いパターン
の配線を形成させる必要がなくなるので、設計の自由度
が増して設計し易くなる。
も、従来のようにバイパスコンデンサまで太いパターン
の配線を形成させる必要がなくなるので、設計の自由度
が増して設計し易くなる。
【００５３】更に、電源供給部分にバイパスコンデンサ
を配設できるので、半導体装置の特性が大幅に向上す
る。特にＢＧＡやＣＳＰ等の狭ピッチＳＭＤ（サーフェ
スマウントデバイス）においては改良効果が顕著であ
る。
を配設できるので、半導体装置の特性が大幅に向上す
る。特にＢＧＡやＣＳＰ等の狭ピッチＳＭＤ（サーフェ
スマウントデバイス）においては改良効果が顕著であ
る。
【００５４】また、受動素子と導体板との間をハンダ付
けする場合には、単なる機械的な圧力による接触ではな
く、溶融したハンダにより広い面積で電気的に接続され
ているので、確実な接続が形成され、半導体装置の信頼
性が向上する。
けする場合には、単なる機械的な圧力による接触ではな
く、溶融したハンダにより広い面積で電気的に接続され
ているので、確実な接続が形成され、半導体装置の信頼
性が向上する。
【００５５】更に本実施形態で説明した製造方法によれ
ば、従来のプリント配線基板の製造設備を殆どそのまま
利用できるので、容易に製造することができる。
ば、従来のプリント配線基板の製造設備を殆どそのまま
利用できるので、容易に製造することができる。
【００５６】また、埋設された受動素子が加熱プレスに
より周囲のプリプレグの樹脂が流れてきて受動素子と貫
通孔との間の隙間を埋めて固めるため、しっかりと固定
され、信頼性が向上する。
より周囲のプリプレグの樹脂が流れてきて受動素子と貫
通孔との間の隙間を埋めて固めるため、しっかりと固定
され、信頼性が向上する。
【００５７】更に、本実施形態では、受動素子をコア材
の厚さ方向に向けて両端の端子が導体板と対向するよう
にマウントする。ここで多層板では電源をレイヤで分け
ることが多いので、その電源間にコンデンサ等の受動素
子を埋設することにより電源が安定し、信頼性の高い半
導体装置を得ることができる。
の厚さ方向に向けて両端の端子が導体板と対向するよう
にマウントする。ここで多層板では電源をレイヤで分け
ることが多いので、その電源間にコンデンサ等の受動素
子を埋設することにより電源が安定し、信頼性の高い半
導体装置を得ることができる。
【００５８】同様に、受動素子をコア材の厚さ方向にマ
ウントするので、受動素子両端の各端子を無理無く基板
の導体層に接続することができる。また、異なるプレー
ンへの接続が可能となるので、バイパスコンデンサ等に
も非常に有効に適用できるとともに、他の層への接続が
部品を介して行なうことができ、チップ抵抗を用いた終
端の役割をさせることも可能である。
ウントするので、受動素子両端の各端子を無理無く基板
の導体層に接続することができる。また、異なるプレー
ンへの接続が可能となるので、バイパスコンデンサ等に
も非常に有効に適用できるとともに、他の層への接続が
部品を介して行なうことができ、チップ抵抗を用いた終
端の役割をさせることも可能である。
【００５９】更に、本実施形態で説明した製造方法によ
れば、従来法のように抵抗体の印刷部分が形成されてい
ないので、市販の受動素子をそのまま利用でき、あらゆ
る種類の抵抗やコンデンサ等のチップ部品を基板内部に
埋設できる。また、その精度も非常に高い特性を発揮さ
せることができる。
れば、従来法のように抵抗体の印刷部分が形成されてい
ないので、市販の受動素子をそのまま利用でき、あらゆ
る種類の抵抗やコンデンサ等のチップ部品を基板内部に
埋設できる。また、その精度も非常に高い特性を発揮さ
せることができる。
【００６０】（第２の実施の形態）以下、本発明に係る
第２の実施形態について説明する。本実施形態のうち、
上記第１の実施形態と重複する内容については説明を省
略する。
第２の実施形態について説明する。本実施形態のうち、
上記第１の実施形態と重複する内容については説明を省
略する。
【００６１】本実施形態では、図１６に示すように半導
体パッケージ１２の下にあたる位置の基板の内部に複数
の受動素子Ｃ１，Ｃ２，Ｒを埋設した。
体パッケージ１２の下にあたる位置の基板の内部に複数
の受動素子Ｃ１，Ｃ２，Ｒを埋設した。
【００６２】このように本実施形態では、複数個の受動
素子を基板内部に埋設した構造となっているので、半導
体装置の集積度をより高くすることができ、半導体装置
の小型化に貢献できる。
素子を基板内部に埋設した構造となっているので、半導
体装置の集積度をより高くすることができ、半導体装置
の小型化に貢献できる。
【００６３】なお、本発明は上記実施形態の記載内容に
限定されるものではない、例えば、上記実施形態では受
動素子１の両端子１ａ，１ｂ上に予め適用したハンダ
３，３´を利用して導体層２，２´にハンダ付けする構
成としたが、導体層２，２´の表面全体或いは受動素子
１の両端子１ａ，１ｂと対向する部分の表面にハンダペ
ーストを塗布してから積層、プレスすることによりハン
ダ付けするようにしてもよいし、単に圧接して物理的に
接触させるだけでもよい。
限定されるものではない、例えば、上記実施形態では受
動素子１の両端子１ａ，１ｂ上に予め適用したハンダ
３，３´を利用して導体層２，２´にハンダ付けする構
成としたが、導体層２，２´の表面全体或いは受動素子
１の両端子１ａ，１ｂと対向する部分の表面にハンダペ
ーストを塗布してから積層、プレスすることによりハン
ダ付けするようにしてもよいし、単に圧接して物理的に
接触させるだけでもよい。
【００６４】
【発明の効果】本発明によれば、基板の中心にあたるコ
ア材の中にバイパスコンデンサ等の受動素子を埋設して
いるので、基板表面に配設する部品点数が削減でき、そ
れにより半導体装置、曳いてはこの半導体装置を用いる
電子製品を小型化することができる。
ア材の中にバイパスコンデンサ等の受動素子を埋設して
いるので、基板表面に配設する部品点数が削減でき、そ
れにより半導体装置、曳いてはこの半導体装置を用いる
電子製品を小型化することができる。
【００６５】また、電源ライン等のプレーンの間にコン
デンサチップを介在させた場合、電源が安定し、半導体
装置の信頼性が向上する。
デンサチップを介在させた場合、電源が安定し、半導体
装置の信頼性が向上する。
【００６６】特に現在主流となりつつあるＢＧＡやＣＳ
Ｐでは、バイパスコンデンサを半導体素子の電源供給パ
ッド近くの基板上に配設することは基板表面のスペース
上不可能であるが、本発明のように構成すればバイパス
コンデンサを基板内部に埋設するので、半導体素子の電
源供給パッド近くに配設することが可能となる。
Ｐでは、バイパスコンデンサを半導体素子の電源供給パ
ッド近くの基板上に配設することは基板表面のスペース
上不可能であるが、本発明のように構成すればバイパス
コンデンサを基板内部に埋設するので、半導体素子の電
源供給パッド近くに配設することが可能となる。
【００６７】また、半導体装置を設計する際において
も、従来のようにバイパスコンデンサまで太いパターン
の配線を形成させる必要がなくなるので、設計の自由度
が増して設計し易くなる。
も、従来のようにバイパスコンデンサまで太いパターン
の配線を形成させる必要がなくなるので、設計の自由度
が増して設計し易くなる。
【００６８】更に、電源供給部分にバイパスコンデンサ
を配設できるので、半導体装置の特性が大幅に向上す
る。特にＢＧＡやＣＳＰ等の狭ピッチＳＭＤにおいては
改良効果が顕著である。
を配設できるので、半導体装置の特性が大幅に向上す
る。特にＢＧＡやＣＳＰ等の狭ピッチＳＭＤにおいては
改良効果が顕著である。
【００６９】また、受動素子と導体板との間をハンダ付
けする場合には、単なる機械的な圧力による接触ではな
く、溶融したハンダにより広い面積で電気的に接続され
ているので、確実な接続が形成され、半導体装置の信頼
性が向上する。
けする場合には、単なる機械的な圧力による接触ではな
く、溶融したハンダにより広い面積で電気的に接続され
ているので、確実な接続が形成され、半導体装置の信頼
性が向上する。
【図１】本発明に係る半導体装置の製造方法のフローを
示すフローチャートである。
示すフローチャートである。
【図２】本発明に係る半導体装置の製造方法の各製造工
程を図示した垂直断面図である。
程を図示した垂直断面図である。
【図３】本発明に係る半導体装置の製造方法の各製造工
程を図示した垂直断面図である。
程を図示した垂直断面図である。
【図４】本発明に係る半導体装置の製造方法の各製造工
程を図示した垂直断面図である。
程を図示した垂直断面図である。
【図５】本発明に係る半導体装置の製造方法の各製造工
程を図示した垂直断面図である。
程を図示した垂直断面図である。
【図６】本発明に係る半導体装置の製造方法の各製造工
程を図示した垂直断面図である。
程を図示した垂直断面図である。
【図７】本発明に係る半導体装置の製造方法の各製造工
程を図示した垂直断面図である。
程を図示した垂直断面図である。
【図８】本発明に係る半導体装置の製造方法の各製造工
程を図示した垂直断面図である。
程を図示した垂直断面図である。
【図９】本発明に係る半導体装置の製造方法の各製造工
程を図示した垂直断面図である。
程を図示した垂直断面図である。
【図１０】本発明に係る半導体装置の製造方法の各製造
工程を図示した垂直断面図である。
工程を図示した垂直断面図である。
【図１１】本発明に係る半導体装置の製造方法の各製造
工程を図示した垂直断面図である。
工程を図示した垂直断面図である。
【図１２】本発明に係る半導体装置の製造方法の各製造
工程を図示した垂直断面図である。
工程を図示した垂直断面図である。
【図１３】本発明に係る半導体装置の製造方法の各製造
工程を図示した垂直断面図である。
工程を図示した垂直断面図である。
【図１４】本発明に係る半導体装置の製造方法の各製造
工程を図示した垂直断面図である。
工程を図示した垂直断面図である。
【図１５】本発明に係る半導体装置の変形例を図示した
垂直断面図である。
垂直断面図である。
１０…コア材（コア絶縁層）、 ２…導体板、 ２´…導体板、 １…バイパスコンデンサ、 ６…プリプレグ、 ６´…プリプレグ、 ４…導体板、 ４´…導体板、 ５…導体バンプ、 ５´…導体バンプ、 ７…導体板、 ７´…導体板、 ８…導体バンプ、 ８´…導体バンプ、 ９…導体板、 ９´…導体板、 １２…半導体パッケージ、 １３…端子。
Claims (11)
- 【請求項１】 コア絶縁層と、 前記コア絶縁層の一方の面に積層された第１の導体層
と、 前記コア絶縁層の他方の面に積層された第２の導体層
と、 前記第１の導体層と接続された第１の端子と、前記第２
の導体層と接続された第２の端子とを備え、前記コア絶
縁層を横切る方向に埋設された受動素子と、 前記第１の導体層の上に積層された第１の外側絶縁層
と、 前記第１の外側絶縁層の上に積層された第１の外側配線
層と、 前記第１の導体層と前記第１の外側配線層との間を電気
的に接続する導通部材と、 前記第２の導体層の上に積層された第２の外側絶縁層
と、 前記第２の外側絶縁層の上に積層された第２の外側配線
層と、 前記第２の導体層と前記第２の外側配線層との間を電気
的に接続する導通部材と、 を具備するプリント配線基板。 - 【請求項２】 請求項１に記載のプリント配線基板であ
って、前記受動素子の第１の端子が前記第１の導体層に
ハンダ付けされ、第２の端子が前記第２の導体層にハン
ダ付けされていることを特徴とするプリント配線基板。 - 【請求項３】 請求項１に記載のプリント配線基板であ
って、前記受動素子がバイパスコンデンサであることを
特徴とするプリント配線基板。 - 【請求項４】 コア絶縁層と、 前記コア絶縁層の一方の面に積層された第１の導体層
と、 前記コア絶縁層の他方の面に積層された第２の導体層
と、 前記第１の導体層と接続された第１の端子と、前記第２
の導体層と接続された第２の端子とを備え、前記コア絶
縁層を横切る方向に埋設された受動素子と、 を具備するプリント配線用回路素板。 - 【請求項５】 請求項４に記載のプリント配線用回路素
板であって、前記受動素子がバイパスコンデンサである
ことを特徴とするプリント配線用回路素板。 - 【請求項６】 コア絶縁層と、 前記コア絶縁層の一方の面に積層された第１の導体層
と、 前記コア絶縁層の他方の面に積層された第２の導体層
と、 前記第１の導体層と接続された第１の端子と、前記第２
の導体層と接続された第２の端子とを備え、前記コア絶
縁層を横切る方向に埋設された受動素子と、 前記第１の導体層の上に積層された第１の外側絶縁層
と、 前記第１の外側絶縁層の上に積層された第１の外側配線
層と、 前記第１の導体層と前記第１の外側配線層との間を電気
的に接続する導通部材と、 前記第２の導体層の上に積層された第２の外側絶縁層
と、 前記第２の外側絶縁層の上に積層された第２の外側配線
層と、 前記第２の導体層と前記第２の外側配線層との間を電気
的に接続する導通部材と、 前記第１の導体層上に配設された半導体パッケージと、 前記半導体パッケージの電源端子と前記第１の導体層と
を電気的に接続する導通部材と、 を具備する半導体装置。 - 【請求項７】 請求項６に記載の半導体装置であって、
前記受動素子が前記半導体パッケージの真下に配設され
ていることを特徴とする半導体装置。 - 【請求項８】 請求項６又は７に記載の半導体装置であ
って、前記受動素子が複数個配設されていることを特徴
とする半導体装置。 - 【請求項９】 絶縁性素板を積層してコア材を形成する
工程と、 前記コア材に貫通孔を形成する工程と、 前記貫通孔に、両端に第１の端子と第２の端子を有する
受動素子を、前記コア材を横切る方向にマウントする工
程と、 前記コア材の第１の面及び第２の面のそれぞれに、導体
板を積層して第１の導体層及び第２の導体層を形成する
工程と、 前記コア材を加熱下に加圧して前記受動素子の各端子と
前記導体板との間を接続する工程と、 前記第１の導体層及び第２の導体層をパターニングして
それぞれ第１のコアパターン層及び第２のコアパターン
層を形成する工程と、 前記第１のコアパターン層と第２のコアパターン層上に
それぞれ絶縁性基板及び、導体バンプ群を配設した導体
板を積層する工程と、 前記導体板と導体板との間を押圧して前記導体バンプを
前記絶縁性基板に貫通させる工程と、 前記導体板をパターニングしてそれぞれ第１の外側パタ
ーン層及び第２の外側パターン層を形成する工程と、 前記第１の外側パターン層と半導体パッケージの電源ラ
インとを接続する工程と、 を具備する半導体装置の製造方法。 - 【請求項１０】 請求項９に記載の半導体装置の製造方
法であって、前記受動素子の第１の端子及び第２の端子
上にハンダ層又はハンダペースト層が形成されたもので
あることを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項９に記載の半導体装置の製造方
法であって、前記導体板が、その表面の少なくとも前記
受動素子の端子と対向する部分にハンダペースト層を有
するものであることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086955A JP3930222B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086955A JP3930222B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274555A true JP2001274555A (ja) | 2001-10-05 |
| JP3930222B2 JP3930222B2 (ja) | 2007-06-13 |
Family
ID=18603047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000086955A Expired - Lifetime JP3930222B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3930222B2 (ja) |
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|---|---|---|---|---|
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| JP2005135995A (ja) * | 2003-10-28 | 2005-05-26 | Matsushita Electric Works Ltd | 回路部品内蔵モジュール、回路部品内蔵モジュールの製造方法、および多層構造回路部品内蔵モジュール、多層構造回路部品内蔵モジュールの製造方法 |
| JP2006156669A (ja) * | 2004-11-29 | 2006-06-15 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
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-
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- 2000-03-27 JP JP2000086955A patent/JP3930222B2/ja not_active Expired - Lifetime
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