JPH04139894A - 多層セラミック基板 - Google Patents
多層セラミック基板Info
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- JPH04139894A JPH04139894A JP2264067A JP26406790A JPH04139894A JP H04139894 A JPH04139894 A JP H04139894A JP 2264067 A JP2264067 A JP 2264067A JP 26406790 A JP26406790 A JP 26406790A JP H04139894 A JPH04139894 A JP H04139894A
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- 239000000758 substrate Substances 0.000 title claims abstract description 51
- 239000000919 ceramic Substances 0.000 title claims abstract description 37
- 239000004020 conductor Substances 0.000 claims abstract description 10
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 abstract description 4
- 239000005751 Copper oxide Substances 0.000 abstract description 4
- 229910000431 copper oxide Inorganic materials 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 238000004080 punching Methods 0.000 abstract description 2
- 229910000679 solder Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000006071 cream Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンピュータ等の電子機器に用いられる優れ
た接続信頼性を有する多層セラミック基板に関する。
た接続信頼性を有する多層セラミック基板に関する。
従来の技術
第４図は従来の多層セラミック基板の断面園であり、図
において１は多層セラミック基板を構成する最外層基板
、２は最外層基板１の表面に設けられた電極ランド、３
は多層セラミック基板の各層に設けられた配線パターン
を接続するだめのビアホール導体、４は多層セラミック
基板を構成する各内層基板、５ａは最外層基板１の表面
に設けられている配線パターンであり、５ｂは各内層基
板４の表面に設けられている内層配線パターンである。
において１は多層セラミック基板を構成する最外層基板
、２は最外層基板１の表面に設けられた電極ランド、３
は多層セラミック基板の各層に設けられた配線パターン
を接続するだめのビアホール導体、４は多層セラミック
基板を構成する各内層基板、５ａは最外層基板１の表面
に設けられている配線パターンであり、５ｂは各内層基
板４の表面に設けられている内層配線パターンである。
第６図は同じ〈従来の多層セラミック基板にｌｈ。
子部品を実装した状態を示す拡大断面図であり、図にお
いて６は電極ランド２の半田コートを必要としない箇所
に塗布されたオーバコート材、７は多層セラミック基板
の表面に実装されたり一ド８を有する半導体集積回路等
の電子部品、９は電極ランド２上に施され、リード８を
リフロー炉によって接合するための半田層である。
いて６は電極ランド２の半田コートを必要としない箇所
に塗布されたオーバコート材、７は多層セラミック基板
の表面に実装されたり一ド８を有する半導体集積回路等
の電子部品、９は電極ランド２上に施され、リード８を
リフロー炉によって接合するための半田層である。
次にその構成と工程について説明する。
グリーンシート法によって形成されたセラミックシート
に機械的に穴をあけた後、このセラミックシートの表面
に酸化銅ペーストを印刷し、ビアホール導体３および内
層配線パターン５ｂを形成し、これらのセラミックシー
トを積層し、加圧し、還元焼成する。
に機械的に穴をあけた後、このセラミックシートの表面
に酸化銅ペーストを印刷し、ビアホール導体３および内
層配線パターン５ｂを形成し、これらのセラミックシー
トを積層し、加圧し、還元焼成する。
このように構成された多層セラミック基板の最外層基板
１のビアホール導体３と接して電極ランド２および配線
パターン６ａを最外層基板１０表面に銅ペーストを印刷
し、焼成することによって多層セラミック基板が完成し
、次にこの上に電子部品７が搭載される。
１のビアホール導体３と接して電極ランド２および配線
パターン６ａを最外層基板１０表面に銅ペーストを印刷
し、焼成することによって多層セラミック基板が完成し
、次にこの上に電子部品７が搭載される。
発明が解決しようとする課題
しかしながら上記従来の多層セラミック基板では、表面
の電極ランド２が最外層基板１のビアホル導体３と接し
て形成されているため電極ランド２は多層セラミック基
板に直接接合しており、電子部品７が実装された後、ヒ
ートサイクル試験等において、それぞれの構成材料の熱
膨張係数の違いによるストレスによって多層セラミック
基板と電極ランド２との密着強度が著しく劣化するとい
う課題があった。
の電極ランド２が最外層基板１のビアホル導体３と接し
て形成されているため電極ランド２は多層セラミック基
板に直接接合しており、電子部品７が実装された後、ヒ
ートサイクル試験等において、それぞれの構成材料の熱
膨張係数の違いによるストレスによって多層セラミック
基板と電極ランド２との密着強度が著しく劣化するとい
う課題があった。
本発明は上記課題を解決するものであシ、最外層基板と
電極ランドとの密着強度が極めて高く、また信頼性に優
れた多層上ラミック基板を提供することを目的とする。
電極ランドとの密着強度が極めて高く、また信頼性に優
れた多層上ラミック基板を提供することを目的とする。
課題を解決するだめの手段
本発明は上記目的を達成するために、最外層基板上の電
極ランド上に部品実装用の表面電極ランドを重ねて設け
たものである。
極ランド上に部品実装用の表面電極ランドを重ねて設け
たものである。
作 用
したがって本発明によれば、最外層基板の′電極ランド
の上に表面電極ランドを重ねて設けることにより、表面
電極ランドが最外層基板と直接結合していないため、熱
膨張係数の相違によるストレスを緩和できる。
の上に表面電極ランドを重ねて設けることにより、表面
電極ランドが最外層基板と直接結合していないため、熱
膨張係数の相違によるストレスを緩和できる。
実施例
第１図は本発明の一実施例の構成を示す断面図であり、
図において１０は多層セラミック基板を構成する上部最
外層基板、１１はその上部最外層基板１０の−に面に酸
化銅ペーストを印刷し、還元焼成した電極ランド、１２
はさらにその？ｊＥ極ランド１１の上面に銅ペーストを
印刷し、焼成した表面電極ランド、１３は多層セラミッ
ク基板を構成する各内層基板、１４ａは上部最外層基板
１０の表面に形成した表面配線パターン、１４ｂは各内
層基板１３の表面に形成されている内層配線ノくターン
、１５は多層上ラミック基板の各層に設けられた配線パ
ターンを電気的に接続するだめのビアホール導体、１６
は多層セラミック基板を構成する下部最外層基板であり
、その上面には上部最外層基板１０と同じく電極ランド
１１１表面電極ランド１２および表面配線パターン１４
ａが設けられている。
図において１０は多層セラミック基板を構成する上部最
外層基板、１１はその上部最外層基板１０の−に面に酸
化銅ペーストを印刷し、還元焼成した電極ランド、１２
はさらにその？ｊＥ極ランド１１の上面に銅ペーストを
印刷し、焼成した表面電極ランド、１３は多層セラミッ
ク基板を構成する各内層基板、１４ａは上部最外層基板
１０の表面に形成した表面配線パターン、１４ｂは各内
層基板１３の表面に形成されている内層配線ノくターン
、１５は多層上ラミック基板の各層に設けられた配線パ
ターンを電気的に接続するだめのビアホール導体、１６
は多層セラミック基板を構成する下部最外層基板であり
、その上面には上部最外層基板１０と同じく電極ランド
１１１表面電極ランド１２および表面配線パターン１４
ａが設けられている。
第２図は多層セラミック基板の上に電子部品などを実装
した状態を示す拡大部分断面図であり、図において１７
は半田コートを必要としない部分の表面電極ランド１２
および表面配線パターン１４６などを保護するために塗
布したオーバーコート材、１８は半導体集積回路等の電
子部品、１９はそのリード、２ｏは電子部品１８のり一
ド１９を表面電極ランド１２に接合するためにリフロ炉
によって加熱溶融して形成された半田層である。
した状態を示す拡大部分断面図であり、図において１７
は半田コートを必要としない部分の表面電極ランド１２
および表面配線パターン１４６などを保護するために塗
布したオーバーコート材、１８は半導体集積回路等の電
子部品、１９はそのリード、２ｏは電子部品１８のり一
ド１９を表面電極ランド１２に接合するためにリフロ炉
によって加熱溶融して形成された半田層である。
第３図はビアホール導体１６と電極ランド１１が重複し
た箇所の上に表面電極ランド１２を設けて電子部品１８
を実装した状態を示す拡大断面図である。
た箇所の上に表面電極ランド１２を設けて電子部品１８
を実装した状態を示す拡大断面図である。
次に上記実施例の構成および工程について説明する。グ
リーンシート法によって形成されたセラミックシートに
パンチングにより穴をあけた後、このセラミックシート
の表面に酸化銅ペーストを印刷し、電極ランド１１．ビ
アホール導体１６および表面配線パターン１４ａまたは
内層配線パターン１４ｂを形成して乾燥後、各セラミッ
クシトを積層、加圧し還元焼成する。
リーンシート法によって形成されたセラミックシートに
パンチングにより穴をあけた後、このセラミックシート
の表面に酸化銅ペーストを印刷し、電極ランド１１．ビ
アホール導体１６および表面配線パターン１４ａまたは
内層配線パターン１４ｂを形成して乾燥後、各セラミッ
クシトを積層、加圧し還元焼成する。
この後、上部最外層基板１０の電極ランド１１の上面に
表面電極ランド１２を重ねて形成する。
表面電極ランド１２を重ねて形成する。
次に第２図に示すようにこの表面電極ランド１２の上に
クリーム半田を印刷し、さらにこの上に半導体集積回路
等の電子部品１８のり一ド１９をのせ、リフロー炉にて
加熱溶融することによって半田層２０が形成し接合され
る。
クリーム半田を印刷し、さらにこの上に半導体集積回路
等の電子部品１８のり一ド１９をのせ、リフロー炉にて
加熱溶融することによって半田層２０が形成し接合され
る。
このように上記実施例によれば、電極ランド１１の上に
表面電極ランド１２を車ねて設けることにより、表面電
極ランド１２が直接多層セラミック基板に接触すること
がないためヒートサイクル試験における応力によるスト
レスの影響は小さくなり、多層セラミック基板と電子部
品１８との接続信頼性が向上する。
表面電極ランド１２を車ねて設けることにより、表面電
極ランド１２が直接多層セラミック基板に接触すること
がないためヒートサイクル試験における応力によるスト
レスの影響は小さくなり、多層セラミック基板と電子部
品１８との接続信頼性が向上する。
なお、第４図に示すように、ビアホール導体１６の」二
に″上極ランド１１を設け、さらにこの上に表面電極ラ
ンド１２を設けても同様の効果が得られる。
に″上極ランド１１を設け、さらにこの上に表面電極ラ
ンド１２を設けても同様の効果が得られる。
発明の効果
上記実施例より明らかなように本発明は、多層セラミッ
ク基板を構成する基板上の電極ランドの上にさらに表面
電極ランドを重ねて形成しているため電子部品のリード
を接合する電極ランドが直接多層セラミンク基板に接す
る場合に比べ ヒトサイクル試験によるストレスの影響
を少なくできるという効果を有する。
ク基板を構成する基板上の電極ランドの上にさらに表面
電極ランドを重ねて形成しているため電子部品のリード
を接合する電極ランドが直接多層セラミンク基板に接す
る場合に比べ ヒトサイクル試験によるストレスの影響
を少なくできるという効果を有する。
第１図は本発明の一実施例における多層セラミック基板
の要部断面図、第２図は同多層セラミック基板に電子部
品を実装した状態を示す要部拡大断面図、第３図は他の
実施例における多層セラミック基板に電子部品を実装し
た状態を示す要部拡大断面図、第４図は従来の多層セラ
ミック基板の断面図、第６図は従来の多層セラミック基
板に′電子部品を実装した状態を示す要部拡大断面図で
ある。 １０・・・・・・上部最外層基板、１１・・・・・・電
極ランド、１２・・・・表面電極ランド、１３・・・・
・・内層基板、１４ａ・・・・・・表面配線パターン
１４ｂ・・・・・・内層配線パターン、１５・・・・・
・ビアホール４体、１６・・・・・下部最外層基板。 代理人の氏名 弁理士 小鍜治 明 ほか２名ｑ）
の要部断面図、第２図は同多層セラミック基板に電子部
品を実装した状態を示す要部拡大断面図、第３図は他の
実施例における多層セラミック基板に電子部品を実装し
た状態を示す要部拡大断面図、第４図は従来の多層セラ
ミック基板の断面図、第６図は従来の多層セラミック基
板に′電子部品を実装した状態を示す要部拡大断面図で
ある。 １０・・・・・・上部最外層基板、１１・・・・・・電
極ランド、１２・・・・表面電極ランド、１３・・・・
・・内層基板、１４ａ・・・・・・表面配線パターン
１４ｂ・・・・・・内層配線パターン、１５・・・・・
・ビアホール４体、１６・・・・・下部最外層基板。 代理人の氏名 弁理士 小鍜治 明 ほか２名ｑ）
Claims (1)
- １枚または積層された複数枚の内層基板の両側に表面
に電極ランドを有する最外層基板を積層し、前記内層基
板上の配線パターンと前記最外層基板上の配線パターン
とをビアホール導体により接続した積層セラミック基板
において、前記最外層基板上の電極ランド上に部品実装
用の表面電極ランドを重ねて設けた多層セラミック基板
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264067A JP2961859B2 (ja) | 1990-10-01 | 1990-10-01 | 多層セラミック基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264067A JP2961859B2 (ja) | 1990-10-01 | 1990-10-01 | 多層セラミック基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04139894A true JPH04139894A (ja) | 1992-05-13 |
| JP2961859B2 JP2961859B2 (ja) | 1999-10-12 |
Family
ID=17398063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264067A Expired - Fee Related JP2961859B2 (ja) | 1990-10-01 | 1990-10-01 | 多層セラミック基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961859B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0584726A1 (en) * | 1992-08-21 | 1994-03-02 | Sumitomo Metal Ceramics Inc. | Method of fabricating ceramic circuit substrate |
| US7019398B2 (en) | 2002-06-18 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5035062B2 (ja) | 2008-03-25 | 2012-09-26 | 株式会社日本マイクロニクス | 多層配線基板及びこれを用いた電気的接続装置 |
| CN106658945A (zh) * | 2016-12-19 | 2017-05-10 | 广东威创视讯科技股份有限公司 | 一种基于pcb测试的加工工艺及pcb板 |
-
1990
- 1990-10-01 JP JP2264067A patent/JP2961859B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0584726A1 (en) * | 1992-08-21 | 1994-03-02 | Sumitomo Metal Ceramics Inc. | Method of fabricating ceramic circuit substrate |
| US7019398B2 (en) | 2002-06-18 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2961859B2 (ja) | 1999-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |