KR101127893B1 - 반도체장치 - Google Patents

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KR101127893B1
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semiconductor device
layer
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테루아키 칸자키
요시노리 데구치
카즈노부 미키
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 본딩 패드에서 발생하는 응력에 대한 강도를 향상시키는 것이 가능한 반도체장치를 제공하는 것을 목적으로 한다. 본 발명에 따른 반도체장치에 있어서는, 반도체칩 위에 본딩 패드(1)가 여러 개 설치된다. 각각의 본딩 패드(1)에 있어서는, 최상층의 배선층을 사용하여 형성된 제1메탈(11) 아래에, 라인 형상의 제2메탈(12)이 여러 개 설치된다. 그리고, 상기 목적을 달성하기 위하여, 본딩 패드(1)는, 제2메탈(12)의 길이 방향으로 나란히 설치된다. 즉, 제2메탈(2)의 길이 방향(L1)과, 본딩 패드(1)의 배열 방향(L2)이 같은 방향이 되도록, 본딩 패드(1)를 나란히 배치한다.
본딩 패드, 응력, 반도체칩, 메탈, 길이 방향, 배열 방향

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 본딩 패드를 가지는 반도체장치의 구조에 관하며, 특히, 프로빙이나 와이어 본딩 시에 본딩 패드에 걸리는 응력(스트레스)에 대한 강도를 향상시키기 위한 기술에 관한 것이다.
반도체칩의 전기적 시험에 있어서의 프로빙이나, 반도체장치의 조립시에 있어서의 와이어 본딩 시에는, 반도체칩 윗면에 형성된 본딩 패드에 기계적인 응력이 가해진다. 본딩 패드에 가해지는 응력은, 해당 패드 아래의 층간 절연막에 크랙을 발생시켜, 와이어 본딩 시의 패드 이탈을 일으키는 원인이 되고 있다.
그 때문에 종래는, 본딩 패드의 바탕에 텅스텐 등의 금속층을 씌우는 것으로, 이 금속층에 응력을 흡수시키는 방법이 취해지고 있었다. 보통, 본딩 패드는 최상의 배선층(최상층 배선층)을 사용하여 형성되고, 바탕의 금속층은 상층 배선층과 그 아래의 배선층(하층 배선층)을 접속하기 위한 비어(Via)를 사용하여 형성된다.
즉, 바탕 금속층의 형성은, 상층 배선층과 하층 배선층을 접속하기 위한 본 래의 비어의 형성과 같은 공정으로 행해진다.
바탕 금속층의 크기는, 본딩 패드의 크기와 같은 정도로 할 필요가 있으며, 본래의 비어에 비해 상당히 큰 구경이 된다. 그 때문에 종래의 반도체장치의 제조 공정에서는, 대구경의 비어(바탕 금속층)와 소구경의 비어(본래의 비어)가 동시에 형성되도록 되어 있다. 그러나, 대구경의 비어 홀과 소구경의 비어 홀은, 에칭 속도가 다르기 때문에, 대구경의 비어 홀과 소구경의 비어 홀의 양쪽에서 적절한 에칭량을 얻는 것이 곤란하여, 가공 정밀도가 저하하게 된다. 또한 비어 홀 내에 금속을 퇴적시킬 때, 대구경의 비어 홀은 소구경의 비어 홀에 비해 메탈이 완전히 메워질 때까지 장시간을 필요로 하기 때문에 충분히 금속의 막두께를 확보할 수 없고, 그에 기인하여 대구경의 비어의 윗면은 디싱이 발생하기 쉽다. 즉 바탕 금속층의 윗면의 높이는 불균일하게 되므로, 그 위에 형성하는 본딩 패드의 윗면의 높이를 균일하게 하는 것이 곤란하게 된다. 본딩 패드의 윗면의 높이가 불균일하면, 확실한 프로빙이나 와이어 본딩이 곤란하게 되어, 반도체장치의 신뢰성이 저하된다.
한편, 본딩 패드의 바탕 금속층을, 대구경의 비어 대신에, 복수의 라인 형상(긴 모양)으로 하여 형성하는 기술이 알려져 있다(예를 들면 특허문헌 1-3). 바탕 금속층을 복수의 라인 형상으로 하면, 위의 문제는 해결된다.
특허문헌 1 : 일본국 공개특허공보 특개2002-110731호 공보
특허문헌 2 : 일본국 공개특허공보 특개평10-199925호 공보
특허문헌 3 : 일본국 공개특허공보 특개평6-196525호 공보
그러나, 본딩 패드의 바탕 금속층을 복수의 라인 형상으로 하여 형성했을 경우, 바탕 금속층으로서 대구경의 비어를 설치한 경우와 비교하여, 특정한 방향으로부터의 응력으로 대하여 크게 강도가 떨어지는 것이 우려된다. 예를 들면 특허문헌 1에 있어서는, 바탕 금속층의 길이 방향(라인 방향)과, 프로빙 시의 프로브의 진입 방향이 평면에서 볼 때 수직이 되었을 경우(즉, 응력의 인가방향이 바탕 금속층의 라인 방향으로 평면에서 보아 수직인 경우)에, 라인 형상의 바탕 금속층의 측벽과 층간막 사이에서 크랙이 쉽게 생기는 것을 나타내고 있다.
본딩 패드에 걸리는 외부로부터의 응력에 의해, 그 아래의 절연막에 크랙이 생겨 그것이 배선에까지 이르면, 해당 배선의 금속 마이그레이션 내성이 열화하게 된다. 또한 배선이 본딩 패드의 아래쪽을 지나가도록 배치되어 있는 구조는, 비교적 강도가 약하여, 크랙이 발생하기 쉬워지는 경향에 있다. 따라서, 크랙의 발생을 방지하기 위해서는, 본딩 패드의 아래쪽으로 부주의하게 배선을 통과시키지 않는 것이 바람직하다. 그러나, 반도체장치를 고집적화하기 위해서는, 본딩 패드 아래의 영역도 유효하게 이용할 필요가 있고, 본딩 패드의 아래쪽에도 배선을 설치하도록 하고 있다.
[발명의 개시]
본 발명은 이상과 같은 과제를 해결하기 위한 것으로서, 본딩 패드에서 발생하는 응력에 대한 강도를 향상시키는 것이 가능한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 제1의 국면에 따른 반도체장치는, 최상층 배선층을 사용하여 형성된 제1메탈과, 상기 제1메탈 아래에 배치되어 이 제1메탈과 접속하는 복수의 라인 형상의 제2메탈을 가지는 본딩 패드를 여러 개 구비하는 반도체장치이며, 상기 복수의 본딩 패드가, 상기 라인 형상의 제2메탈의 길이 방향으로 나란히 배치되어 있는 것이다.
본 발명의 제2의 국면에 따른 반도체장치는, 최상층 배선층을 사용하여 형성된 제1메탈과, 상기 제1메탈 아래에 배치되어 이 제1메탈과 접속하는 복수의 라인 형상의 제2메탈을 가지는 본딩 패드를 구비하는 반도체장치이며, 상기 복수의 제2메탈은 상기 제1메탈 아래의 절연막에 매립되고 있고, 이 절연막 내에서 그 상부가 서로 접속하고 있는 것이다.
본 발명의 제3의 국면에 따른 반도체장치는, 최상층 배선층을 사용하여 형성된 제1메탈과, 상기 제1메탈 아래에 배치되어 이 제1메탈과 접속하는 복수의 라인 형상의 제2메탈을 가지는 본딩 패드를 구비하는 반도체장치이며, 이 반도체장치는, 상기 최상층 배선층의 1층 아래의 제1하층 배선층을 가지고, 상기 본딩 패드는, 상기 제2메탈 아래에 배치되어, 상기 제1하층 배선층 표면의 배리어메탈을 사용하여 형성된 에칭스토퍼를 구비하는 것이다.
본 발명의 제4의 국면에 따른 반도체장치는, 본딩 패드와, 상기 본딩 패드의 아래쪽을 지나가는 배선을 구비하는 반도체장치이며, 상기 본딩 패드의 아래쪽의 영역에 있어서의 상기 배선 위에, 복수의 소정 형상의 제4메탈을 구비하는 것이다.
본 발명의 제5의 국면에 따른 반도체장치는, 본딩 패드와, 상기 본딩 패드에 신호를 출력하는 출력 버퍼와, 상기 본딩 패드에 인가된 신호가 입력되는 입력 버퍼와, 상기 출력 버퍼의 입력측 및 상기 입력 버퍼의 출력측에 접속하는 내부회로를 구비하고, 상기 본딩 패드는, 상기 출력 버퍼의 위쪽에 형성되고, 상기 입력 버퍼 및 상기 내부회로의 위쪽에는 형성되고 있지 않다.
본 발명의 제6의 국면에 따른 반도체장치는, 본딩 패드와, 상기 본딩 패드에 신호를 출력하는 출력 버퍼와, 상기 본딩 패드에 인가된 신호가 입력되는 입력 버퍼와, 상기 출력 버퍼의 입력측 및 상기 입력 버퍼의 출력측에 접속하는 내부회로를 구비하고, 상기 본딩 패드는, 상기 출력 버퍼 및 상기 입력 버퍼의 위쪽 및 상기 내부회로의 일부의 위쪽에 걸쳐 형성되고 있는 것이다.
본 발명의 제1의 국면에 의하면, 복수의 본딩 패드가 라인 형상의 제2메탈의 길이 방향으로 나란히 설치되어 있으므로, 칩의 외측으로부터 진입해 오는 프로브나 본딩 툴 등을, 그 진입 방향이 본딩 패드의 제2메탈의 길이 방향에 수직이 되도록 하여 쉽게 접촉할 수 있게 된다. 제2메탈의 폭과 간격을 적절히 조정함으로써, 크랙의 발생을 억제할 수 있고, 신뢰성이 높은 반도체장치를 형성하는 것이 가능하게 된다.
본 발명의 제2의 국면에 의하면, 복수의 제2메탈은 그 상부가 서로 접속하고 있으므로, 본딩 패드의 강도의 방향 의존성이 작아진다.
본 발명의 제3의 국면에 의하면, 본딩 패드는, 제2메탈 아래에, 제1하층 배선층 표면의 배리어메탈을 사용하여 형성된 에칭스토퍼를 구비하므로, 제2메탈에 의한 강도향상의 효과에 더하여, 그 형성 공정 시에, 제2메탈을 위한 비어 홀의 깊이를 적절하게 하는 것을 용이하게 한다.
본 발명의 제4의 국면에 의하면, 본딩 패드의 아래쪽의 영역에 있어서, 제2하층 배선층에 의한 배선 위에, 복수의 제4메탈을 구비하므로, 이 제4메탈로 본딩 패드에서 발생한 응력을 흡수할 수 있고, 본딩 패드 아래의 층간 절연막에 크랙이 발생하는 것을 억제할 수 있다. 따라서, 반도체장치의 고집적화를 도모할 목적으로 본딩 패드의 아래쪽에 배선을 설치할 경우에도, 그것에 의한 강도의 열화를 억제할 수 있다.
본 발명의 제5의 국면에 의하면, 본딩 패드는, 출력 버퍼의 위쪽에 형성되고, 입력 버퍼 및 상기 내부회로의 위쪽에는 형성되지 않는다. 출력 버퍼는, 형성 면적이 크고, 응력에 대한 내성이 높기 때문에, 반도체장치의 강도 열화를 최소한으로 억제하면서, 고집적화를 도모할 수 있다.
본 발명의 제6의 국면에 의하면, 본딩 패드는, 출력 버퍼 및 입력 버퍼의 위쪽 및 내부회로의 일부의 위쪽에 걸쳐 형성되므로, 본딩 패드의 면적을 크게 할 수 있으며, 이 본딩 패드로의 프로빙 및 본딩이 용이하게 된다. 또한 본딩 패드의 윗면을, 프로빙을 행하기 위한 영역과, 와이어 본딩을 행하기 위한 영역으로 나누어 사용하면, 프로빙 후라도 와이어를 확실하게 본딩할 수 있으며, 반도체장치의 신뢰성이 향상된다.
본 발명의 목적, 특징, 국면 및 이점은, 이하의 상세한 설명과 첨부된 도면에 의하여, 보다 명백하게 된다.
도 1은 실시예 1에 따른 반도체장치의 본딩 패드의 상면도이다.
도 2는 실시예 1에 따른 반도체장치의 본딩 패드의 단면도이다.
도 3은 실시예 1에 따른 반도체장치의 본딩 패드의 단면도이다.
도 4는 실시예 1에 따른 반도체장치의 본딩 패드의 확대 단면도이다.
도 5는 본딩 패드에 접촉하는 프로브의 일 예를 도시한 도면이다.
도 6은 본 발명의 효과를 나타내는 실험 결과를 도시한 도면이다.
도 7은 실시예 1에 따른 반도체장치에 있어서의 본딩 패드의 배치 방법을 설명하기 위한 도면이다.
도 8은 실시예 1에 따른 반도체장치에 있어서의 본딩 패드의 배치의 일 예를 도시한 도면이다.
도 9는 실시예 1에 따른 반도체장치에 있어서의 본딩 패드의 배치의 일 예를 도시한 도면이다.
도 10은 실시예 1에 따른 반도체장치의 본딩 패드의 확대 단면도이다.
도 11은 실시예 2에 따른 반도체장치의 본딩 패드의 단면도이다.
도 12는 실시예 2에 따른 반도체장치의 본딩 패드의 단면도이다.
도 13은 실시예 2에 따른 반도체장치의 본딩 패드의 확대 단면도이다.
도 14는 실시예 2에 있어서의 문제점을 설명하기 위한 도면이다.
도 15는 실시예 3에 따른 반도체장치의 본딩 패드의 단면도이다.
도 16은 실시예 3에 따른 반도체장치의 본딩 패드의 단면도이다.
도 17은 실시예 3에 따른 반도체장치의 본딩 패드의 확대 단면도이다.
도 18은 실시예 3에 따른 반도체장치의 제조 공정을 도시한 도면이다.
도 19는 실시예 3에 따른 반도체장치의 제조 공정을 도시한 도면이다.
도 20은 실시예 3에 따른 반도체장치의 제조 공정을 도시한 도면이다.
도 21은 실시예 3에 따른 반도체장치의 제조 공정을 도시한 도면이다.
도 22는 실시예 3에 따른 반도체장치의 제조 공정을 도시한 도면이다.
도 23은 실시예 4에 따른 반도체장치의 본딩 패드의 상면도이다.
도 24는 실시예 4에 따른 반도체장치의 본딩 패드의 단면도이다.
도 25는실시예 4에 따른 반도체장치의 본딩 패드의 단면도이다.
도 26은 실시예 4에 따른 반도체장치의 본딩 패드의 단면도이다.
도 27은 실시예 5에 따른 반도체장치의 본딩 패드의 상면도이다.
도 28은 실시예 5에 따른 반도체장치의 본딩 패드의 단면도이다.
도 29는 실시예 5에 따른 반도체장치의 본딩 패드의 단면도이다.
도 30은 실시예 5에 따른 반도체장치에 있어서의 본딩 패드 및 그 하층의 배선의 레이아웃의 일 예를 도시한 도면이다.
도 31은 실시예 5에 따른 반도체장치에 있어서의 본딩 패드 및 그 하층의 배선의 레이아웃의 일 예를 도시한 도면이다.
도 32는 실시예 6에 따른 반도체장치의 입출력부의 회로도이다.
도 33은 실시예 6에 따른 반도체장치의 입출력부의 활성 영역 및 폴리실리콘 전극층의 레이아웃 도면이다.
도 34는 실시예 6에 따른 반도체장치의 입출력부의 제1비어층의 레이아웃 도면이다.
도 35는 실시예 6에 따른 반도체장치의 입출력부의 제1메탈 배선층의 레이아웃 도면이다.
도 36은 실시예 6에 따른 반도체장치의 입출력부의 제2비어층의 레이아웃 도면이다.
도 37은 실시예 6에 따른 반도체장치의 입출력부의 제2메탈 배선층의 레이아웃 도면이다.
도 38은 실시예 6에 따른 반도체장치의 입출력부의 제3비어층의 레이아웃 도면이다.
도 39는 실시예 6에 따른 반도체장치의 입출력부의 제3메탈 배선층의 레이아웃 도면이다.
도 40은 실시예 6에 따른 반도체장치의 입출력부의 제4비어층의 레이아웃 도면이다.
도 41은 실시예 6에 따른 반도체장치의 입출력부의 제4메탈 배선층의 레이아웃 도면이다.
도 42는 실시예 6에 따른 반도체장치의 입출력부의 제5비어층의 레이아웃 도면이다.
도 43은 실시예 6에 따른 반도체장치의 입출력부의 제5메탈 배선층의 레이아웃 도면이다.
도 44는 실시예 6에 따른 반도체장치의 입출력부의 단면도이다.
도 45는 실시예 6에 따른 반도체장치의 입출력부의 단면도이다.
도 46은 실시예 6의 변형예를 도시한 도면이다.
도 47은 실시예 7에 따른 반도체장치의 입출력부의 활성 영역 및 폴리실리콘 전극층의 레이아웃 도면이다.
도 48은 실시예 7에 따른 반도체장치의 입출력부의 제1비어층의 레이아웃 도면이다.
도 49는 실시예 7에 따른 반도체장치의 입출력부의 제1메탈 배선층의 레이아웃 도면이다.
도 50은 실시예 7에 따른 반도체장치의 입출력부의 제2비어층의 레이아웃 도면이다.
도 51은 실시예 7에 따른 반도체장치의 입출력부의 제2메탈 배선층의 레이아웃 도면이다.
도 52는 실시예 7에 따른 반도체장치의 입출력부의 제3비어층의 레이아웃 도면이다.
도 53은 실시예 7에 따른 반도체장치의 입출력부의 제3메탈 배선층의 레이아웃 도면이다.
도 54는 실시예 7에 따른 반도체장치의 입출력부의 제4비어층의 레이아웃 도면이다.
도 55는 실시예 7에 따른 반도체장치의 입출력부의 제4메탈 배선층의 레이아 웃 도면이다.
도 56은 실시예 7에 따른 반도체장치의 입출력부의 제5비어층의 레이아웃 도면이다.
도 57은 실시예 7에 따른 반도체장치의 입출력부의 제5메탈 배선층의 레이아웃 도면이다.
도 58은 실시예 7에 따른 반도체장치의 입출력부의 단면도이다.
도 59는 실시예 7에 따른 반도체장치의 입출력부의 단면도이다.
도 60은 실시예 8에 따른 반도체장치의 입출력부의 제3메탈 배선층의 레이아웃 도면이다.
도 61은 실시예 8에 따른 반도체장치의 입출력부의 제4비어층의 레이아웃 도면이다.
도 62는 실시예 8에 따른 반도체장치의 입출력부의 제4메탈 배선층의 레이아웃 도면이다.
도 63은 실시예 8에 따른 반도체장치의 입출력부의 제5비어층의 레이아웃 도면이다.
도 64는 실시예 8에 따른 반도체장치의 입출력부의 제5메탈 배선층의 레이아웃 도면이다.
도 65는 실시예 8의 효과를 설명하기 위한 도면이다.
도 66은 실시예 8의 효과를 설명하기 위한 도면이다.
[발명을 실시하기 위한 최선의 형태]
<실시예 1>
도 1 ～ 도 3은, 본 발명의 실시예 1에 따른 반도체장치의 본딩 패드의 구조를 나타내는 도면이고, 도 1은 본딩 패드의 상면도, 도 2 및 도 3은 각각 도 1의 A-A선 및 B-B선을 따른 이 본딩 패드의 단면도이다.
이들 도면에 나타나 있는 바와 같이 본딩 패드(1)는, 제1층간 절연막(22) 위의 최상층 배선층을 사용하여 형성된 제1메탈(11)과, 제1층간 절연막(22)내에 매립된 바탕 금속층으로서의 제2메탈(12)을 가지고 있다. 제2메탈(12)은 제1메탈(11) 아래에 접속하고 있으며, 서로 평행한 복수의 라인 형상의 금속에 의해 구성되어 있다. 본딩 패드(1)는 또한, 제2메탈(12) 아래에 접속하는 제3메탈(13)을 가지고 있다.
제1메탈(11)은, 최상층 배선층에 의한 본래의 배선의 일부로서 형성된다. 최상층 배선층 위에는 패시베이션 막(21)이 설치되지만, 본딩 패드(1)의 위쪽은 개구된다. 제3메탈(13)은, 최상층 배선층의 1층 아래의 제1하층 배선층을 사용하여 형성되고 있으며, 제2메탈(12)은, 최상층 배선층과 제1하층 배선층을 접속하기 위한 비어(콘택 플러그)를 사용하여 형성되고 있다.
또한 이 반도체장치는, 제1하층 배선층 보다도 하층의 제2하층 배선층을 가지고 있다. 그리고 본딩 패드(1)의 아래쪽에, 제2층간 절연막(23)을 통해, 제2하층 배선층을 사용하여 형성된 본래의 배선(14)이 배치되고 있다. 배선(14)은, 본 딩 패드(1)와는 전기적으로 독립하고 있다. 도 2 및 도 3에는, 설명을 간단하게 하기 위해 제2하층 배선은 제1하층 배선의 1층 아래의 배선층으로서 나타내고 있지만, 또한 하층의 배선층이어도 된다. 이상의 구조가, 반도체기판(26)위에 필드 산화막(25) 및 제3층간 절연막(24)을 통해 형성되고 있다. 또한, 도 1에 있어서의 참조 부호 「2」의 요소는, 본딩 패드(1)에 접촉하는 프로브의 선단을 도시하고 있다.
제1메탈(11), 제3메탈(13), 배선(14)의 재료는, 일반적인 배선 재료이며, 예를 들면 알루미늄(Al)이나 동(Cu) 및 그것들의 합금(예를 들면 Al-Si-Cu, Al-Cu 등)등을 들 수 있다. 제2메탈(12)도 또 일반적인 비어 재료이며, 예를 들면 텅스텐(W)이나 동 및 그 합금 등을 들 수 있다. 또한 패시베이션 막(21) 및 제1 ～ 제3층간 절연막(22, 23, 24)의 재료는, 일반적인 실리콘 산화막(SiO2)이 일반적이지만, 그 밖에도, 불소 도프 실리콘 산화막(FSG)이나 실리콘 산질화막(SiOC)등의 저유전율 절연막(10W-k막)등이어도 된다.
상기한 바와 같이, 특허문헌 1에는, 본딩 패드의 바탕 금속층을 복수의 라인 형상으로 했을 경우, 본딩 패드로의 응력의 인가방향이 바탕 금속층의 길이 방향(라인 방향)으로 평면에서 보아 수직이 되는 케이스이며, 크랙이 생기기 쉽다는 문제가 보고되고 있다.
본 발명자는 실험 및 응력 시뮬레이션에 의해, 도 1-도 3의 구조를 가지는 본딩 패드(1)에 있어서, 라인 형상의 제2메탈(12) 각각의 폭 및 간격을 적절히 설정하면, 그 문제가 해결되는 것을 알았다. 그러나, 응력의 인가방향이 제2메 탈(12)의 길이 방향에 대하여 평면에서 볼 때 수직에 가깝게 되면, 제1층간 절연막(22) 및 제2층간 절연막(23)에 크랙이 잘 생기지 않게 되어, 바탕 금속층으로서 대구경의 비어를 설치한 경우와 동등한 강도를 얻을 수 있음을 알았다.
구체적으로는, 제2메탈(12)의 폭 W 및 간격 D이,
W ≤ D ≤ 2 ×W ‥?（1)
의 관계를 충족시킬 경우에, 상기의 효과를 얻을 수 있었다. 여기에서, 도 4는 도 2에 나타내는 영역 C의 확대 단면도이다. 비어 홀은 위쪽 방향으로부터의 에칭에 의해 형성되므로, 그 상부가 저부보다도 넓게 형성되는 경향에 있다. 그 때문에 제2메탈(12)은, 도 4와 같이 각각 역 사다리꼴 모양으로 형성된다. 비어 홀의 저부에서는 비교적 설계 치수에 가까운 치수로 형성할 수 있기 때문에, 본 명세서에 있어서는 제2메탈(12)의 폭 W 및 간격 U을, 도 4에 나타나 있는 바와 같이 제2메탈(12)의 저부에 있어서의 치수로서 정의하고 있다.
본 실시예에서는, 제2메탈(12)의 폭 W 및 간격 D이 식(1)의 관계를 충족시키도록 본딩 패드(1)를 형성한다. 그리고, 이 본딩 패드(1)에 인가되는 응력의 방향이 제2메탈(12)의 길이 방향에 대하여 평면에서 볼 때 수직에 가깝도록 한다. 그것에 의해, 제1층간 절연막(22) 및 제2층간 절연막(23)에 있어서의 크랙 발생을 억제할 수 있다.
또한, 실제로 형성되는 제2메탈(12)의 폭 W 및 간격 D은, 그 설계 치수(제2메탈(12)의 패터닝 시의 마스크 치수)의 폭 W0 및 간격 D0과 정확히 같게 하는 것은 곤란하며, 마감 치수는 설계 치수에 대하여 어느 정도의 오차를 갖는 것이 통상이 다. 예를 들면 에칭의 특성에 의해, 라인 형상의 제2메탈(12)에 있어서는, 그 길이방향의 중앙부는 양단부보다도 약간 폭이 넓게 형성되는 경향에 있으며, 전체를 균일한 폭으로 형성하는 것은 곤란하다. 그 때문에 실험에서는, 부분적으로 식(1)의 관계를 엄밀하게 만족시키지 않는 경우라도 상기의 효과를 얻을 수는 있지만, 적어도 제 2메탈(12)의 설계 치수의 폭 W0 및 간격 D0이,
W0≤D0≤20×W0 ‥?（2)
의 관계를 충족시키는 경우에 있어서, 상기의 효과를 얻을 수 있었다.
여기에서, 반도체칩의 전기적 시험에 사용되는 프로브(2)에 관하여 설명한다. 프로브(2)의 형상으로서는, 도 5(a)에 나타나 있는 바와 같은 본딩 패드(1)의 가로방향으로부터 진입하는 캔틸레버 타입의 것(이하 「캔틸레버 프로브」라고 칭한다)이나, 도 5(b)에 나타나 있는 바와 같이 본딩 패드(1)에 대하여 수직방향으로부터 진입하는 것(이하 「수직 프로브」라고 칭한다)등이 잘 알려져 있다. 도 5(a)에 있어서 캔틸레버 프로브(2)는, 본딩 패드(1)에 대하여 수직방향 Z으로 이동함으로써 제1메탈(11)에 접촉하지만, 그것에 의해 본딩 패드(1)에 인가되는 응력은, 수직방향(Z방향)의 성분 뿐만아니라, 프로브(2)의 형상 및 탄성에 기인하는 진입 방향(Ⅹ방향)의 성분도 가진다. 따라서, 이 응력의 방향 S은, 도 5(a)와 같이 본딩 패드(1)의 표면에 대하여 경사 방향이 된다.
본 실시예에서는, 본딩 패드(1)에 인가되는 응력의 방향이 제2메탈(12)의 길이 방향에 대하여 평면에서 볼 때 수직에 가까워지도록 하므로, 프로브(2)가 캔틸 레버 타입일 경우에는, 프로브(2)의 진입 방향(Ⅹ방향)을 도 1에 나타나 있는 바와 같이 제2메탈(12)의 길이 방향으로 수직에 가깝게 할 필요가 있다.
또한, 수직 프로브를 제1메탈(11)에 접촉시키는 경우에는, 본딩 패드(1)에 인가되는 응력의 방향 S은 도 5(b)와 같이, 본딩 패드(1)의 수직방향 Z뿐이다.
도 6은, 상기 실험 및 시뮬레이션 결과를 도시한 도면이다. 실험 및 시뮬레이션의 각각에 있어서는, 반도체칩의 전기적 시험(테스트)을 상정하여, 본딩 패드(1)로의 프로빙 회수에 대한 제1층간 절연막(22) 및 제2층간 절연막(23)의 크랙 발생의 유무를 관찰했다. 이 실험 및 시뮬레이션에서는, 본딩 패드(1)의 강도에 있어서의 방향 의존성을 확인하기 위해서, 접촉시키는 프로브(2)로서는 캔틸레버 프로브를 사용했다. 또한, 도 6에 나타내고 있는 표는, 구체적으로는 제2메탈(12)의 설계 치수의 폭 W0을 0.28㎛, 간격 D0 = 0.36㎛로서 형성한 경우의 실험 및 시뮬레이션 결과이다. 표의 세로방향에 프로빙시의 오버 드라이브량(OD량), 표의 가로방향에 프로빙 회수를 나타내고 있다. 오버 드라이브량은, 프로브(2)를 본딩 패드(1)의 제1메탈(11)에 접촉시킨 후의 강하량이다.
도 6에 나타나 있는 바와 같이 실시예 1의 본딩 패드(1)에 있어서는, 프로브(2)의 진입 방향Ⅹ을 제2메탈(12)의 길이 방향으로 평면에서 볼 때 수직으로 하여 접촉시켰을 경우에, 종래의 본딩 패드 구조(바탕 금속층으로서 대구경의 비어를 사용한 구조)와 동등한 양호한 결과를 얻을 수 있었다. 또한 동 도면에 나타나 있는 바와 같이 실시예 1의 본딩 패드(1)에 대하여, 프로브(2)의 진입 방향Ⅹ을 제2메탈(12)의 길이 방향으로 평행하게 접촉시킨 경우에도, 종래의 본딩 패드 구조에 가까운 결과를 얻을 수 있으며, 강도의 방향 의존성은 작은 것을 알았다. 단, 길이 방향에 수직으로 하여 접촉시킨 경우와 비교하면 약간 강도는 떨어진다.
이 결과에서도 알 수 있는 바와 같이, 본 실시예의 본딩 패드(1)에 대해서는, 프로브(2)를 그 진입 방향Ⅹ을 제2메탈(12)의 길이 방향에 수직으로 하여 접촉시키는 것이 바람직하다. 그래서 본 실시예에서는 도 7과 같이, 반도체칩 위에 본딩 패드(1)를, 제2메탈(12)의 길이 방향으로 나란히 배치한다. 도 7에 있어서, 화살표 L1는 제2메탈(12)의 길이 방향을 나타내고 있고, 화살표 L2는 본딩 패드(1)의 배열 방향을 나타내고 있다. 이와 같이 제2메탈(12)의 길이 방향과 본딩 패드(1)의 배열 방향이 같은 방향이 되도록, 본딩 패드(1)를 나란히 배치하는 것이다.
도 8 및 도 9는, 본 실시예에 있어서의 본딩 패드(1)의 배치의 일 예를 도시한 도면이다. 보통, 반도체칩의 테스트 장치에서는, 프로브(2)가 반도체칩의 외측에서 내측을 향해서 진입하도록 배치되어 있다. 그 진입 방향은 개개의 테스트 장치나, 테스트 대상의 반도체칩에 따라 다르지만, 예를 들면 도 8과 같이 반도체칩(3)에 대하여 4방향에서 진입해 오는 경우나, 도 9과 같이 반도체칩(3)에 대하여 2방향에서 진입해 오는 경우가 일반적이다. 도 8의 경우에는, 도 7과 같이 나열한 본딩 패드(1)의 열을 반도체칩(3)의 4개의 변 각각을 따라 배치시킨다. 그것에 의해, 4방향에서 진입하는 각각의 프로브(2)의 진입 방향은, 각 본딩 패드(1)의 제2메탈(12)의 길이 방향으로 평면에서 볼 때 수직이 되고, 반도체칩(3)에 있어서의 크랙 발생을 억제할 수 있다. 또 도 9의 경우에는, 도 7과 같이 나열한 본딩 패드(1)의 열을 반도체칩(3)위에 2열 나란히 배치한다. 그것에 의해, 2방향으로부터 진입하는 각각의 프로브(2)의 진입 방향은, 각 본딩 패드(1)의 제2메탈(12)의 길이 방향으로 평면에서 볼 때 수직이 되며, 반도체칩(3)에 있어서의 크랙 발생을 억제할 수 있다.
즉 도 7과 같이, 반도체칩(3)위에, 본딩 패드(1)를 제2메탈(12)의 길이방향으로 나란히 배치함으로써, 칩의 외측에서 진입해 오는 프로브(2)를 그 진입방향이 본딩 패드(1)의 제2메탈(12)의 길이 방향으로 평면에서 볼 때 수직이 되도록 하여 접촉할 수 있게 된다. 본 실시예에서는, 본딩 패드(1)에 인가되는 응력의 방향이 제2메탈(12)의 길이 방향으로 평면에서 볼 때 수직에 가까와지면, 제1층간 절연막(22) 및 제2층간 절연막(23)에 크랙이 잘 생기지 않게 된다. 따라서, 프로빙에 의한 크랙의 발생을 억제할 수 있고, 신뢰성이 높은 반도체장치를 형성하는 것이 가능하게 된다.
또한 바탕층인 제2메탈(12)은 라인 형상이므로, 소구경의 본래의 비어와 평행하게 형성할 경우에도, 제2메탈(12)의 윗면에서 디싱이 잘 일어나지 않게 되고, 그 표면의 높이는 거의 균일하게 된다. 그 때문에 그 위에 제1메탈(11)을 형성할 때에도, 이 제1메탈(11)의 윗면의 높이를 균일하게 형성하는 것도 용이하게 된다. 따라서, 제1메탈(11)의 윗면의 높이가 균일하게 됨으로써, 그것에 대한 확실한 프로빙이나 와이어 본딩이 가능하게 되고, 반도체장치의 신뢰성 향상에 더욱 기여할 수 있다.
또한, 상기 실시예에서는 프로브(2)로서 캔틸레버 타입의 것을 사용했지만, 본딩 패드(1)에 대하여 진입 방향을 가지는 것이면 다른 형상의 프로브라도 동일한 효과를 얻을 수 있다. 또한 진입 방향을 가지지 않는 수직 프로브에 대해서도, 종래의 반도체장치와 같은 강도를 얻을 수 있다. 또 프로브에 한정하지 않고, 예를 들면 와이어 본딩에서 사용되는 본딩 툴을 본딩 패드(1)에 접촉시키는 경우에도, 동일한 효과를 얻을 수 있는 것은 명백하다. 또한 도 2 및 도 3에서는, 반도체장치로서, 최상층 배선층, 제1 및 제2하층 배선의 3층의 배선층을 가지는 구조를 도시했지만, 본 실시예에서는, 반드시 제2하층 배선층은 필요하지 않기 때문에, 2층 이상의 배선층을 가지는 반도체장치에 대하여 적용가능하다.
또 실험에서는, 제2메탈(12)의 간격 D을 좁게 했을 경우에(예를 들면 D0 = 0.36㎛) 특히 크랙의 발생이 억제되어, 높은 강도를 얻을 수 있었다. 상기한 바와 같이, 비어 홀은 상부가 저부보다도 넓어지는 경향에 있기 때문에, 간격 D을 좁게 하면 도 10에 나타나 있는 바와 같이 라인 형상의 제2메탈(12)끼리가, 제1층간 절연막(22) 내에서 그 상부가 서로 접속하여 형성되는 경우도 있다. 그러한 경우도, 위와 마찬가지로 높은 강도를 얻고 있음이 확인되었다. 또한 윗면이 서로 연결되었을 경우, 본딩 패드(1)의 강도의 방향 의존성은, 더욱 작아진다.
또한 실험에서는, 제1 및 제2하층 배선층 배선의 재료(제3메탈(13) 및 배선(14)의 재료)를 모두 Cu로 했을 경우, 다른 재료를 사용했을 경우에 비해 특히 양호한 결과를 얻을 수 있었다. 또한 최상층 배선층의 재료(제1메탈(11)의 재료)에 Cu를 사용해도 같은 결과를 얻을 수 있지만, 제1메탈(11)은 윗면이 노출되고, 또한 표면에 와이어가 본딩되므로, 비교적 부식에 강하고, 본딩을 용이하게 행할 수 있는 Al의 합금을 사용하는 것이 바람직하다.
<실시예 2>
도 11 및 도 12는, 실시예 2에 따른 반도체장치의 본딩 패드의 단면도이다. 또한, 그 상면도는 도 1과 같으므로 생략하지만, 도 11 및 도 12는, 각각 도 1의 A-A선 및 B-B선에 따른 이 본딩 패드의 단면에 상당한다. 그리고 도 13은, 도 11에 나타내는 영역 C의 확대도이다. 이들의 도면에 있어서, 도 2 및 도 3에 나타낸 것으로 같은 기능을 가지는 요소에는 동일한 부호를 붙이고 있다. 이 반도체장치는, 제2메탈(12) 아래에 제3메탈(13)이 형성되지 않는 점을 제외하고, 실시예 1의 반도체장치와 같은 구조이므로, 여기에서는 각 요소의 설명은 생략한다.
실시예 2의 반도체장치에 대하여는, 응력 시뮬레이션을 행했다. 이 시뮬레이션에서는, 제1층간 절연막(22) 및 제2층간 절연막(23)에 걸리는 응력을 산출하여, 실시예 1에 있어서의 실험 및 시뮬레이션 결과와 서로 상대 비교하고, 크랙 발생의 유무를 구했다. 본딩 패드(1)에 접촉시키는 프로브(2)는 캔틸레버 프로브로 하고, 그 진입 방향을 제2메탈(12)의 길이 방향으로 평면에서 볼 때 수직으로 했다. 그 결과도 도 6에 나타낸다. 동 도면과 같이, 실시예 2의 본딩 패드(1)에서는, 실시예 1보다도 더욱 크랙의 발생을 억제할 수 있다.
또한 본 실시예에 있어서도, 반도체칩 위에 본딩 패드(1)를 제2메탈(12)의 길이 방향으로 나란히 배치하면, 실시예 1에서 도 7 ～ 도 9를 사용하여 설명한 바와 같이, 칩의 외측에서 진입해 오는 프로브(2)를, 그 진입 방향을 본딩 패드(1)의 제2메탈(12)의 길이 방향으로 평면에서 볼 때 수직으로 하여 접촉시킬 수 있게 된다.
<실시예 3>
상기한 바와 같이, 실시예 2에 의하면, 실시예 1보다도 크랙의 발생을 억제하는 것이 가능하다. 그러나, 실시예 2의 형성 공정에는 다음과 같은 문제점이 있다. 도 14는 그 문제점을 설명하기 위한 도면으로, 제2메탈(12)을 형성하기 위한 비어 홀의 형성 공정을 도시하고 있다. 동 도면의 좌측은 본딩 패드(1)가 형성되는 패드 형성 영역을 나타내고 있으며, 우측은 제1하층 배선층의 본래의 배선(113)이 형성되는 통상 배선 영역을 나타내고 있다.
실시예 1에서는, 제1하층 배선층을 사용하여(배선(113)의 형성과 동일한 형성 공정) 패드 형성 영역에 제3메탈(13)을 형성하고, 그 후 제3메탈(13)위에 제2메탈(12)을 형성하므로, 제2메탈(12)을 형성하기 위한 비어 홀 형성 공정에 있어서는 제3메탈(13)이 에칭스토퍼로서 기능하도록 할 수 있다. 그것에 대해, 실시예 2에서는 그 제3메탈(13)을 형성하지 않으므로, 도 14와 같이 제2메탈(12)을 형성하기 위한 비어 홀(12a)에 오버에치가 생기기 쉬워진다.
한편, 통상 배선 영역에서는 배선(113)이 에칭스토퍼로서 기능하므로, 비어홀(112a)에는 오버에치는 일어나지 않는다. 즉, 패드 형성 영역에 있어서의 제2메탈(12)을 위한 비어 홀(12a)은, 통상 배선 영역의 비어 홀(112a)보다도 깊게 형성되기 쉽다. 그 결과, 제2메탈(12)의 윗면에 디싱을 일으키거나, 최악의 경우, 제2메탈(12)이 제2하층 배선층의 본래의 배선(14)에까지 도달하여, 본딩 패드(1)와 배선(14) 사이의 절연을 유지할 수 없게 된다.
반대로, 오버에칭을 피하기 위해서 에칭량을 줄이면, 본래의 비어를 위한 비 어 홀(112a)이 배선(113)에 충분히 도달하지 않고, 접속 불량을 일으킬 위험성이 있기 때문에 바람직하지 않다. 그 대책으로서는, 비어 홀(12a)의 사이즈를 비어 홀(112a)에 대하여 작게(가늘게) 하는 등으로, 비어 홀(12a)의 에칭량이 비어홀(112a)의 그것에 대해서 작아지도록 하는 방법이 있다. 그러나, 이 방법에서는 제조 방식마다 적절한 비어 홀(12a)의 사이즈를 조정하는 것이 필요하다.
도 15 및 도 16은, 실시예 3에 따른 반도체장치의 본딩 패드의 단면도이다. 그 상면도는 도 1과 같으므로 생략하지만, 도 15 및 도 16은, 각각 도 1의 A-A선 및 B-B선에 따른 이 본딩 패드의 단면에 상당한다. 이들의 도에 있어서, 도 2 및 도 3에 나타낸 것과 같은 기능을 가지는 요소에는 동일한 부호를 붙이고 있다. 본 실시예에 있어서는, 실시예 2와 마찬가지로, 제2메탈(12) 아래에는 제3메탈(13)을 설치하지 않는다. 단, 제2메탈(12) 아래에는, 비어 홀(12a)형성의 에칭일 때 에칭스토퍼(15)가 설치된다. 그 이외의 구성은, 실시예 2의 반도체장치와 같은 구조이다.
도 17은, 실시예 3에 따른 반도체장치의 본딩 패드의 확대 단면도이며, 동 도면의 좌측은 패드 형성 영역을 나타내고 있고, 도 15에 나타내는 영역 C에 해당하며, 우측은 제1하층 배선층의 본래의 배선(113)이 형성되는 통상 배선 영역을 나타내고 있다. 에칭스토퍼(15)는, 배선(113)의 표면에 설치되는 배리어메탈(115)을 사용하여 형성되고 있으며, 도 17에 나타내는 바와 같이 배선(113)의 윗면(배리어메탈(115))과 같은 높이에 설치된다. 에칭스토퍼(15) 및 배리어메탈(115)의 재료의 예로서는, Ti나 TiN 또는 그것들의 다층구조 등을 들 수 있다.
도 18 ～ 도 22는, 실시예 3에 따른 반도체장치의 제조 공정을 도시한 도면이다. 이하, 이들의 도면에 의거하여 실시예 3에 따른 반도체장치의 제조 공정을 설명한다. 우선, 종래의 반도체장치의 제조 방법과 같은 공정으로, 반도체기판(26)위에 필드 산화막(25), 제3층간 절연막(24), 제2층간 절연막(23)을 형성한 후, 제1하층 배선층의 배선재(213)를 퇴적한다(도 18). 그리고, 배선재(213)를 소정의 배선 패턴으로 패터닝하여 통상 배선 영역에 본래의 배선(113)을 형성하고, 그 위에 제1층간 절연막(22)을 퇴적한다(도 19).
그리고 예를 들면 CMP법에 의해, 배선(113)의 윗면을 일단 노출시킨다. 이때, 이 때 노출한 배선(113)의 윗면과 제1층간 절연막(22) 위와의 높이가 같아지도록 평탄화한다. 이어서, 배리어메탈재를 퇴적하여 패터닝함으로써, 배선(113)의 윗면과, 이 후의 공정에서 제2메탈(12)을 형성하는 영역에, 배리어메탈(115)을 선택적으로 형성한다(도 20).
그 후 다시, 제1층간 절연막(22)을 퇴적한다(도 21). 그것에 의해, 패드 영역의 제1층간 절연막(22)내에 있어서의 제2메탈(12)이 형성되는 부분에는, 배선(113)윗면과 같은 높이에, 에칭스토퍼(15)가 형성된다. 그리고, 포트리소그래피 기술을 이용한 선택적인 에칭에 의해, 제2메탈(12)을 위한 비어 홀(12a) 및 본래의 비어(112)를 위한 비어 홀(112a)을, 제1층간 절연막(22)에 형성한다(도 22). 이 때, 비어 홀(12a)의 에칭은 에칭스토퍼(15)에 의해 정지되므로, 이 제2메탈(12)의 비어 홀(12a)에 오버에치는 일어나지 않는다. 또한 비어 홀(112a)의 에칭은 배선(113)윗면의 배리어메탈(115)에 의해 정지된다. 이와 같이, 제2메탈(12)을 위한 비어 홀(12a)과, 본래의 비어(112)를 위한 비어 홀(112a)을 용이하게 같은 깊이로 형성하는 것이 가능하다.
이상과 같이, 본 실시예에 의하면, 비어 홀(12a)의 오버에치에 기인하는, 제2메탈(12)윗면의 디싱의 문제나 본딩 패드(1)와 배선(14)과의 단락의 문제 등을 회피할 수 있다. 또 본 실시예의 구조는, 실시예 2와 같으므로, 강도가 높은 반도체장치의 구조를 형성할 수 있다.
또한, 이상의 설명에서는, 에칭스토퍼(15)를 개개의 제2메탈(12) 아래에 국소적으로 형성한 예를 나타냈다. 즉 위의 예에서는, 에칭스토퍼(15)는 제2메탈(12)과 같은 라인 형상이었다. 그러나, 에칭스토퍼(15)는, 본딩 패드(1) 아래의 영역 전체에 일체로 형성해도 된다.
<실시예 4>
본딩 패드의 아래쪽에 크랙이 생기고, 그것이 배선에까지 이르면, 이 배선의 금속 마이그레이션 내성이 열화된다. 또한 본딩 패드의 아래쪽에 배선을 지나게 하는 것으로, 본딩 패드와 이 배선 사이의 층간 절연막에 크랙이 쉽게 일어나므로, 강도가 저하하는 경향이 있다. 따라서, 크랙의 발생을 방지한다는 시점에서는, 본딩 패드의 아래쪽에 부주의하게 배선을 통과시키지 않도록 하는 것이 바람직하다. 그러나, 반도체장치의 고집적화를 위해서는, 본딩 패드 아래의 영역도 유효하게 이용할 필요가 있고, 본딩 패드의 아래쪽에 배선을 지나게 해야 한다. 그래서 본 실시예에서는, 본딩 패드의 아래쪽에, 배선을 지나게 한 경우에도, 강도의 열화를 억제하는 것이 가능한 반도체장치 구조를 제안한다.
본 발명자는 실험 및 응력 시뮬레이션에 의해, 본딩 패드의 아래쪽에 배선을 지나게 할 경우에, 이 배선의 윗면에 여러 개의 금속을 설치하는 것으로, 본딩 패드와 이 배선과의 사이의 층간 절연막에 있어서의 크랙 발생을 억제할 수 있음을 발견할 수 있었다. 이하에 그 장치구성의 구체적인 예를 나타낸다.
도 23 ～ 도 25는, 실시예 4에 따른 반도체장치의 본딩 패드의 구조를 나타내는 도면이고, 도 23은 본딩 패드의 상면도, 도 24 및 도 25는 각각 도 23의 A-A선 및 B-B선에 따른 이 본딩 패드의 단면도이다. 이들의 도면에 있어서, 도 2 및 도 3에 나타낸 것과 같은 기능을 가지는 요소에는 동일한 부호를 붙이고 있다. 이 예에서는, 본딩 패드(1)는 제1메탈(11)만으로 이루어지는 구조이다. 그리고 본딩 패드(1)의 아래쪽에는, 제1층간 절연막(22) 및 제2층간 절연막(23)을 통해 제2하층 배선층의 본래의 배선(14)이 형성된다. 본 실시예에서는, 본딩 패드(1)의 아래쪽의 영역에 있어서의 배선(14)의 윗면에, 복수의 라인 형상의 제4메탈(16)을 설치한다.
제4메탈(16)은, 제2층간 절연막(23)위에 형성되는 제1하층 배선층과 제2하층 배선층과의 사이를 접속하기 위한 비어를 사용하여 형성된다. 제4메탈(16)은, 복수로 분할된 라인 형상이므로, 단일의 대구경의 비어를 형성하는 경우와 달리 윗면에 디싱이 잘 일어나지 않으며, 형성이 용이하다. 제4메탈(16)의 재료는 일반적인 비어 재료면 되고, 예를 들면 텅스텐(W)이나 동 및 그 합금 등을 들 수 있다.
상기 실험 및 시뮬레이션 결과도 또한 도 6에 도시하고 있다. 이 실험 및 시뮬레이션에서는, 실시예 1과의 비교를 용이하게 행할 수 있도록, 본딩 패드(1)로 서 실시예 1의 구조를 적용했다. 이상의 설명에서는, 설명을 간단하게 하기 위해 제2하층 배선은 제1하층 배선의 1층 아래의 배선층으로서 설명하고 있지만, 실시예 4를 실시예 1에 적용할 경우, 제2하층 배선이 제1하층 배선의 1층 아래에서는 제3메탈(13)과 본래의 배선(14)이 제4메탈(16)을 통해 전기적으로 접속하게 된다. 따라서 그 경우는, 제2하층 배선은 제1하층 배선의 2층 이상 하층의 배선층일 필요가 있다. 또는, 제3메탈(13)과 제4메탈(16)과의 사이가 절연되도록 적절히 절연막을 형성해도 된다.
도 6에 나타나 있는 바와 같이 실시예 4의 반도체장치에 있어서는, 실시예 1보다도 크랙의 발생을 억제할 수 있어, 양호한 결과를 얻을 수 있었다. 본딩 패드(1)에 인가되는 응력은, 여러 개로 분할된 제4메탈(16)에 흡수되기 위함이라고 생각할 수 있다. 즉, 본딩 패드(1)의 아래쪽의 배선(14)의 윗면에 여러 개의 제4메탈(16)을 설치함으로써, 본딩 패드(1) 아래의 층간 절연막에 크랙이 발생하는 것을 억제할 수 있다. 따라서, 반도체장치의 고집적화를 도모할 목적으로 본딩 패드(1)의 아래쪽에 배선(14)을 설치할 경우에도, 그것에 의한 강도의 열화를 억제할 수 있다.
또 본 실시예는, 실시예 1외에도 실시예 2나 실시예 3의 본딩 패드(1)에 대해서도 적용가능하다. 예를 들면 실시예 3에 적용한 예를 도 26에 도시한다. 이 도에 있어서는, 제2메탈(12)의 라인의 피치와, 제4메탈(16)의 라인의 피치를 다르게 하고 있지만, 양자는 같은 피치라도 된다. 또 동 도면에서는, 제2메탈(12)의 길이 방향과 제4메탈(16)의 길이 방향을 같은 방향으로 하고 있지만, 서로 다른 방 향이어도 된다. 단, 제2메탈(12)의 길이 방향에 관해서는, 실시예 1에서 도 7 ～ 도 9를 사용하여 설명한 바와 같이, 제1메탈(11)에 접촉하는 프로브의 진입 방향으로 평면에서 볼 때 수직이 되도록 배치하는 것이 바람직하다.
또한, 이상의 설명에서는, 제4메탈(16)의 형상을 라인 형상으로 했지만, 그것에 한정되는 것은 아니다. 예를 들면 제4메탈(16)로서, 본래의 비어와 같은 형상의 소구경의 금속을 여러 개 설치하도록 해도 동일한 효과를 얻을 수 있다.
<실시예 5>
실시예 4의 실험 및 응력 시뮬레이션에 의해, 본딩 패드의 아래쪽에 배선을 지나게 하는 경우에도, 이 배선 윗면에 여러 개의 금속을 설치함으로써, 크랙의 발생이 억제되는 것을 알았다. 실시예 5에서는 그 결과에 착안하여, 이번은 본딩 패드의 아래쪽에 지나게 하는 배선 자체를 여러 개로 분할하는 것으로, 반도체장치의 강도가 더욱더 향상된다.
도 27 및 도 28은, 실시예 5에 따른 반도체장치의 본딩 패드의 구조를 나타내는 도면이고, 도 27은 본딩 패드의 상면도, 도 28은 도 27의 A-A선에 따른 단면도이다. 도 27의 B-B선에 따른 단면도는, 도 3과 같으므로 생략한다. 도 27 및 도 28에 있어서, 도 2 및 도 3과 같은 기능을 가지는 요소에는 동일한 부호를 붙이고 있다. 도 27에서 알 수 있는 바와 같이, 본딩 패드(1)로서는 실시예 1의 것을 적용하고 있다. 실시예 1에서 나타낸 구조와 다른 것은, 본딩 패드(1) 아래를 지나는 배선(14)이, 라인 형상으로 분할되어 있는 점이다.
본 발명자에 의한 실험 및 시뮬레이션의 결과, 도 27 및 도 28의 반도체장치 에 있어서는, 본딩 패드(1)에서 발생한 응력이, 라인 형상의 배선(14)에 흡수되어, 실시예 4와 마찬가지로 크랙의 발생이 억제되었다. 즉, 본딩 패드(1)의 아래쪽의 배선(14)을 복수의 라인 형상으로 분할함으로써, 이 배선(14)을 배치하는 것에 의한 강도의 열화를 억제할 수 있음을 알았다. 따라서, 반도체장치의 강도 열화를 억제하면서, 고집적화를 도모할 수 있다.
여기에서, 상기한 바와 같이, 크랙의 발생을 방지한다는 시점에서는 본딩 패드(1)의 아래쪽에 배선(14)을 가능한 한 지나지 않도록 하는 바람직하다. 따라서, 본딩 패드(1)의 아래쪽에 있어서의 배선(14)의 라인 폭은 좁은 것이 강도가 높아진다. 구체적으로는, 본딩 패드(1) 아래쪽에 차지하는 배선(14)의 비율이 60％이하인 바와 같이, 배선(14)의 라인 폭 및 간격을 결정하면 효과적이다.
또 본 실시예는, 실시예 1 외에도 실시예 2 - 실시예 4의 반도체장치에 대해서도 적용가능하다. 예를 들면 실시예 4에 적용한 예를 도 29에 나타낸다. 이 경우, 각 제4메탈(16) 아래에, 분할된 배선(14)의 각각이 위치하도록 하면 된다. 그것에 의해, 각 제4메탈(16)을 형성하는 비어 홀 형성 시에, 배선(14)을 에칭스토퍼로서 이용할 수 있으므로, 제4메탈(16)의 가공 정밀도가 향상한다.
본 발명에 있어서, 본딩 패드(1) 아래를 지나가는 배선(14)의 용도는 특히 상관없지만, 예를 들면 각 본딩 패드(1)이 접속하는 회로의 전원(Vcc) 혹은 그랜드(GND)배선으로서 사용하면, 반도체 칩 면적의 증대를 최대한 억제할 수 있다. 예를 들면 실시예 1에서 도 8에 나타나 있는 바와 같이, 본딩 패드(1)를 반도체칩(3)의 4개의 변 각각을 따르도록 할 경우에는, 전원 혹은 그랜드 배선으로서의 배선(14)을, 도 30과 같이 프레임 형상으로 하여, 각 본딩 패드(1)의 아래쪽을 지나게 하면 된다. 또한 도 9에 나타나 있는 바와 같이, 본딩 패드(1)를 반도체칩(3)위에 2열 나란히 배치할 경우에는, 도 31과 같이 전원 혹은 그랜드 배선으로서의 배선(14)을, 본딩 패드(1)의 열에 대응하는 라인 형상으로 하고, 이 본딩 패드(1)의 통과하도록 하면 된다.
도 30 및 도 31의 예에서는, 결과적으로 배선(14)의 라인의 방향은 본딩 패드(1)의 배열 방향에 일치하고 있지만, 본 발명에 있어서는 배선(14)의 라인 방향은 어느 방향이어도 된다. 또한 배선(14)은 전원 혹은 그랜드 배선에 한정하지 않고, 다른 신호선으로 해도 된다.
<실시예 6>
먼저 설명한 바와 같이, 반도체장치의 고집적화를 도모하기 위해서는, 본딩 패드 아래의 영역도 유효하게 이용할 필요가 있다. 그래서 실시예 6에서는, 본 발명에 따른 본딩 패드의 아래쪽 구조의 구체적인 레이아웃을 제안한다.
도 32는, 실시예 6에 따른 반도체장치에 있어서의 입출력부의 회로도이다. 실시예 6에 따른 반도체장치는, 내부회로(30)와 본딩 패드(1) 사이에, 신호의 입출력부로서, 출력 버퍼(31), 보호 회로(32) 및 입력 버퍼(33)를 구비하고 있다. 즉, 내부회로(30)는, 출력 버퍼(31)의 입력측 및 내부회로(30)의 출력측에 접속하는 회로이다. 이 내부회로(30)에는, 출력 버퍼(31)에 신호를 출력함과 동시에 입력 버퍼(33)로부터의 신호가 입력되는 회로 논리회로나, 전원 전압을 이 논리회로용의 레벨로 변환하는 레벨 시프터 등이 포함된다.
출력 버퍼(31)는, 내부회로(30)로부터의 신호를 본딩 패드(1)에 출력하는 것이며, PMOS트랜지스터(31p) 및 NMOS트랜지스터(31n)로 구성되는 인버터 회로이다. 입력 버퍼(33)는, 본딩 패드(1)에 인가된 신호를 내부회로(30)에 입력하는 것이며, 마찬가지로 PMOS트랜지스터(33p) 및 NMOS트랜지스터(33n)로 구성되는 인버터 회로이다.
보호 회로(32)는, 본딩 패드(1)에 가해지는 정전방전(ESD:Electrostatic Discharge)으로부터 반도체장치를 보호하기 위한 것이다. 보호 회로(32)는, 다이오드 접속한 여러 개의 PMOS트랜지스터(32p) 및 NMOS트랜지스터(32n)에 의해 구성되고 있다. 도 32와 같이, PMOS트랜지스터(32p)는, 출력 버퍼(31)의 PMOS트랜지스터(31p) 및 입력 버퍼(33)의 PMOS트랜지스터(33p)에 병렬접속하고, 한편, NMOS트랜지스터(32n)는, 출력 버퍼(31)의 NMOS트랜지스터(31n) 및 입력 버퍼(33)의 NMOS트랜지스터(33n)에 병렬접속 한다. ESD에 의해 본딩 패드(1)에 전원보다도 높은 전압이나 그라운드 보다도 낮은 전압이 가해졌을 경우, 이 보호 회로(32)에 전류가 흐르고, 그것에 의해 출력 버퍼(31)나 입력 버퍼(33)에 고전압이 가해지는 것을 방지할 수 있다. 보호 회로(32)의 PMOS트랜지스터(32p) 및 NMOS트랜지스터(32n)는, 즉시 대전류를 흐르게 할 필요가 있기 때문에, 사이즈가 큰 것이 사용된다.
도 32에 있어서는, 설명을 간단히 하기 위해 본딩 패드(1)를 한 개만 도시하고 있지만, 본 실시예에 있어서도 반도체장치는, 예를 들면 도 30이나 도 31과 같이 레이아웃된 여러 개의 본딩 패드(1)를 구비하고 있다. 출력 버퍼(31), 보호 회로(32) 및 입력 버퍼(33)의 각각은, 한 개의 본딩 패드(1) 마다 한 개씩 설치되고 있다.
도 33 ～ 도 45는, 실시예 6에 따른 반도체장치의 입출력부의 구성을 도시한 도면이다. 그 중 도 33 ～ 도 43은 이 입출력부의 배선 및 비어의 레이아웃 도면이며, 도 44 및 도 45는 이 입출력부의 단면도이다. 이하, 이들의 도면을 사용하여, 실시예 6에 따른 반도체장치의 구조를 설명한다.
여기에서, 도 33 ～ 도 43의 레이아웃 도면과 도 44 및 도 45의 단면도와의 대응을 설명한다. 도 44 및 도 45는, 도 33 ～ 도 43의 레이아웃 도면에 도시하는 A-A선 및 B-B선을 따른 단면에 각각 대응하고 있다. 그리고, 도 33은, 도 44 및 도 45에 나타내는 반도체기판(90)에 형성되는 활성 영역 및 반도체기판(90)위에 형성되는 폴리실리콘 전극층의 배치를 도시하고 있다. 마찬가지로, 도 34는 최하층의 층간 절연막(91)안의 제1비어층의 레이아웃, 도 35는 층간 절연막(91)상의 제1메탈 배선층의 레이아웃, 도 36은 제1메탈 배선층을 덮는 층간 절연막(92)내의 제2비어층의 레이아웃, 도 37은 층간 절연막(92)상의 제2메탈 배선층의 레이아웃, 도 38은 제2메탈 배선층을 덮는 층간 절연막(93)내의 제3비어층의 레이아웃, 도 39는 층간 절연막(93)상의 제3메탈 배선층의 레이아웃, 도 40은 제3메탈 배선층을 덮는 층간 절연막(94)내에 형성되는 제4비어층의 레이아웃, 도 41은 층간 절연막(94)상의 제4메탈 배선층의 레이아웃, 도 42는 제4메탈 배선층을 덮는 층간 절연막(95)내의 제5비어층의 레이아웃, 도 43은 층간 절연막(95)상의 제5메탈 배선층 및 그것을 덮는 패시베이션 막(96)의 개구부(83)의 레이아웃을 각각 도시하고 있다. 또한, 각 레이아웃 도면에 있어서의 좌측의 부분은, 내부회로(30)의 형성 영역이지만, 간 단히 하기 위해 그 부분의 구체적인 레이아웃의 도시는 생략하고 있다.
각 금속 배선층의 재료는 일반적인 배선 재료이면 되고, 예로서는 알루미늄이나 동 및 그것들의 합금(예를 들면 Al-Si-Cu, Al-Cu등)등을 들 수 있다. 각 비어층도 또한 일반적인 비어 재료이면 되고, 예로서는 텅스텐이나 동 및 그 합금 등을 들 수 있다.
설명의 편의를 도모하기 위해, 도 33 ～ 도 45의 각 도면에 있어서의 배선 및 비어에는, 그 기능으로 구별한 해칭을 실시하고 있다. 구체적으로는, 전원 노드, 접지(기준전위)노드, 내부회로(30)의 논리회로의 출력 노드, 출력 버퍼(31)의 출력 노드, 보호 회로(32)의 출력 노드의 5개로 구별하고 있다. 또 도 33 ～ 도 45에 있어서, 동일한 요소에는 일관되게 동일한 부호를 붙이고 있다.
도 32에 나타낸 출력 버퍼(31), 보호 회로(32), 입력 버퍼(33)를 구성하는 각 트랜지스터(31p～33p, 31n～33n)는, 도 33에 나타나 있는 바와 같이 반도체기판(90)의 상부에 형성된 분리 절연막(40)에 의해 규정되는 활성 영역내에 각각 형성된다.
출력 버퍼(31)의 PMOS트랜지스터(31p)와 보호 회로(32)의 PMOS트랜지스터(32p)는 서로 병렬로 접속하므로, 도 33과 마찬가지로 같은 활성 영역에 형성된다. 보호 회로(32)의 PMOS트랜지스터(32p)는, 사이즈가 커지도록 형성 면적을 크게 할 필요가 있다. 또 PMOS트랜지스터는, NMOS트랜지스터보다도 캐리어 이동도가 낮기 때문에 사이즈를 크게 할 필요가 있다. 그 결과, 도 33과 같이 PMOS트랜지스터(31p, 32p)가 형성되는 활성 영역은, NMOS트랜지스터(31n, 32n)가 형성되는 활성 영역보다도 넓어지고, 그 위에는 여러 개의 트랜지스터가 규칙적으로 나열되도록 형성된다.
한편, 출력 버퍼(31)의 NMOS트랜지스터(31n)와 보호 회로(32)의 NMOS트랜지스터(32n)도, 서로 병렬로 접속하므로 같은 활성 영역에 형성된다. 보통, NMOS트랜지스터(31n, 32n)의 형성 면적은, 도 33과 같이 PMOS트랜지스터(31p, 32p)의 형성 영역보다도 작은 면적이 된다. NMOS트랜지스터(31n, 32n)가 형성되는 활성 영역 위도 또한 여러 개의 트랜지스터가 규칙적으로 나열되는 구조가 된다.
NMOS트랜지스터(31n)의 게이트 전극(51)은, 제1비어층(도 34)의 비어(51c)를 통해 제1메탈 배선층(도 35)의 배선(59)에 접속한다. 또 PMOS트랜지스터(31p)의 게이트 전극(53)은, 제1비어층의 비어(53c)를 통해 제1메탈 배선층의 배선(55)에 접속한다. 즉, 배선(55, 59)은, 출력 버퍼(31)의 입력 라인이며, 내부회로(30)내의 논리회로(도시하지 않음)에 접속된다.
PMOS트랜지스터(31p, 32p)의 소스 영역(47) 및 PMOS트랜지스터(32p)의 게이트 전극(54)은, 각각 제1비어층의 비어(47c) 및 비어(54c)를 통해 제1메탈 배선층의 배선(62)에 접속한다. 이 배선(62)은, 제2비어층(도 36)의 비어(62c)을 통해 제2메탈 배선층(도 37)의 배선(67)에 접속한다. 본 실시예에서는, 배선(67)은 전선 라인이며, 예를 들면 도 30과 같이 칩 외주부에 프레임 형상으로 배치된 것 등이 있다. 또한 전원의 대용량화에 기여할 수 있도록, 이 배선(67)에 더해서 제3메탈 배선층(도 39)의 배선(74)도 전원 라인으로서 사용하고 있다(양자는 제3비어층 (도 38)의 비어(67c)을 통해 서로 접속하고 있다). 도 37과 같이, 이 배선(67, 74)은, 복수의 라인 형상으로 분할되고 있다.
NMOS트랜지스터(31n, 32n)의 소스 영역(45) 및 NMOS트랜지스터(32n)의 게이트 전극(52)은, 각각 제1비어층의 비어(45c) 및 비어(52c)를 통해 제1메탈 배선층의 배선(60)에 접속한다. 이 배선(60)은, 제2비어층의 비어(60c), 제2메탈 배선층의 배선(65), 제3비어층의 비어(65c)를 통해 배선(72)에 접속한다. 본 실시예에서는, 배선(72)은 접지 라인이며, 예를 들면 도 30과 같이 칩 외주부에 프레임 형상으로 배치된 것 등이다. 또한 이 예에서는, 배선(72)에 더해서 제4메탈 배선층 (도 41)의 배선(79)도 접지 라인으로서 사용하고 있다(양자는 제4비어층 (도 40)의 비어(72c)를 통해 서로 접속하고 있다).
한편, 입력 버퍼(33)의 PMOS트랜지스터(33p)의 소스 영역(41)은, 제1비어층의 비어(41c), 제1메탈 배선층의 배선(56), 제2비어층의 비어(56c), 제2메탈 배선층의 배선(63), 제3비어층의 비어(63c)를 통해 제3메탈 배선층의 배선(70)에 접속한다. 본 실시예에서는, 배선(70)은 전원 라인이며, 예를 들면 도 30과 같이 칩 외주부에 프레임 형상으로 배치된 것 등이다. 또한 이 예에서는, 이 배선(70)에 더하여 제4메탈 배선층의 배선(77)도 전원 라인으로서 사용하고 있다(양자는 제4비어층의 비어(70c)를 통해 서로 접속하고 있다).
입력 버퍼(33)의 NMOS트랜지스터(33n)의 소스 영역(43)은, 제1비어층의 비어(43c), 제l금속 배선층의 배선(57), 제2비어층의 비어(57c), 제2메탈 배선층의 배선(64), 제3비어층의 비어(64c)를 통해 제3메탈 배선층의 배선(71)에 접속한다. 본 실시예에서는, 배선(71)은 그라운드 라인이며, 예를 들면 도 30과 같이 칩 외주 부에 프레임 형상으로 배치된 것 등이다. 또한 이 예에서는, 이 배선(71)에 더해서 제4메탈 배선층의 배선(78)도 그라운드 라인으로서 사용하고 있다(양자는 제4비어층의 비어(71c)을 통해 서로 접속하고 있다).
또한, 제3메탈 배선층의 배선(68) 및 제4메탈 배선층의 배선(75)(도 39 ～도 41참조)은, 내부회로(30)용의 전원 라인이다(양자는 제4비어층의 비어(68c)를 통해 서로 접속하고 있다). 또한 제3메탈 배선층의 배선(69) 및 제4메탈 배선층의 배선(76)은, 마찬가지로 내부회로(30)용의 그라운드 라인이다(양자는 제4비어층의 비어(69c)를 통해 서로 접속하고 있다).
또한 NMOS트랜지스터(31n, 32n)의 드레인 영역(46), PMOS트랜지스터(31p, 32p)의 드레인 영역(48) 및 입력 버퍼(33)의 게이트 전극(50)은, 각각 제1비어 층의 비어(46c), 비어(48c) 및 비어(50c)를 통해, 모두 제1메탈 배선층의 배선(61)(공통의 배선)에 접속한다. 이 배선(61)은, 제2비어층의 비어(61c), 제2메탈 배선층의 배선(66), 제3비어층의 비어(66c), 제3메탈 배선층의 배선(73), 제4비어층의 비어(73c), 제4메탈 배선층의 배선(80), 제5비어층(도 42)의 비어(80c)를 통해, 제5메탈 배선층(도 43)의 배선(82)에 접속한다. 이 배선(82)은, 본딩 패드(1)로서 기능하는 것이다. 도 44 및 도 45에 나타나 있는 바와 같이 반도체장치의 윗면은 패시베이션 막(96)으로 덮히지만, 본딩 패드(1)인 배선(82)의 위쪽에는, 그 윗면이 노출하는 개구부(83)가 설치된다.
이 본딩 패드(1)는, 실시예 1과 같은 구조(도 1 ～ 도 3참조)를 가지고 있다. 다시 말해, 본딩 패드(1)에 있어서, 제5메탈 배선층의 배선(82) 아래에는, 도 42와 같이 제5메탈 배선층에 형성된 복수의 라인 형상의 비어(81c)가 접속하고, 또한, 이 비어(81c) 아래에, 도 41과 같이 제4메탈 배선층의 배선(81)이 접속한다. 즉, 본딩 패드(1)는, 실시예 1과 같이, 최상층 배선층인 제5메탈 배선층을 사용하여 형성된 배선(81)(제1메탈)과, 이 배선(81) 아래에 접속하는 복수의 라인 형상의 비어(81c)(제2메탈)와, 제5메탈 배선층의 1층 아래의 제4메탈 배선층(제1하층 배선층)을 사용하여 형성된 배선(14)을 구비하고 있다.
따라서 본 실시예에 있어서는, 제4메탈 배선층의 배선(81)의 폭 W 및 간격 D이,
W ≤ D ≤ 2 ×W ?‥ (1)
의 관계를 충족시키도록 하는 것이 바람직하다. 그렇게 하면, 실시예 1에서 설명한 바와 같이, 본딩 패드(1)로의 응력의 인가방향이 배선(81)의 길이 방향에 대하여 평면에서 볼 때 수직에 가깝도록 하면, 층간 절연막(94, 95)에 크랙이 잘 일어나지 않게 된다.
또한 그 경우는, 복수의 본딩 패드(1)를, 비어(81c)의 길이 방향으로 나란히 배치하는 것이 바람직하다. 그것에 의하여, 칩의 외측으로부터 진입해 오는 프로브나 본딩 툴 등을, 그 진입 방향이 비어(81c)의 길이 방향으로 평면에서 볼 때 수직이 되도록 하여 접촉시킬 수 있게 된다.
또한 본딩 패드(1) 아래를 통과하는 전원 라인인 제3메탈 배선층의 배선(74)은, 복수의 라인 형상으로 분할되고 있다. 다시 말해, 이 배선(74)은, 실시예 5에서 나타낸 「라인 형상으로 분할된 제2하층 배선층의 배선」에 대응하고 있다. 즉, 이 배선(74)은 본딩 패드(1)에서 발생한 응력을 흡수하는 것이 가능하다. 따라서, 본딩 패드(1) 아래에 배선(74)을 지나가게 하는 것에 의한 반도체장치의 강도열화를 억제하면서, 고집적화를 도모할 수 있다.
또한, 본딩 패드(1)가 출력 버퍼(31)의 위쪽에 설치되어 있으므로, 이 본딩 패드(1)와 출력 버퍼(31)를, 도 45와 같이 짧은 배선 경로로 접속할 수 있다. 따라서, 본딩 패드(1)와 출력 버퍼(31) 사이의 배선 저항이나 배선 용량을 최소한으로 억제할 수 있다. 그것에 의하여, 출력 버퍼(31)의 구동능력의 손실이 억제되고, 전기적 특성에 뛰어난 입출력 회로를 얻을 수 있다.
위에서 나타낸 도 33-도 45에서 알 수 있는 바와 같이, 본 실시예의 본딩 패드(1)는, 출력 버퍼(31) 및 보호 회로(32)의 PMOS트랜지스터(31p, 32p)의 위쪽에 형성되고 있고, NMOS트랜지스터(31n, 32n)의 위쪽에는 형성되지 않는다. 또한 입력 버퍼(33) 및 내부회로(30)의 위쪽에도 형성되지 않는다.
전술한 바와 같이, PMOS트랜지스터(31p, 32p)가 형성되는 활성 영역의 면적은 비교적 넓고, 또한, 이 영역 위는 여러 개의 트랜지스터가 규칙적으로 나열되는 구조가 된다. 그 때문에 외부에서 가해진 응력은 PMOS트랜지스터(31p, 32p)의 형성 영역 전체에 균일하게 분산되어, 특정한 장소에 응력이 집중되는 것은 곤란하다. 따라서, PMOS트랜지스터(31p, 32p)는 응력에 대한 내성이 높다고 할 수 있다. 보통, 본딩 패드(1)의 아래쪽에 능동소자를 설치했을 경우, 본딩 패드(1)에서 발생한 응력에 의한 이 소자의 파손이 걱정된다. 그러나 본 실시예에서는, 본딩 패드(1)의 아래쪽에, 응력내성에 뛰어난 우수한 구조를 가지는 PMOS트랜지스터(31p, 32p)를 배치하므로, 반도체장치의 강도열화를 최소한으로 억제하면서, 고집적화를 도모할 수 있다.
또한 본 실시예에서는, 도 33 ～도 45에서 알 수 있는 바와 같이, PMOS트랜지스터(31p，32p)의 드레인 영역(48), NMOS트랜지스터(31n, 32n)의 드레인 영역(46) 및 본딩 패드(1)는, 공통의 배선(61)에 전기적으로 접속하고 있다. 이 배선(61)에 있어서, 본딩 패드(1)로의 접속부(비어(61c))는, 드레인 영역(48)으로의 접속부(비어(48c))와 드레인 영역(46)으로의 접속부(비어(46c))사이에 있다. 그와 같이 배치함으로써, 예를 들면 본딩 패드(1)에 ESD가 들어갔을 경우에, PMOS트랜지스터(31p，32p) 혹은 NMOS트랜지스터(31n, 32n)의 한 쪽으로 치우쳐 고전압이 인가되는 것이 방지되고, 보호 회로(32)에 전류가 흐른다. 따라서, 반도체장치의 ESD내성은 더욱 높아지게 된다.
본딩 패드(1)의 윗면은, 패시베이션 막(96)의 개구부(83)에 노출하고 있고, 프로빙이나 본딩시에는, 그 노출한 부분에 물리적인 액세스가 행해진다. 본 실시예에서는, 본딩 패드(1)와 출력 버퍼(31) 및 입력 버퍼(33)가 접속하는 배선(61)을, 전기적으로 접속시키기 위한 접속 구조를 이루는 비어(80c), 배선(80), 비어(73c), 비어(66c), 배선(66) 및 비어(61c)는, 도 45와 같이, 개구부(83)로부터 벗어난 위치에 배치되어 있다. 즉, 이 접속 구조는, 개구부(83)에 노출한 본딩 패드(1)의 중앙부 아래가 아닌, 패시베이션 막(96)으로 덮힌 엣지부 아래에 접속하고 있다. 따라서, 프로빙나 본딩시에 본딩 패드(1)에 가해지는 응력이 이 접속 구조에 직접적으로 가해지는 것을 방지할 수 있으며, 본딩 패드(1)와 출력 버퍼(31) 및 입력 버퍼(33) 사이의 높은 접속 신뢰성을 얻을 수 있다.
본 실시예에서는, 본딩 패드(1)는, PMOS트랜지스터(31p, 32p)의 위쪽에 형성되고, NMOS트랜지스터(31n, 32n)의 위쪽에는 형성되지 않으므로, 필연적으로, 도 45와 같이 PMOS트랜지스터(31p, 32p)의 활성 영역과 NMOS트랜지스터(31n, 32n)의 활성 영역 사이의 영역 위쪽 근방에, 본딩 패드(1)의 엣지부가 위치하게 된다. 따라서, 배선(61)에 있어서 본딩 패드(1)로의 접속부(비어(61c))를 드레인 영역(48)으로의 접속부(비어(48c))와 드레인 영역(46)으로의 접속부(비어(46c)) 사이에 배치하고, 또한, 본딩 패드(1)와 배선(61)사이의 접속 구조(비어(80c), 배선(80), 비어(73c), 비어(66c), 배선(66) 및 비어(61c))를 패시베이션 막(96)으로 피복된 엣지부 아래에 배치하는 것을 용이하게 할 수 있다.
또한, 이상의 설명에서는, 본딩 패드(1)를 PMOS트랜지스터(31p, 32p)의 위쪽에 설치하고, NMOS트랜지스터(31n, 32n)의 위쪽에는 설치하지 않는 구조를 나타냈지만, 반대로, NMOS트랜지스터(31n, 32n)의 위쪽에 설치하고, PMOS트랜지스터(31p, 32p)의 위쪽에 설치하지 않는 구조로 해도 된다. 다시 말해, 본딩 패드(1)는, PMOS트랜지스터(31p，32p) 및 NMOS트랜지스터(31n, 32n)의 어느 한쪽의 위쪽에 형성되면 된다.
상기한 바와 같이, NMOS트랜지스터(31n, 32n)의 활성 영역 위도 여러 개의 트랜지스터가 규칙적으로 나열된 구조이며, 외부에서 가해진 응력은 NMOS트랜지스터(31n, 32n)의 형성 영역 전체에 균일하게 분산되므로, 응력에 대한 내성이 높다. 따라서, 본딩 패드(1)의 아래쪽에, NMOS트랜지스터(31n, 32n)가 배치된 경우에도, 반도체장치의 강도 열화를 최소한으로 억제할 수 있다. 단, NMOS트랜지스터(31n, 32n)는 PMOS트랜지스터(31p, 32p)에 비해 캐리어 이동도가 높기 때문에, 도 33과 같이, 형성 면적은 작아진다. 따라서, 본딩 패드(1)는, PMOS트랜지스터(31p, 32p)의 위쪽의 형성 하는 것이 면적을 크게 할 수 있고, 프로빙 및 본딩을 용이하게 행할 수 있다는 이점이 있다.
또한 본 실시예에서는, 전원 라인인 제2메탈 배선층의 배선(67) 및 제3메탈 배선층의 배선(74)이, 도 37 및 도 39와 같이, 복수의 라인 형상으로 분할된 예를 도시했지만, 예를 들면 도 46에 나타나 있는 바와 같이 복수로 분할된 각 배선(67)끼리를 부분적으로 접속해도 좋다(배선(74)에 관해서도 동일하다). 그 경우, 복수로 분할된 각각의 전원 라인마다 전위가 변동하는 것이 방지되어, 본 발명에 따른 반도체장치의 동작 신뢰성이 향상된다.
또한, 본 실시예의 설명에 있어서는, 반도체장치가 5층의 금속 배선층을 가지는 구조를 나타냈지만, 본 발명의 적용은 그것에 한정되는 것은 아니고, 예를 들면 4층 이하 또는 6층 이상의 금속 배선층을 가지는 반도체소자에 적용해도 좋다.
<실시예 7>
도 47 ～도 59는, 실시예 7에 따른 반도체장치의 입출력부의 구조를 도시한 도면이다. 도 47 ～도 57은, 이 입출력부의 배선 및 비어의 레이아웃 도면이며, 각각 실시예 6의 도 33 ～ 도 43에 대응하고 있다. 도 58 및 도 59는, 이 입출력부의 단면도이며, 각각 실시예 6의 도 44 및 도 45에 대응하고 있다. 또 도 58 및 도 59는, 도 33～도 43의 레이아웃 도면으로 나타내는 A-A선 및 B-B선을 따른 단면 에 각각 대응하고 있다.
도 47～ 도 59에 있어서는, 도 33 ～도 45에 나타낸 것과 같은 기능을 가지는 요소에는 그것과 동일한 부호를 붙이고 있다. 또 도 47 ～도 59와 도 33～도 45는, 배선 및 비어의 배치가 다를 뿐이며, 서로의 전기적인 접속 관계는 같다. 다시 말해, 도 47 ～도 59에 나타내는 구조의 등가회로는, 도 32와 같다. 따라서, 이하에서는 각 배선 및 비어의 접속 관계에 관한 상세한 설명은 생략하고, 실시예 7의 특징적인 부분을 설명한다.
앞의 실시예 6에서는, 본딩 패드(1)는, 출력 버퍼(31) 및 보호 회로(32)의 PMOS트랜지스터(31p, 32p) 및 NMOS트랜지스터(31n, 32n)의 어느 한쪽의 위쪽에 형성되는 구조를 도시했지만, 본 실시예에서는, 도 59와 같이, 본딩 패드(1)를, PMOS트랜지스터(31p, 32p) 및 NMOS트랜지스터(31n, 32n)의 위쪽에 걸치도록 형성한다. 또 본 실시예에 있어서도, 입력 버퍼(33) 및 내부회로(30)의 위쪽에는 본딩 패드(1)는 형성하지 않는다.
상기한 바와 같이, PMOS트랜지스터(31p, 32p) 및 NMOS트랜지스터(31n, 32n)의 활성 영역 위는, 여러 개의 트랜지스터가 규칙적으로 배치되는 구조이므로, 응력에 대한 내성이 높다. 따라서 본 실시예와 같이, 본딩 패드(1)의 아래쪽에 PMOS트랜지스터(31p, 32p) 및 NMOS트랜지스터(31n, 32n)를 설치하면, 반도체장치의 강도 열화를 최소한으로 억제하면서, 고집적화를 도모할 수 있다.
또한 본딩 패드(1)가 출력 버퍼(31)의 위쪽에 설치됨으로써, 본딩 패드(1)와 출력 버퍼(31)를, 도 59과 같이 짧은 배선 경로로 접속할 수 있다. 그것에 의하 여, 출력 버퍼(31)의 구동능력의 손실이 억제되어, 전기적 특성에 뛰어난 입출력 회로를 얻을 수 있다.
본 실시예에서는, 본딩 패드(1)를, PMOS트랜지스터(31p, 32p) 및 NMOS트랜지스터(31n, 32n)의 위쪽에 걸치도록 형성하므로, 실시예 6보다도 본딩 패드(1)의 면적을 크게 할 수 있다. 그것에 의하여, 이 본딩 패드(1)로의 프로빙 및 본딩이 용이하게 된다는 효과를 얻을 수 있다.
본딩 패드(1)를 출력 버퍼(31) 및 입력 버퍼(33)가 접속하는 배선(61)에 전기적으로 접속시키기 위한 접속 구조(비어(80c), 배선(80), 비어(73c), 비어(66c), 배선(66) 및 비어(61c))는, 도 59와 같이 패시베이션 막(96)의 개구부(83)로부터 벗어난 위치에 설치되어 있다. 따라서, 프로빙이나 본딩 시에 본딩 패드(1)에 가해지는 응력이, 이 접속 구조에 직접적으로 가해지는 것을 방지할 수 있고, 본딩 패드(1)와 출력 버퍼(31) 및 입력 버퍼(33) 사이의 높은 접속 신뢰성을 얻을 수 있다.
본딩 패드(1)는, 실시예 1과 같은 구조(도 1 ～ 도 3참조)를 가지고 있으므로, 제4메탈 배선층의 배선(81)의 폭 W 및 간격 D은, 상기의 식(1)의 관계를 충족시키도록 하는 것이 바람직하다. 그 경우, 본딩 패드(1)로의 응력의 인가방향이 배선(81)의 길이 방향에 대하여 평면에서 볼 때 수직에 가깝도록 하면, 층간 절연막(94, 95)에 크랙이 잘 일어나지 않게 된다. 또한 복수의 본딩 패드(1)를, 비어(81c)의 길이 방향으로 나란히 배치하는 것이 바람직하다. 그것에 의하여, 칩의 외측으로부터 진입해 오는 프로브나 본딩 툴 등을, 그 진입 방향이 비어(81c)의 길 이 방향으로 평면에서 보아 수직이 되도록 하여 접촉시킬 수 있게 된다.
또한 실시예 7에서는, 본딩 패드(1)를 크게 한 결과로서, 전원 라인인 배선(74) 뿐만아니라 배선(72)도 이 본딩 패드(1) 아래를 통과하게 된다. 본 실시예에서는, 배선(74) 및 배선(72)은, 도 53과 같이 각각 복수의 라인 형상으로 분할되어 있다. 다시 말해, 배선(72, 74)은, 실시예 5에서 나타낸 「라인 형상으로 분할된 제2하층 배선층의 배선」에 대응하고 있다. 즉, 이 배선(72, 74)은 본딩 패드(1)에서 발생한 응력을 흡수할 수 있다. 따라서, 배선(74) 및 배선(72)을 이 본딩 패드(1) 아래를 통과시키는 것에 의한, 반도체장치의 강도 열화는 억제되고 있다.
<실시예 8>
도 60 ～도 64는, 실시예 8에 따른 반도체장치의 입출력부의 구조를 나타내는 레이아웃 도면이며, 각각 실시예 7에서 나타낸 도 53 ～도 57에 대응하고 있다. 다시 말해, 도 60 ～ 도 64는, 각각 반도체장치의 입출력부의 제3메탈 배선층, 제4비어층, 제4메탈 배선층, 제5비어층, 제5메탈 배선층의 레이아웃을 도시하고 있다. 또한, 활성 영역 및 폴리실리콘 전극층, 제1비어층, 제1메탈 배선층, 제2비어층, 제2메탈 배선층 및 제3비어층의 레이아웃은, 실시예 7의 도 47 ～도 52에 나타낸 것과 동일하므로, 여기에서의 도시는 생략 한다. 또 도 60 ～ 도 64에 있어서도, 실시예 6에서 나타낸 도 33 ～ 도 45에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일한 부호를 붙이고 있다.
도 60～ 도 64와 도 53 ～ 도 57은, 배선 및 비어의 배치가 다를 뿐이며, 서 로의 전기적인 접속 관계는 같다. 다시 말해, 본 실시예의 입출력부의 등가회로도, 도 32와 같다. 따라서, 이하에서는 각 배선 및 비어의 접속 관계에 관한 상세한 설명은 생략하고, 실시예 8의 특징적인 부분을 설명한다.
본 실시예에서는, 본딩 패드(1)를 실시예 7보다 더욱 더 크게 하고, 출력 버퍼(31), 보호 회로(32) 및 입력 버퍼(33)의 위쪽 및 내부회로(30)의 일부의 위쪽에 걸치도록 형성한다. 다시 말해, 도 62 ～ 도 64와 같이, 본딩 패드(1)를 구성하는 제4메탈 배선층의 배선(81), 제5비어층의 비어(81c), 제5메탈 배선층의 배선(82)을, 각각 출력 버퍼(31), 보호 회로(32), 입력 버퍼(33) 및 내부회로(30)의 일부의 위쪽에 연장시킨다.
본딩 패드(1)는, 실시예 1과 같은 구조(도 1 ～ 도 3참조)를 가지고 있으므로, 제4메탈 배선층의 배선(81)의 폭 W 및 간격 D은, 상기의 식(1)의 관계를 충족시키도록 하는 것이 바람직하다. 그 경우, 본딩 패드(1)로의 응력의 인가방향이 배선(81)의 길이 방향에 대하여 평면에서 볼 때 수직에 가깝도록 하면, 층간 절연막(94, 95)에 크랙이 잘 생기지 않게 된다. 또한 복수의 본딩 패드(1)를, 비어(81c)의 길이 방향으로 나란히 배치하는 것이 바람직하다. 그것에 의하여, 칩의 외측으로부터 진입해 오는 프로브나 본딩 툴 등을, 그 진입 방향이 비어(81c)의 길이 방향으로 평면에서 볼 때 수직이 되도록 하여 접촉할 수 있게 된다.
또 도 60 ～ 도 62와 같이, 제3메탈 배선층의 배선(68)(내부회로(30)용 전원 라인), 배선(69)(내부회로(30)용 접지 라인), 배선(70, 74)(전원 라인), 배선(71, 72)(접지 라인)을, 본딩 패드(1) 아래로 통과시키고 있다. 본 실시예에서는, 그것 들의 배선(68～72, 74)을, 각각 복수의 라인 형상으로 분할하여, 실시예 5에서 나타낸 「라인 형상으로 분할된 제2하층 배선층의 배선」으로서 기능하도록 하고 있다. 즉, 배선(68～72, 74)은, 본딩 패드(1)에서 발생한 응력을 흡수할 수 있고, 크랙의 발생을 억제할 수 있다.
이와 같이 본 실시예에 의하면, 반도체장치의 응력에 대한 내성을 억제하면서, 본딩 패드(1)의 면적을 크게 할 수 있다. 본딩 패드(1)의 면적이 커지면, 이 본딩 패드(1)로의 프로빙 및 본딩이 용이하게 된다는 효과를 얻을 수 있다.
또한 도 65에 나타나 있는 바와 같이 본딩 패드(1)의 윗면을 프로빙을 행하기 위한 영역(프로빙 영역)과, 와이어 본딩을 행하기 위한 영역(본딩 영역)으로 나누어서 사용하는 것이 가능하게 된다.
최근에서는, 반도체 모듈의 소형화에 기여하기 위해서, 본딩에 사용되는 와이어도 가늘어지는 경향에 있다. 그 때문에 본딩 패드의 윗면이 프로빙에 의해 손상되면, 와이어를 본딩할 때에 접속 불량이 일어나기 쉽다. 본 실시예와 같이 본딩 패드(1)의 면적을 크게 하여, 프로빙 영역과 본딩 영역으로 나눌 수 있으면, 프로빙후라도 본딩 영역의 윗면은 손상이 없기 때문에, 와이어를 확실하게 본딩 할 수 있다.
본딩 패드(1)의 윗면에, 프로빙 영역과 본딩 영역을 개별적으로 규정할 경우, 본딩 영역쪽을 반도체칩의 외측으로 하는 것이 바람직하다. 그 이유를 도 66을 사용하여 설명한다. 예를 들면 도 66(a)와 같이 와이어를 반도체칩의 내측에 본딩하면, 와이어가 반도체칩의 엣지에 접촉할 수 있게 된다. 와이어를 약간 길게 하면 그 접촉은 방지할 수 있지만, 반도체 모듈의 소형화에는 불리하다. 그것에 대하고, 도 66(b)와 같이 와이어를 반도체칩의 외측에 본딩하면, 와이어를 길게 하지 않아, 이 와이어와 반도체칩의 엣지와의 접촉을 방지할 수 있다.
본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예시이며, 본 발명이 그것에 한정되는 것은 아니다. 예시되지 않은 무수한 변형예는, 본 발명의 범위에서 벗어나지 않고 상정될 수 있는 것이다.

Claims (36)

  1. 최상층 배선층을 사용하여 형성된 제1메탈(11)과,
    상기 제1메탈(11) 아래에 배치되어 이 제1메탈(11)과 접속하는 복수의 라인 형상의 제2메탈(12)을 가지는 본딩 패드(1)를 여러 개 구비하는 반도체 장치이며,
    상기 복수의 본딩 패드(1)는,
    상기 라인 형상의 제2메탈(12)의 길이 방향으로 나란히 배치되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 복수의 제2메탈(12)의 저부에 있어서의 폭 W 및 간격 D이,
    W≤D≤2×W의 관계를 만족시키는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 복수의 제2메탈(12)은,
    상기 제1메탈(11) 아래의 절연막(22)에 매립되고 있고, 이 절연막(22)내에서 그 상부가 서로 접속하고 있는 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 최상층 배선층의 1층 아래의 제1하층 배선층을 더 가지고,
    상기 본딩 패드(1)는,
    상기 제2메탈(12) 아래에 배치되어 이 제2메탈(12)과 접속하고, 상기 제1하층 배선층을 사용하여 형성된 제3메탈(13)을 더 구비하는 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 최상층 배선층의 1층 아래의 제1하층 배선층을 더 가지고,
    상기 본딩 패드(1)는,
    상기 제2메탈(12) 아래에 배치되어, 상기 제1하층 배선층 표면의 배리어메탈을 사용하여 형성된 에칭 스토퍼(15)를 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 본딩 패드(1)보다도 하층의 제2하층 배선층과,
    상기 본딩 패드(1)의 아래쪽의 영역에 있어서의 상기 제2하층 배선층에 의한 배선(14)위에 배치되고, 이 배선(14)에 접속하는 복수의 소정형상의 제4메탈(16)을 더 구비하는 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 본딩 패드(1)의 아래쪽의 영역에, 상기 제2하층 배선층에 의한 상기 배선(14)이, 복수의 라인 형상으로 분할되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서,
    상기 본딩 패드(1)보다도 하층의 제2하층 배선층을 더 구비하고,
    상기 본딩 패드(1)의 아래쪽의 영역에, 상기 제2하층 배선층에 의한 배선(14)이, 복수의 라인 형상으로 분할되어 있는 것을 특징으로 하는 반도체장치.
  9. 최상층 배선층을 사용하여 형성된 제1메탈(11)과,
    상기 제1메탈(11) 아래에 배치되어 이 제1메탈(11)과 접속하는 복수의 라인 형상의 제2메탈(12)을 가지는 본딩 패드(1)를 구비하는 반도체장치이며,
    상기 복수의 제2메탈(12)은,
    상기 제1메탈(11) 아래의 절연막(22)에 매립되고 있으며, 이 절연막(22)내에 서 그 상부가 서로 접속하고 있는 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 복수의 제2메탈(12)의 저부에 있어서의 폭 W 및 간격 D이,
    W≤D≤2×W의 관계를 만족시키는 것을 특징으로 하는 반도체장치.
  11. 제 9항에 있어서,
    상기 최상층 배선층의 1층 아래의 제1하층 배선층을 더 가지고,
    상기 본딩 패드(1)는,
    상기 제2메탈(12) 아래에 배치되어 이 제2메탈(12)과 접속하고, 상기 제1하층 배선층을 사용하여 형성된 제3메탈(13)을 더 구비하는 것을 특징으로 하는 반도체장치.
  12. 제 9항에 있어서,
    상기 최상층 배선층의 1층 아래의 제1하층 배선층을 더 가지고,
    상기 본딩 패드(1)는,
    상기 제2메탈(12) 아래에 배치되고, 상기 제1하층 배선층 표면의 배리어메탈 을 사용하여 형성된 에칭스토퍼(15)를 더 구비하는 것을 특징으로 하는 반도체장치.
  13. 제 9항에 있어서,
    상기 본딩 패드(1)보다도 하층의 제2하층 배선층과,
    상기 본딩 패드(1)의 아래쪽의 영역에 있어서의 상기 제2하층 배선층에 의한 배선(14)위에 배치되고, 이 배선(14)에 접속하는 복수의 소정형상의 제4메탈(16)을 더 구비하는 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 본딩 패드(1)의 아래쪽의 영역에 있어서의 상기 제2하층 배선층에 의한 상기 배선(14)이, 복수의 라인 형상으로 분할되고 있는 것을 특징으로 하는 반도체장치.
  15. 제 9항에 있어서,
    상기 본딩 패드(1)보다도 하층의 제2하층 배선층을 더 구비하고,
    상기 본딩 패드(1)의 아래쪽의 영역에, 상기 제2하층 배선층에 의한 배 선(14)이, 복수의 라인 형상으로 분할되고 있는 것을 특징으로 하는 반도체장치.
  16. 최상층 배선층을 사용하여 형성된 제1메탈(11)과,
    상기 제1메탈(11) 아래에 배치되어 이 제1메탈(11)과 접속하는 복수의 라인 형상의 제2메탈(12)을 가지는 본딩 패드(1)를 구비하는 반도체장치이며,
    이 반도체장치는, 상기 최상층 배선층의 1층 아래의 제1하층 배선층을 가지고,
    상기 본딩 패드(1)는,
    상기 제2메탈(12) 아래에 배치되고, 상기 제1하층 배선층 표면의 배리어메탈을 이용하여 형성된 에칭스토퍼(15)을 구비하는 것을 특징으로 하는 반도체장치.
  17. 제 16항에 있어서,
    상기 복수의 제2메탈(12)의 저부에 있어서의 폭 W 및 간격 D이,
    W ≤ D ≤ 2 ×W의 관계를 충족시키는 것을 특징으로 하는 반도체장치.
  18. 제 16항에 있어서,
    상기 본딩 패드(1)보다도 하층의 제2하층 배선층과,
    상기 본딩 패드(1)의 아래쪽의 영역에 있어서의 상기 제2하층 배선층에 의한 배선(14)위에 배치되고, 이 배선(14)에 접속하는 복수의 소정형상의 제4메탈(16)을 더 구비하는 것을 특징으로 하는 반도체장치.
  19. 제 18항에 있어서,
    상기 본딩 패드(1)의 아래쪽의 영역에, 상기 제2하층 배선층에 의한 상기 배선(14)이, 복수의 라인 형상으로 분할되고 있는 것을 특징으로 하는 반도체장치.
  20. 제 16항에 있어서,
    상기 본딩 패드(1)보다도 하층의 제2하층 배선층을 더 구비하고,
    상기 본딩 패드(1)의 아래쪽의 영역에, 상기 제2하층 배선층에 의한 배선(14)이, 복수의 라인 형상으로 분할되고 있는 것을 특징으로 하는 반도체장치.
  21. 본딩 패드(1)와,
    상기 본딩 패드(1)의 아래쪽을 지나가는 배선(14)을 구비하는 것을 특징으로 하는 반도체장치이며,
    상기 본딩 패드(1)의 아래쪽의 영역에 있어서의 상기 배선(14)위에, 복수의 소정형상의 메탈(16)을 구비하는 것을 특징으로 하는 반도체장치.
  22. 제 21항에 있어서,
    상기 본딩 패드(1)의 아래쪽의 영역에, 상기 배선(14)이 복수의 라인 형상으로 분할되고 있는 것을 특징으로 하는 반도체장치.
  23. 최상층 배선층을 사용하여 형성된 제1메탈(81)과, 상기 제1메탈(81) 아래에 배치되어 이 제1메탈(81)과 접속하는 복수의 라인 형상의 제2메탈(81c)을 가지는 본딩 패드(1)와,
    상기 본딩 패드(1)로 신호를 출력하는 출력 버퍼(31p, 31n)와,
    상기 본딩 패드(1)에 인가된 신호가 입력되는 입력 버퍼(33p, 33 n)와,
    상기 출력 버퍼(31p, 31n)의 입력측 및 상기 입력 버퍼(33p, 33n)의 출력측에 접속하는 내부회로(30)를 구비하고,
    상기 본딩 패드(1)는, 상기 출력 버퍼(31p, 31n)의 위쪽에 형성되고, 상기 입력 버퍼(33p, 33n) 및 상기 내부회로(30)의 위쪽에는 형성되지 않는 것을 특징으로 하는 반도체장치.
  24. 제 23항에 있어서,
    상기 출력 버퍼(31p, 31n)는, PMOS트랜지스터(31p) 및 NMOS트랜지스터(31n) 를 포함하고,
    상기 본딩 패드(1)는, 상기 PMOS트랜지스터(31p) 및 상기 NMOS트랜지스터(31n)중 한쪽의 트랜지스터의 위쪽에 형성되고, 다른 쪽의 트랜지스터 위쪽에는 형성되지 않는 것을 특징으로 하는 반도체장치.
  25. 제 24항에 있어서,
    상기 한쪽의 트랜지스터는, 상기 PMOS트랜지스터(31p)이며,
    상기 다른 쪽의 트랜지스터는, 상기 NMOS트랜지스터(3ln)인 것을 특징으로 하는 반도체장치.
  26. 제 24항에 있어서,
    상기 본딩 패드(1), 상기 PMOS트랜지스터(31p)의 드레인 및 상기 NMOS트랜지스터(31n)의 드레인은, 공통의 배선(61)에 전기적으로 접속하고 있고,
    상기 공통의 배선(61)에, 상기 본딩 패드(1)로의 접속부(61c)는, 상기 PMOS트랜지스터(31p)의 드레인으로의 접속부(48c)와 상기 NMOS트랜지스터(31n)의 드레인으로의 접속부(46c) 사이에 있는 것을 특징으로 하는 반도체장치.
  27. 제 23항에 있어서,
    상기 출력 버퍼(31p, 31n)는, PMOS트랜지스터(31p) 및 NMOS트랜지스터(31n)를 포함하고,
    상기 본딩 패드(1)는, 상기 출력 버퍼(31p, 31n)의 상기 PMOS트랜지스터(31p) 및 상기 NMOS트랜지스터(31n)의 위쪽에 걸쳐 형성되고 있는 것을 특징으로 하는 반도체장치.
  28. 삭제
  29. 제 23항에 있어서,
    상기 본딩 패드(1)를 여러 개 구비하고,
    상기 복수의 본딩 패드(1)는,
    상기 라인 형상의 제2메탈(81c)의 길이 방향으로 나란히 배치되고 있는 것을 특징으로 하는 반도체장치.
  30. 제 23항에 있어서,
    상기 복수의 제2메탈(81c)의 저부에 있어서의 폭 W 및 간격 D이,
    W≤D≤2×W의 관계를 만족시키는 것을 특징으로 하는 반도체장치.
  31. 제 23항에 있어서,
    상기 본딩 패드(1)의 아래쪽의 영역에, 복수의 라인 형상으로 분할된 배선(74)이 형성되어 있는 것을 특징으로 하는 반도체장치.
  32. 최상층 배선층을 사용하여 형성된 제1메탈(81)과, 상기 제1메탈(81) 아래에 배치되어 이 제1메탈(81)과 접속하는 복수의 라인 형상의 제2메탈(81c)을 가지는 본딩 패드(1)와,
    상기 본딩 패드(1)로 신호를 출력하는 출력 버퍼(31p, 31n)와,
    상기 본딩 패드(1)에 인가된 신호가 입력되는 입력 버퍼(33p, 33n)와,
    상기 출력 버퍼(31p, 31n)의 입력측 및 상기 입력 버퍼(33p, 33n)의 출력측에 접속하는 내부회로(30)를 구비하고,
    상기 본딩 패드(1)는, 상기 출력 버퍼(31p, 31n) 및 상기 입력 버퍼(33p, 33n)의 위쪽 및 상기 내부회로(30)의 일부의 위쪽에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체장치.
  33. 삭제
  34. 제 32항에 있어서,
    상기 본딩 패드(1)를 여러 개 구비하고,
    상기 복수의 본딩 패드(1)는,
    상기 라인 형상의 제2메탈(81c)의 길이 방향으로 나란히 배치되고 있는 것을 특징으로 하는 반도체장치.
  35. 제 32항에 있어서,
    상기 복수의 제2메탈(81c)의 저부에 있어서의 폭 W 및 간격 D이,
    W≤D≤2×W의 관계를 만족시키는 것을 특징으로 하는 반도체장치.
  36. 제 32항에 있어서,
    상기 본딩 패드(1)의 아래쪽의 영역에, 복수의 라인 형상으로 분할된 배선(68-72, 74)이 형성되어 있는 것을 특징으로 하는 반도체장치.
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