JPH0430570A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路に関し、特に静電破壊を防止し
た半導体集積回路に関するものである。

（口〉従来の技術 近年、半導体集積回路の高集積化に伴い半導体素子が極
めて小さくなり、更にほこの半導体集積回路の利用分野
が広範囲となってきたために、静電破壊に対する素子の
保護が非常に重要な問題となってきた。

この問題を解決する技術としては、例えば特公平０２−
１１０２０号に記載されたものがある。

即ち第４図に示すように、入出力パッド〈１）とＶ　Ｃ
Ｃ％および入出力パッド（１〉とＧＮＤ間に、夫々ダイ
オード（２）（３）を挿入し、入出力パッド（１）と内
部回路を抵抗（４〉を介して接続することで、基準値以
上のノイズが重畳した際にそのノイズをダイオード（２
）（３）を介してＶ　ｃｃ又はＧＮＤに逃がすようにし
たものである。

この回路を具体化した例を第５図に示す。入出力パッド
（１）とＧＮＤ間のダイオード（３）は、入出力パッド
（１）の下部に配置された第１のアイランド（５）と半
導体基板とのＰＮ接合で形成され、基板にＧＮＤ電位を
、第１のアイランド（５）にＮ１コンタクト領域（６）
を介して入出力パッド（１）をコンタクトさせることで
回路接続を行っている。

方、入出力パッド〈１）とＶＣＣ間のダイオード（３）
は、その表面にＰ型拡散領域（７）を設けた第２のアイ
ランド（８）の前記Ｐ型拡散領域（７）と第２のアイラ
ンド（８）とのＰＮ接合で形成され、第２のアイランド
（８）にＮ′″コンタクト領域（９）を介してＶＣＣを
印加しＰ型拡散領域（７）に入出力パッド（１）を接続
することで回路構成を行っていた。第２のアイランド（
８）には拡散による抵抗体が設けられ、入出力パッド（
１）と内部回路とが前記抵抗体を介して接続される。抵
抗体を設けた第２のアイランド（８）には、他の目的で
使用する抵抗体等を共存させることが可能である。その
１第２のアイランド（８）は大きなものとなり易い。

（八）発明が解決しようとする課題 しかしながら、上記静電破壊保護を処した集積回路であ
っても、保護回路が働かず内部回路が破壊に至る事故が
相次ぐ欠点があった。これは、正側ノイズに関してはダ
イオード（２）を形成するＰ型拡散領域（７）のＰＮ接
合から第２のアイランド（８）にＶＣＣを印加する電極
（１０）のコンタクトホール（１１）までが遠く、内部
の寄生抵抗（１２〉が介在する為にダイオード（２〉の
導通が阻害されるのが原因であった。むろん、負側ノイ
ズに対するダイオード（３）でも同様の問題が発生する
。

また、必要な入出力パッド（１）に対する第２のアイラ
ンド（８）の配置、およびｖｃｅ印加のための電極（１
０）のレイアウトが煩雑であり、パターン設計に多大な
労力と時間を要する欠点があった。

（ニ）課題を解決するための手段 本発明は上記従来の欠点に鑑み成されたもので、多数個
の入出力パッド（２３）を具備する半導体集積回路にお
いて、入出力パッド＜２３）に隣接して接地電位ライン
（２５）と電源電位ライン（２６）を素子領域（２２）
を囲むように配置し、これらのライン（２５）（２６）
に近接して夫々の保護用ダイオード（３５）＜３７）を
形成すると共に、入出力パッド（２３）と内部回路とは
各ライン（２５）（２６）とクロスされる配線（４１）
で接続するようにしたものである。

（ホ）作用 本発明によれば、入出力パッド（２３）に隣接して接地
電位ライン（２５）と電源電位ライン（２６）を素子領
域（２２）を囲むように配電するので、入出力バツド（
２３）に近接許せて静電破壊保護素子を配置できる。そ
のため、保護用ダイオード（３５）（３７）に直列に挿
入きれる寄生抵抗の値を減じることができる。また、上
記２つのライン（２５）（２６）を配置することによっ
て、はぼ全ての入出力バッドク２３）に静電破壊保護素
子を接続できる。しかも、各ライン（２５）（２６）は
内部回路用のラインとは独立させて延在きせることによ
り、複雑なラインの引き廻しが不要なので、パターン設
計を極めて簡略化できる。

（へ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図は半導体チップ（２１）の全体を示す平面図であ
る。チップ（２１）中央の素子形成領域（２２）にはバ
イポーラＮＰＮ）ランジスタ等の回路素子が作り込まれ
、電極で相互接続することによって所望の機能を達成す
る内部回路を構成する。その素子形成領域（η）を囲む
半導体チップ（２１）の周辺部分には、前記内部回路を
外部に接続するための入出力パッド（２３）が多数個配
置１れている。多数個の入出力パッド（２３）のうち、
（２３ｍ　）は接地電位（ＧＮＤ）印加用のＧＮＤバッ
ド、（２３ｂ）は電源電位（ＶＣＣ）印加用の■。。パ
ッドである。ＧＮＤバッド（２３ａ）とｖｃｃバッド（
２３ｂ）からは夫々前記内部回路への電源供給用のライ
ン（２４）が延在する。それとは別に、素子形成領域（
２２）と入出力パッド（２３）との間のスペースに、静
電破壊保護素子用の接地電位ライン（２５）と電源電位
ライン（２６）を延在させる。２つのライン（２５）（
２６）は互いに平行に、そして素子形成領域（２２）を
取り囲むように延在させる。入出力パッド（２３）が存
在しない部分には無理に延在させる必要は無い、ＧＮＤ
バッド（２３ａ）及びＶＣＣパッド（２３ｂ）付近では
両者を層間クロスさせる。この場合、接地電位ライン（
２５）を優先的に第１層目として形成した。

上記ＧＮＤバッド（２３ａ）とＶＣＣパッド（２３ｂ）
以外の入出力パッド（２３）には全て静電破壊保護を処
した。これを第２図の要部拡大平面図と第３図の断面図
に示す。

入出力パッド（２３）に近接して延在する接地電位ライ
ン（２５）と電源電位ライン（２６）は、接地電位ライ
ン（２５〉を入出力パッド（２３）と隣接するよう外側
、電源電位ライン（２６）を内部回路に接近するよう内
側を夫々延在し、接地電位ライン（２５）はコンタクト
ホール（２７）を介してその下のＰ＋型分離領域（２８
）とオーミックフンタクトして基板（２９〉にＧＮＤ電
位を与える。コンタクトホール（２７〉は接地電位ライ
ン（２５）のほぼ全長にわたって設けられる。入出力パ
ッド（２３）の下部にはＰ＋型分離領域り２８）で囲ま
れた第１のアイランド（３ｏ）を形成し、コンタクトホ
ール（３１）を介してＮ９型コンタクト領域（３２）に
入出力パッド（２３）をオーミックコンタクトさせる。

（３３）はＮ′″埋め込み層、（３４）は酸化膜である
。これで第１のアイランド（３ｏ）をカソード、基板（
２９）をアノードとして第１のアイランド（３０）と基
板（２９）とのＰＮ接合が第１の接合ダイオード（３５
〉を形成し、第１の接合ダイオード（３５）は入出力パ
ッド（２３）と接地電位（ＧＮＤ）との間に逆方向接続
されることになる。

一方、電源ライン（２６）に近接するチップ（２１）表
面には同じくＰ４″型分離領域（２８）で囲まれた第２
のアイランド（３６）を設け、この表面に第２のアイラ
ンド（３６）とのＰＮ接合で第２の接合ダイオード（３
７）を形成するＰ型拡散領域（３８）を設ける。即ち、
第２のアイランド（３６）をカソード、Ｐ型拡散領域（
３８）をアノードとするのである。第２のアイランド（
３６）はその一部が電源電位ライン（２６）と重畳する
ように配置され、コンタクトホール（３９）を介して電
源ライン（２６〉がＮ′″型フンタクト領域（４０）に
オーミンクコンタクトする。また、入出力パッド（２３
）からは２層目配線マ接地電位ライン（２５）と電源電
位ライン（２６）にクロスする接続電極（４１）が延在
し、コンタクトホール（４２）を介してＰ型拡散領域（
３８）にコンタクトする。これで、入出力パッド（２３
）と電源電位（ＶＣＣ）との間に第２の接合ダイオード
（３７）が逆方向接続きれることになる。

Ｐ型拡散領域（３８）は、第２のアイランド（３６）と
接合ダイオード（３７）を形成すると同時に保護抵抗（
４３）を形成する。保護抵抗（４３）の他端は電極＜４
４）がオーミックコンタクトし、電極（４４）は内部回
路に接続される。従って、入出力パッド〈２３）と内部
回路とは保護抵抗（４３）を介して接続されることにな
る。

以上に説明した本発明の構造は、接地電位ライン（２５
）と電源電位ライン〈２６）を入出力バッド（２３）に
隣接して延在させることによって、第１と第２の接合ダ
イオード（３５）（３７）に直列に挿入される寄生抵抗
の値を極めて小言くできる。つまり、２つの接合ダイオ
ード（３５）（３７）を形成するＰＮ接合から接地電位
ライン（２５）のコンタクトホール（２７）又は電源電
位ライン（２６）のコンタクトホール（３９）までの距
離を最小にできるパターン設計が可能となるのである。

これは入出力パッド（２３）のコンタクトホール（３１
）（４２）に関しても同等である。従って前記寄生抵抗
が接合ダイオード（３５）（３７）の導通を阻害しない
ので、静電ノイズから内部回路を確実に保護できる保護
素子とすることができる。

また、内部回路への電源供給ライン（２４）と静電破壊
保護用のライン（２５）（２６）とを別個に設けたので
、内部回路の配線設計が容易になる他、各ライン（２５
）（２６）は素子領域（２２）を囲むように延在するの
で、全ての入出力パッド（２３）に静電破壊保護素子を
設けることが極めて容易であり、これもパターン設計の
容易さを助長する。

さらに、第１のアイランド（３０）は入出力パッド（２
３）の下部、第２のアイランド（３６）はその一部を電
源電位ライン（２６）の下部に形成できるので、面積効
率に優れる。そして更に、第１と第２のダイオード（３
５＞（３７＞の寄生抵抗を最小にできるので、保護抵抗
（４３）の値を小さく設定することが可能となり、これ
も面積効率の向上を助長する。

（ト）発明の効果 以上に説明した通り、本発明によれば第１と第２の接合
ダイオード（３５）　（３７）に直列挿入される寄生抵
抗を最小にできるので、内部回路を確実に保護できる利
点を有する。また、電源電位ライン（２６）と接地電位
ライン（２５）を引き廻すことによって、全ての入出力
パッド（２３）に保護対策を処すことが極めて容易であ
る他、内部回路への配線の弓き廻しも容易になるので、
パターン設計を容易ならしめ、時間短縮が可能である利
点を有する。さらに、入出力パッド〈２３）の下部と電
源電位ライン（２６）の下部を有効に活用できるので、
面積効率に優れる利点をも有する。

【図面の簡単な説明】

第１図と第２図は夫々本発明を説明する為の平面図と要
部平面図、第３図は本発明を説明する為の断面図、第４
図は静電破壊保護回路を示す回路図、第５図は従来例を
示す平面図である。

Claims (6)

【特許請求の範囲】
1. （１）半導体チップの周囲部分に多数個の入出力パッド
   を形成した半導体集積回路において、前記入出力パッド
   に隣接して前記半導体チップの素子領域を取り囲むよう
   に延在させた接地電位ラインおよび電源電位ラインと、 前記接地電位ラインを前記半導体チップの略全周にわた
   りその下の半導体基板に電気接続させるコンタクトホー
   ルと、 前記接地電位ラインに近接して配置され、前記半導体基
   板とで第１のＰＮ接合ダイオードを形成する第１のアイ
   ランドと、 前記入出力パッドと前記接地電位ラインとの間に前記第
   １の接合ダイオードを挿入すべく前記入出力パッドを前
   記第１のアイランドにコンタクトさせるコンタクトホー
   ルと、 前記電源電位ラインに近接して形成した第２のアイラン
   ドと、 前記第２のアイランドの表面に形成され、このアイラン
   ドと第２のＰＮ接合ダイオードを形成する拡散領域と、 前記電源電位ラインを前記第２のアイランドに電気接続
   させるコンタクトホールと、 前記入出力パッドと前記電源電位ラインとの間に前記第
   ２の接合ダイオードを挿入すべく前記入出力パッドから
   延在する接続電極を前記拡散領域にコンタクトさせるコ
   ンタクトホールとを具備し、 且つ前記第１と第２の接合ダイオードから成る静電破壊
   保護素子を、略全ての入出力パッドに接続したことを特
   徴とする半導体集積回路。
2. （２）前記接地電位ラインと電源電位ラインは第１層目
   配線であり前記入出力パッドから延在する接続電極は第
   ２層目配線であることを特徴とする請求項第１項に記載
   の半導体集積回路。
3. （３）前記拡散領域は抵抗体を形成し、前記入出力パッ
   ドは前記抵抗体を介して内部回路に接続されて成ること
   を特徴とする請求項第１項に記載の半導体集積回路。
4. （４）前記第１のアイランドは前記入出力パッドの下部
   に配置されていることを特徴とする請求項第１項に記載
   の半導体集積回路。
5. （５）前記第２のアイランドは前記電源電位ラインと一
   部が重なるように配置されていることを特徴とする請求
   項第１項に記載の半導体集積回路。
6. （６）前記内部回路に電源を供給するラインは前記接地
   電位ラインおよび前記電源電位ラインとは別個に延在す
   ることを特徴とする請求項第１項に記載の半導体集積回
   路。