KR100273703B1 - 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법 - Google Patents
콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100273703B1 KR100273703B1 KR1019970068246A KR19970068246A KR100273703B1 KR 100273703 B1 KR100273703 B1 KR 100273703B1 KR 1019970068246 A KR1019970068246 A KR 1019970068246A KR 19970068246 A KR19970068246 A KR 19970068246A KR 100273703 B1 KR100273703 B1 KR 100273703B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact
- semiconductor device
- pattern
- conductive layer
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 230000007547 defect Effects 0.000 title abstract description 11
- 238000000034 method Methods 0.000 claims description 18
- 239000011521 glass Substances 0.000 claims description 9
- 235000017060 Arachis glabrata Nutrition 0.000 claims description 5
- 241001553178 Arachis glabrata Species 0.000 claims description 5
- 235000010777 Arachis hypogaea Nutrition 0.000 claims description 5
- 235000018262 Arachis monticola Nutrition 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 5
- 235000020232 peanut Nutrition 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 239000011651 chromium Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 26
- 238000005530 etching Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/72—Repair or correction of mask defects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법이 개시된다. 본 발명은, 도전층의 상부에 형성된 절연막을 가지는 반도체 장치에 있어서, 상기 절연막의 상부에서 상기 도전층의 상부표면까지 상기 절연막의 일부를 관통하는 땅콩현상의 관통개구에 충진되는 콘택 플러그를 가짐을 특징으로 한다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로 특히 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법에 관한 것이다.
통상적으로, 하나의 액세스 트랜지스터와 하나의 스토리지 캐패시터로 구성된 메모리 쎌을 다수로 가지는 다이나믹 랜덤 액세스 메모리(이하 DRAM이라 칭함)와 같은 반도체 메모리등에서, 쎌의 집적 밀도가 증가할 경우에 메모리 칩의 면적을 크게 증가하지 않게 하기 위해서는 트랜지스터나 캐패시터등과 같은 반도체 장치들의 크기를 축소하는 것이 필요하다. 집적밀도가 크면 클수록 그러한 반도체 장치들의 크기는 더 축소되고, 반도체 장치들의 동작을 보장하기 위한 도전층간의 콘택형성기술은 더욱 어려워진다. 또한, 반도체 장치들의 축소는 이들의 신뢰성을 보장하기 위하여 동작전압의 저하를 야기한다. 예를 들어 256 메가 비트 DRAM에 대해서 1.2볼트 그리고 1기가 비트 DRAM에 대해서는 1볼트 또는 이보다 낮은 전원전압이 제안되어 왔다.
따라서, 반도체 장치들의 사이즈 축소에 기인하여 보다 어려워진 콘택형성기술은 보다 낮은 전원전압에서 양호한 오믹콘택을 또한 제공해야하는 가중된 부담에 설상가상으로 직면한다. 제한된 면적을 가지는 하부 도전층을 그 상부의 절연막을 통하여 상부도전층과 접촉시켜야 하는 경우에 관통개구를 2개이상으로 형성하여 콘택저항을 줄이는 컨벤셔날 기술이 본 분야에서 제안되어 왔다. 그런데, 이러한 기술은 반도체 장치들의 사이즈 축소에 기인하여 서로 인접하는 관통개구의 간격이 좁아져 개구들이 오버랩되는 경우에 도 1에 도시된 바와 같은 첨점 P가 생성된다.
도시된 도 1을 참조하면, 기판 10상의 하부 도전층 20의 상부에는 층간 절연막 30을 관통하여 형성된 관통개구들 C1,C2의 단면이 보여진다. 상기 관통개구 C1는 대체로 상부에 등방성 에칭에 의해 형성된 식각면 31 및 하부에 이방성 에칭에 의해 형성된 식각면 33을 가진다. 유사하게, 상기 관통개구 C2는 대체로 상부에 등방성 에칭에 의해 형성된 식각면 32 및 하부에 이방성 에칭에 의해 형성된 식각면 34을 가진다. 상기 첨점 P는, 상기 식각면 31,32를 만들기 위한 등방성 에칭에 의해 절연막 30이 원래의 높이보다 오버에치되어 생성되는 형상이다. 따라서, 이러한 경우에 상기 관통개구들 C1,C2에 금속재질등의 콘택 플러그를 충진하여 콘택을 제조하면, 콘택관련 결함 예컨대 밀착성문제, 마이그레이션등이 이후공정의 수행중에 발생되어 콘택불량을 야기한다. 또한, 콘택 플러그의 하부 접촉면적은 상부에 비해 상당히 작으므로 콘택저항이 큰 문제로 된다.
도 1의 더블 콘택구조에서 발생된 문제들을 개선하기 위하여 도 2에서와 같이 콘택 형성을 위한 포토 마스킹 공정이 또 다른 컨벤셔널 기술로서 개시되었다. 도 2는 콘택 형성을 위한 포토 마스킹 공정을 보인 도면이다. 이 기술은 인접하는 관통개구들의 전체사이즈에 대응되는 사이즈를 가지는 하나의 관통개구를 층간절연막에 형성하는 스킴이다. 이를 위해, 크롬등이 코팅된 유리기판 51에 직사각형 형태의 패턴 파트 52를 가지는 마스크 50가 레지스트등의 감광막 40 상부에 패턴을 형성하기 위해 제공된다. 여기서, 상기 직사각형 형태의 패턴 파트 52의 사이즈는 2개의 관통개구의 총 사이즈를 고려한 것이다. 포지티브 포토레지스트 공정으로 노광을 실시하면, 광원으로서의 레이저 또는 자외선등은 상기 마스크 50의 패턴 파트 52를 통과하여 감광막 40의 상부에 조사되며, 유리기판 51을 통과하지 못하고 반사된다. 따라서, 노광된 부분 41과 노광되지 아니한 부분 42이 잠상으로서 구별생성되고 후속의 현상공정에서 상기 부분 41만이 현상된다.
상기 부분 41에 대하여 현상이 이루어진 후, 에칭이 수행되면 산화막등의 절연막 30에는 하나의 콘택 홀이 관통개구로서 형성된다. 이후, 감광막 40의 남아있는 부분 42을 제거하고 텡스텐등의 금속물질을 상기 관통개구에 필링하면 하부 도전막 20의 일부 표면과 상기 절연막 30위에 형성될 상부 도전막을 콘택해줄 콘택 플러그가 만들어진다. 그런데, 상기 콘택 플러그의 평면 형상은 원형이 아닌 타원형으로 나타나므로 접촉면적이 감소되는 문제가 있다. 즉, 제조된 사이즈는 2개의 관통개구의 총 사이즈에 비해 작아진다. 이러한 이유는 상기한 노광프로세스에서 빛의 회절 및 간섭현상에 기인하여 노광되지 아니한 부분 41이 이미 타원형으로 생성되기 때문이다. 결국, 상기한 기술도 직사각형 형태의 패턴에 의해 접촉면적이 감소되어 낮은 전원전압에서 양호한 오믹콘택을 제공하기 어려운 문제를 가진다. 따라서, 접촉면적을 크게 하면서도 콘택관련 결함을 감소시킬 수 있는 반도체 장치의 콘택구조 및 제조 방법이 절실히 요망된다.
따라서 본 발명의 목적은 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법을 제공함에 있다.
본 발명의 또다른 목적은 낮은 전원전압에서 양호한 오믹콘택을 제공할 수 있는 반도체 장치의 콘택구조 및 그 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 제조공정의 추가없이 콘택관련 결함 및 콘택저항을 쉽게 감소시킬 수 있는 개선된 콘택구조 및 그 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명은, 도전층의 상부에 형성된 절연막을 가지는 반도체 장치에 있어서, 상기 절연막의 상부에서 상기 도전층의 상부표면까지 상기 절연막의 일부를 관통하는 땅콩형상의 관통개구에 충진되는 콘택 플러그를 가짐을 특징으로 한다.
또한 도전층의 상부에 형성된 절연막을 가지는 반도체 장치의 콘택제조 방법에 있어서, 상기 절연막의 상부에 감광막을 도포한 후, 대체로 사각형을 이루며 서로 이격된 앵글 파트들과 상기 앵글 파트들을 이어서 하나의 폐곡면을 형성하는 브리지 파트를 유리판상에 패턴으로서 가지는 포토마스크로써 상기 감광막을 노광하는 단계와, 노광된 상기 감광막을 현상한 후, 에칭을 수행하여 상기 절연막의 상부에서 상기 도전층의 상부표면까지 상기 절연막의 일부를 관통하는 땅콩형상의 관통개구를 얻는 단계와, 상기 현상되지 않은 나띠지 감광막을 제거하고 상기 관통개구에 도전물질을 충진하여 콘택 플러그를 형성하는 단계로 구성됨을 특징으로 한다.
본 발명의 타의 목적 및 이점은 첨부도면과 함께 설명되는 하기 설명에 의해 명확하게 나타날 것이다.
제1도는 종래기술에 따른 반도체 장치의 인접 콘택 개구형성을 보여주는 도면.
제2도는 또 다른 종래기술에 따른 콘택 형성을 위한 포토 마스킹 공정을 보인 확대 사시도.
제3도는 본 발명의 실시예에 따른 포토 마스크의 형상을 보인 도면.
제4도는 제3도의 포토 마스크에 의해 노광된 감광막의 잠상패턴을 보인 도면.
제5도는 본 발명의 또 다른 실시예에 따른 포토 마스크의 형상을 보인 도면.
제6도는 제4도에 따른 패턴을 에칭한 결과로서 나타나는 콘택구조를 보인 도면.
제조공정의 추가없이 콘택관련 결함 및 콘택저항을 쉽게 감소시킬 수 있는 개선된 콘택구조 및 그 제조 방법에 대한 본 발명의 바람직한 실시예들이 상세히 설명된다.
도 3을 참조하면, 본 발명의 일실시예에 따른 포토 마스크의 형상이 도시되어 있다. 층간 절연막의 상부에서 하부 도전층의 상부표면까지 절연막의 일부를 관통하는 땅콩형상의 관통개구를 형성하기 위해, 도 3에서는 대체로 사각형을 이루며 서로 이격된 앵글 파트들 53,54과, 상기 앵글 파트들을 이어서 하나의 폐곡면을 형성하는 브리지 파트 55를 유리판 51에 패턴 56으로서 가지는 포토 마스크 50의 구조가 도시되어 있다. 그러나, 본 발명은 그러한 포지티브형 포토 레지스트를 위한 마스크 구조에 한정되는 것이 아니라는 것은 당해 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를들어, 네거티브형 포토 레지스트 프로세스를 위해, 반대로 패턴 56에 크롬을 코팅하고 상기한 유리판 51에 자외선,레이저 또는 전자빔이 통과되게 할 수 있다.
본 실시예에 따라, 도 6과 같은 도전층 20의 상부에 형성된 절연막 30을 가지는 반도체 장치의 콘택제조 방법은, 상기 절연막 30의 상부에 감광막 40을 도포한 후, 대체로 사각형을 이루며 서로 이격된 앵글 파트들과 상기 앵글 파트들을 이어서 하나의 폐곡면을 형성하는 브리지 파트를 유리판상에 패턴 56으로서 가지는 포토마스크 50로써 상기 감광막 40을 노광하는 단계부터 시작된다. 그리고, 노광된 상기 감광막을 현상한 후, 에칭을 수행하여 상기 절연막 30의 상부에서 상기 도전층 20의 상부표면까지 상기 절연막 30의 일부를 관통하는 땅콩형상의 관통개구 34를 얻는다. 이어서, 상기 현상되지 않은 나머지 감광막을 제거하고 상기 관통개구에 도전물질을 충진하여 콘택 플러그 35를 형성한다. 이하에서는 보다 구체적인 콘택 제조의 설명이 행하여질 것이다.
도 4를 참조하면, 상기 도 3의 포토 마스크 50에 의해 노광된 포지티브형 감광막 40의 잠상패턴 43이 비노광파트 44와 구별되어 나타난다. 도 4에서, 상기 잠상패턴 43은 대체로 원형을 이루며 서로 이격된 라운드 파트들 a,c과, 상기 라운드 파트들 a,c을 이어서 하나의 폐곡면을 형성하는 브리지 파트 b를 가짐에 의해 대체로 땅콩형상(Peanut shape)을 이루고 있다. 상기 땅콩형상은, 상기 도 3의 포토 마스크 50의 패턴 56을 도 6의 층간 절연막 30상에 있는 상기 감광막 40 상부에 그대로 전사시키기 위해 예컨대 축소투영 노광기로써 노광을 실시함에 의해 얻어질 수 있다. 여기서, 상기 축소투영 노광기의 광원은 엑사이머 레이저 또는 수은램프에서 제공되는 약 248나노미터의 파장의 통과된 광일 수 있다. 도 6은 도 4에 따른 패턴을 에칭한 결과로서 나타나는 콘택구조를 보인 도면이다. 현상공정에서 상기 잠상 패턴 43만이 현상되면, 하부에 있는 층간 절연막 30의 일부상부가 노출된다. 노출되는 상기 층간 절연막 30의 형상은 상기 잠상패턴 43의 형상과 마찬가지로 된다. 에칭공정이 수행되면 상기 노출된 층간 절연막 30은 에칭되어, 상기 절연막 30에는 하나의 콘택 홀34이 관통개구로서 형성된다. 여기서, 습식식각을 먼저 소정시간동안 행하고 건식식각을 하부 도전층 20의 상부가 드러날 때까지 하는 경우에, 등방성 식각과 이방성 식각이 행하여진다. 따라서, 이 경우에 상기 콘택 흘 34는 도 6과 같이 라운딩 식각면 31 및 선형 식각면 33을 가진다. 상기 관통개구 34에 의해 노출되는 상기 도전층 20의 상부표면은, 상기 패턴 43과 유사하게 대체로 원형을 이루며 서로 이격된 라운드 파트들과, 상기 라운드 파트들을 이어서 하나의 폐곡면을 형성하는 브리지 파트를 가짐에 의해 역시 땅콩형상을 이루게 된다.
그 후, 감광막 40의 남아있는 부분 44를 제거하고 텡스텐등의 금속물질을 상기 관통개구에 필링하면 하부 도전막 20의 일부 표면과 상기 절연막 30위에 형성될 상부 도전막을 콘택해줄 콘택 플러그 35가 만들어진다. 상기 콘택 플러그 35의 평면 형상은 기존의 타원형에 비해 면적이 크므로 접촉면적을 증가시킨다. 결국, 본 실시예는 접촉면적을 증가시켜 저 전원전압에서 양호한 오믹콘택을 제공하는 것이다. 따라서, 제조공정의 추가없이도, 기존과 같이 절연막에 첨점이 발생하지 않아 콘택관련 결함이 발생될 가능성이 줄어들고 콘택저항을 쉽게 감소시키게 된다.
도 5는 본 발명의 또 다른 실시예에 따른 포토 마스크의 형상을 보인 도면이다. 도 5를 참조하면, 대체로 사각형을 이루며 서로 이격된 앵글 파트들 53,54을 크롬등이 코팅된 유리판 51에 패턴으로서 가지는 포토 마스크 50의 구조가 도시되어 있다. 그러나, 이러한 포지티브형 포토 레지스트를 위한 마스크 구조를 반대로 변형하여, 네거티브형 포토 레지스트 프로세스를 위해, 반대로 패턴에 크롬을 코팅하고 상기한 유리판 51에 자외선,레이저 또는 전자빔이 통과되게 할 수 있다. 이러한 패턴에서는 두 앵글 파트들 53,54간의 이격거리 L가 매우 중요한 파라메타로 된다. 본 실시예에서는 상기 이격거리 L를 약 0.3μm이하로 하여, 상기 축소투영 노광기로써 노광을 한 경우에 도 4의 잠상패턴 43과 유사한 패턴을 얻을 수 있었다.
상기 도 6의 하부 도전층 20은 예컨대 각 모오스 트랜지스터의 게이트 산화막상에 형성된 다결정 실리콘층과 고융점 금속실리사이드층으로 구성된 폴리사이드층이나, 드레인/소오스 도핑영역의 표면층 또는 금속층중의 하나가 될 수 있다. 상기 관통개구에 충진되는 플러그 35는 도우핑된 다결정 실리콘 또는 텅스텐과 같은 재질로 제조될 수 있다.
전술된 바와같이 본 발명의 실시예들은 인접한 두 개의 관통개구를 필요시 마스크 패턴만으로 하나의 통합된 관통 개구를 제공하여 콘택관련 결함 및 콘택저항을 쉽게 감소시키는 것에 대하여 설명되었지만, 사안이 허용되는 범위에서 다양한 변화와 변경이 가능함은 물론이다.
상기한 본 발명에 따르면, 제조공정의 추가없이도 반도체 장치의 콘택관련 결함 및 콘택저항을 쉽게 감소시킬 수 있는 이점이 있다.
Claims (9)
- 도전층의 상부에 형성된 절연막을 가지는 반도체 장치에 있어서, 상기 절연막상에 서로 대칭되고 하나의 폐곡면을 형성하는 브리지 형상을 가지며 동일한 크기를 갖는 땅콩현상의 감광막과, 상기 감광막을 마스크로 하여 상기 도전층 상부표면이 노출되도록 콘택구조를 가지는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 마스크에 의해 노출되는 상기 도전층의 상부표면은 원형을 이루며 서로 이격된 라운드 파트들과, 상기 라운드 파트들을 이어서 하나의 폐곡면을 형성하는 브리지 파트를 가짐에 의해 상기 땅콩현상을 이룸을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 마스크를 제공하기 위해 만들어지는 포토 마스크의 패턴은 사각형을 이루며 서로 이격된 앵글 파트들과, 상기 앵글 파트들을 이어서 하나의 폐곡면을 형성하는 브리지 파트를 가짐을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 마스크를 제공하기 위해 만들어지는 포토 마스크의 패턴은 사각형을 이루며 서로 소정거리 이격된 앵글 파트들을 포토마스크 패턴상에 가짐을 특징으로 하는 반도체 장치.
- 도전층의 상부에 형성된 절연막을 가지는 반도체 장치의 콘택제조 방법에 있어서, 상기 절연막의 상부에 감광막을 도포한 후, 서로 대칭되고 동일한 크기를 갖는 사각형을 이루며 서로 이격된 앵글 파트들과 상기 앵글 파트들을 이어서 하나의 폐곡면을 형성하는 브리지 파트를 패턴으로서 가지는 포토마스크로써 상기 감광막을 노광하는 단계와, 노광된 상기 감광막을 현상한 후, 에칭을 수행하여 상기 절연막의 상부에서 상기 도전층의 상부표면까지 상기 절연막의 일부를 관통하는 땅콩형상의 관통개구를 얻는 단계와, 상기 현상되지 않은 나머지 감광막을 제거하고 상기 관통개구에 도전물질을 충진하여 콘택을 형성하는 단계를 가짐을 특징으로 하는 방법.
- 제5항에 있어서, 상기 관통개구를 얻기 위해 만들어지는 상기 포토 마스크의 패턴은, 서로 대칭되고 동일한 크기의 사각형을 이루며 서로 이격된 앵글 파트들과, 상기 앵글 파트들을 이어서 하나의 폐곡면을 형성하는 브리지 파트를 크롬이 도포된 유리판상에 가짐을 특징으로 하는 방법.
- 도전층의 상부에 형성된 절연막을 가지는 반도체 장치에 있어서, 상기 절연막상에 서로 대칭되고 동일한 크기를 갖는 사각형의 앵글 파트와, 상기 사각형의 앵글 파트에 의해 상기 도전층 상부표면이 노출되도록 콘택구조를 가지는 것을 특징으로 하는 반도체 장치.
- 제7항에 있어서, 상기 사각형의 앵글 파트는 소정 거리가 이격됨을 특징을 하는 반도체 장치.
- 제8항에 있어서, 상기 소정거리 이격된 거리는 약 0.3μm이하임을 특징으로 하는 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970068246A KR100273703B1 (ko) | 1997-12-12 | 1997-12-12 | 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법 |
| JP34815498A JP3683110B2 (ja) | 1997-12-12 | 1998-12-08 | 半導体装置のダブルコンタクト形成方法 |
| US09/209,649 US6072242A (en) | 1997-12-12 | 1998-12-10 | Contact structure of semiconductor memory device for reducing contact related defect and contact resistance and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970068246A KR100273703B1 (ko) | 1997-12-12 | 1997-12-12 | 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990049318A KR19990049318A (ko) | 1999-07-05 |
| KR100273703B1 true KR100273703B1 (ko) | 2001-03-02 |
Family
ID=19527167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970068246A KR100273703B1 (ko) | 1997-12-12 | 1997-12-12 | 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6072242A (ko) |
| JP (1) | JP3683110B2 (ko) |
| KR (1) | KR100273703B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100687863B1 (ko) * | 2004-12-29 | 2007-02-27 | 주식회사 하이닉스반도체 | 아령형 금속 콘택 형성 방법 |
| KR20150021818A (ko) * | 2013-08-21 | 2015-03-03 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332016A (ja) * | 1999-05-19 | 2000-11-30 | Nec Corp | 半導体装置および半導体製造方法 |
| DE19939852B4 (de) * | 1999-08-23 | 2006-01-12 | Infineon Technologies Ag | Stacked Via mit besonders ausgebildetem Landing Pad für integrierte Halbleiterstrukturen |
| US6753612B2 (en) | 2001-04-05 | 2004-06-22 | International Business Machines Corporation | Economical high density chip carrier |
| US7067916B2 (en) * | 2001-06-20 | 2006-06-27 | International Business Machines Corporation | Extension of fatigue life for C4 solder ball to chip connection |
| US7288466B2 (en) * | 2002-05-14 | 2007-10-30 | Kabushiki Kaisha Toshiba | Processing method, manufacturing method of semiconductor device, and processing apparatus |
| JP4509521B2 (ja) * | 2003-10-01 | 2010-07-21 | 東芝マイクロエレクトロニクス株式会社 | 自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラム |
| JP2005116756A (ja) * | 2003-10-07 | 2005-04-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2005243907A (ja) | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| US7705464B2 (en) * | 2004-09-13 | 2010-04-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connection structure for semiconductor devices |
| JP5094019B2 (ja) * | 2005-01-21 | 2012-12-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2006287216A (ja) * | 2005-03-10 | 2006-10-19 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| KR100911873B1 (ko) * | 2006-10-09 | 2009-08-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 커패시터 스토리지 노드 형성용 노광마스크 |
| US20090302479A1 (en) * | 2008-06-06 | 2009-12-10 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Semiconductor structures having vias |
| JP5317742B2 (ja) * | 2009-02-06 | 2013-10-16 | 株式会社東芝 | 半導体装置 |
| US8890324B2 (en) * | 2010-09-28 | 2014-11-18 | Freescale Semiconductor, Inc. | Semiconductor structure having a through substrate via (TSV) and method for forming |
| KR102343219B1 (ko) | 2017-11-15 | 2021-12-23 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1553065A (en) * | 1978-01-28 | 1979-09-19 | Int Computers Ltd | Circuit structures including integrated circuits |
| KR940010197A (ko) * | 1992-10-13 | 1994-05-24 | 김광호 | 반도체 장치의 제조방법 |
| US5523920A (en) * | 1994-01-03 | 1996-06-04 | Motorola, Inc. | Printed circuit board comprising elevated bond pads |
-
1997
- 1997-12-12 KR KR1019970068246A patent/KR100273703B1/ko not_active IP Right Cessation
-
1998
- 1998-12-08 JP JP34815498A patent/JP3683110B2/ja not_active Expired - Fee Related
- 1998-12-10 US US09/209,649 patent/US6072242A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100687863B1 (ko) * | 2004-12-29 | 2007-02-27 | 주식회사 하이닉스반도체 | 아령형 금속 콘택 형성 방법 |
| KR20150021818A (ko) * | 2013-08-21 | 2015-03-03 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 |
| KR102114315B1 (ko) * | 2013-08-21 | 2020-05-25 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6072242A (en) | 2000-06-06 |
| JP3683110B2 (ja) | 2005-08-17 |
| KR19990049318A (ko) | 1999-07-05 |
| JPH11243067A (ja) | 1999-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100273703B1 (ko) | 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법 | |
| US20070172770A1 (en) | Methods for manufacturing dense integrated circuits | |
| US20020068243A1 (en) | Method of forming opening in wafer layer | |
| JP2002122976A (ja) | 半導体集積回路装置の製造方法 | |
| US7419882B2 (en) | Alignment mark and alignment method for the fabrication of trench-capacitor dram devices | |
| JP2002182368A (ja) | フォトマスク、パターン欠陥検査方法、及び半導体装置の製造方法 | |
| KR0179806B1 (ko) | 반도체 메모리셀 제조방법 | |
| WO2002043139A2 (en) | Two mask via pattern to improve pattern definition | |
| US6872510B2 (en) | Photomask having small pitch images of openings for fabricating openings in a semiconductor memory device and a photolithographic method for fabricating the same | |
| KR100188797B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP2850879B2 (ja) | 半導体素子のワード線製造方法 | |
| JPH1117025A (ja) | ３トランジスタ型ダイナミックｒａｍメモリセル | |
| KR100290588B1 (ko) | 반도체장치의 도전막 패턴 형성방법 | |
| KR0135246B1 (ko) | 미세환형패턴을 이용한 이중실린더 전하저장전극 형성방법 | |
| JP2001250756A (ja) | 半導体集積回路装置の製造方法 | |
| KR100569537B1 (ko) | 반도체소자의 포토레지스트 패턴 형성방법 | |
| KR960006717B1 (ko) | 디램셀의 저장전극 제조방법 | |
| KR0142662B1 (ko) | 광간섭 무늬를 이용한 캐패시터의 전하저장전극 형성방법 | |
| KR0171944B1 (ko) | 반도체소자의 미세패턴 제조방법 | |
| KR20030018750A (ko) | 이중 노광을 이용한 반도체 소자의 제조방법 | |
| KR100298426B1 (ko) | 반도체메모리장치의제조방법 | |
| JPH1174253A (ja) | 半導体装置の製造方法 | |
| JP3186042B2 (ja) | 半導体装置のキャパシタ形成方法 | |
| KR100252887B1 (ko) | 반도체소자의 제조방법 | |
| KR100252900B1 (ko) | 반도체 메모리 장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080901 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |