JP3683110B2 - 半導体装置のダブルコンタクト形成方法 - Google Patents

半導体装置のダブルコンタクト形成方法 Download PDF

Info

Publication number
JP3683110B2
JP3683110B2 JP34815498A JP34815498A JP3683110B2 JP 3683110 B2 JP3683110 B2 JP 3683110B2 JP 34815498 A JP34815498 A JP 34815498A JP 34815498 A JP34815498 A JP 34815498A JP 3683110 B2 JP3683110 B2 JP 3683110B2
Authority
JP
Japan
Prior art keywords
contact
forming
double contact
hole
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP34815498A
Other languages
English (en)
Other versions
JPH11243067A (ja
Inventor
振榮 孫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH11243067A publication Critical patent/JPH11243067A/ja
Application granted granted Critical
Publication of JP3683110B2 publication Critical patent/JP3683110B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68Preparation processes not covered by groups G03F1/20 - G03F1/50
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/72Repair or correction of mask defects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造工程におけるコンタクト形成方法に関する。
【0002】
【従来の技術】
一つのアクセストランジスタと一つのストレージキャパシタとからなるメモリセルを多数有するDRAM(Dynamic Random Access Memory)のような半導体メモリでは、セルの高集積化によるチップ面積の増大を防止するために、トランジスタやキャパシタなどの素子サイズを小さくしなければならない。また、高密度化に伴って半導体装置がさらに小さくなるため、素子の動作を保障するためにより精度の高いコンタクト形成技術が必要になっている。さらに、半導体装置の縮小により動作電圧を下げる必要が生じ、例えば、256メガビットDRAMについては1.2V、1ギガビットDRAMについては1V以下の電源電圧が提案されている。
【0003】
以上のような高密度化、低電圧化により高精度のコンタクト形成技術が求められるようになった。そのためにコンタクトホールを二つ以上形成することにより、コンタクト抵抗を低減する方法がある。しかし、高密度化によって隣接するコンタクトホールの間隔が狭まり、隣接するコンタクトホールがオーバーラップする場合、図1に示すような尖点Pが形成されてしまう。
【0004】
図1では、基板10上の下部導電層20の上部には層間絶縁膜30を貫通するコンタクトホールC1、C2が形成される。コンタクトホールC1、C2は、上側に等方性食刻によって形成された食刻面31、32と下側に異方性食刻によって形成された食刻面33、34とを有する。尖点Pは、食刻面31、32を形成するための等方性食刻時に絶縁膜30が過度に食刻されて発生する。したがって、コンタクトホールC1、C2にコンタクトプラグを充填してダブルコンタクトを形成すると、コンタクト関連欠陥、例えば密着性問題やマイグレーションの問題などが生じてしまう。
【0005】
図2は図1のダブルコンタクト構造により生じる問題を克服するための技術である。ダブルコンタクトホールの全体サイズに対応するサイズの一つのコンタクトホールを、コンタクトホールC1、C2の食刻面33、34を形成後に層間絶縁膜に形成する。その詳細は、クロムなどが塗布されたガラス基板51に直方形のパターン部52を持つマスク50を、レジストなどの感光膜40上にパターン形成するために用いる。直方形のパターン部52のサイズは、ダブルコンタクトホールの総サイズを考慮したものである。露光工程においてレーザビームや紫外線などの光源は、マスク50のパターン部52を通過して感光膜40上に照射され、パターン以外の部分に照射された光源は反射される。このように、露光された部分41は露光されない部分42と区別され、後続工程で露光部分41のみが現像される。
【0006】
露光部分41を現像後にエッチングすると、絶縁膜30にはコンタクトホールC1、C2の食刻面33、34上にコンタクトホールC1、C2を一つにするコンタクトホールが形成される。その後、感光膜40の残り部分42を取り除き、タングステンなどの金属物質をコンタクトホールに充填することによって、下部導電膜20と絶縁膜30上に形成される上部導電膜とを接続するコンタクトプラグが形成される。このコンタクトプラグの平面形状は楕円形であるため、接触面積が狭まる問題がある。即ち、形成されたコンタクトサイズは、ダブルコンタクトホールの総サイズより小さくなる。これは露光工程で、光の回折及び干渉現象によってコンタクトが楕円形に生成されるためである。
【0007】
【発明が解決しようとする課題】
このように直方形のパターンによって接触面積が狭まり、よって低電圧で良好なオーミックコンタクトを提供し難い問題がある。したがって、接触面積を大きくし、且つコンタクト関連欠陥を低減し得る半導体装置のダブルコンタクト形成方法が求められている。
【0008】
【課題を解決するための手段】
以上のような課題を解決する本発明の半導体装置のダブルコンタクト形成方法は、半導体装置のダブルコンタクト形成方法において、ダブルコンタクト用に隣接した2つのコンタクトホールの間に、これらコンタクトホールをつなぐブリッジホールを開けるようにしたことを特徴とする。つまり、コンタクトホールによる2つのラウンド部分と、ブリッジホールによる前記ラウンド部分間のブリッジ部分と、からなる亜鈴状ホールを形成される。そのためのダブルコンタクト形成用のマスクパターンが、コンタクトホールを開けるための2つのアングル部と、これらアングル部間のブリッジ部と、を有する。あるいはダブルコンタクト形成用のマスクパターンが、コンタクトホールを開けるための2つのアングル部を、露光光線の回折で亜鈴状ホールのブリッジ部分が形成される間隔に近接させてあり、その間隔が0.3μm以下である。そしてダブルコンタクト形成用のマスクパターンにより露光して感光膜マスクを形成した後、等方性食刻を実施してから異方性食刻を実施することにより、口部分のラウンディング食刻面及びその下の線形食刻面を有する亜鈴状ホールを形成する。
【0009】
またその形成過程は、導電層上に形成した絶縁層を食刻してダブルコンタクトホールを形成する半導体装置のダブルコンタクト形成方法において、ダブルコンタクトホールとなる2つのコンタクトホール間をつなぐブリッジホールをもった亜鈴状に感光膜を露光する段階と、その露光後の感光膜を現像した後にこれをマスクとしてエッチングを行い、前記絶縁層を貫通してその下の導電層を露出させる亜鈴状ホールを形成する段階と、前記感光膜を取り除いた後、前記亜鈴状ホール内に導電物質を充填する段階と、を実施するようにしたことを特徴とする。亜鈴状ホールを形成するエッチングで、最初に等方性食刻を行ってから異方性食刻を行う。感光膜露光用のマスクパターンは、コンタクトホールのための2つのアングル部と、これらアングル部間のブリッジ部と、を有する。感光膜露光用のマスクパターンは、コンタクトホールのための2つのアングル部を、露光光線の回折でブリッジホール用のブリッジ部分が形成される間隔に近接させて有し、その間隔は0.3μm以下である。
【0010】
【発明の実施の形態】
以下、本発明に従う好適な実施形態を添付図面を参照して詳細に説明する。
【0011】
図3は、本発明のフォトマスクの形状を示す図である。図3においてフォトマスク50は、層間絶縁膜の上部から下部導電層まで絶縁膜を貫通する亜鈴状のコンタクトホールを形成するために、離隔されたアングル部53、54と、両アングル部を接続するブリッジ部55とがガラス板51にパターン56として形成される。図3はポジティブ形フォトレジスト工程のためのフォトマスク50を示しているが、ネガティブ形フォトレジストプロセスでは、パターン56にクロムを塗布し、塗布されない部分に紫外線、レーザ又は電子ビームを通過させても良い。
【0012】
図6のように、導電層20の上部に形成された絶縁膜30にコンタクトホールを形成するために、まず、絶縁膜30の上部に感光膜40を塗布する。その後、感光膜40は図3に示すフォトマスク50によってパタニングされる。そして、露光された感光膜を現像した後エッチングすることによって、絶縁膜30を導電層20まで食刻してできる亜鈴状のコンタクトホール36を形成する。次に、現像されなかった残り感光膜を取り除き、コンタクトホールに導電物質を充填してコンタクトプラグ35を形成する。以下、さらに具体的なコンタクト製造工程を説明する。
【0013】
図4を参照すると、図3のフォトマスク50によって露光されたポジティブ形感光膜40の潜像パターン43が、非露光部44と区別して形成される。亜鈴状の潜像パターン43は、離隔されたラウンド部a、cと、ラウンド部a、cを接続するブリッジ部bとからなる。この時、露光はエキシマレーザ又は水銀ランプから提供される約248nm波長の光で行われる。
【0014】
図6は、図4のパターンがエッチングされてできたコンタクト構造を示す。現像工程で、潜像パターン43のみが現像されると、層間絶縁膜30がこの部分のみ露出する。露出した層間絶縁膜30の形状は、潜像パターン43と同様に離隔されたラウンド部と、両ラウンド部を接続するブリッジ部とを有する亜鈴状をなす。露出した層間絶縁膜30がエッチングされると、絶縁膜30には一つのコンタクトホール36が形成される。ここで、湿式食刻後に下部導電層20が露出するまで乾式食刻を行う場合、等方性食刻と異方性食刻とが行われる。これにより、コンタクトホール36は、図6のように、ラウンディング食刻面31及び線形食刻面33を有する。
【0015】
その後、感光膜40の非露光部44を取り除き、タングステンなどの金属物質をコンタクトホールに充填することによって、下部導電膜20と絶縁膜30上に形成される上部導電膜とを接続するコンタクトプラグ35が形成される。コンタクトプラグ35の平面形状は、従来の楕円形に比べて面積が大きいため、接触面積が増大する。
【0016】
図5は本発明の他の実施形態によるフォトマスクの形状を示す図である。図5を参照すると、フォトマスク50は、離隔されたアングル部53、54をクロムなどのコーティングされたガラス板51にパターンとして有する。ポジティブ形フォトレジストのためのフォトマスク50の構造は変形されてもよく、例えばフォトマスク50はクロムによりパタンを描き、ガラス板51を紫外線、レーザ又は電子ビームが通過する構造でもよい。このようなパターンでは、両アングル部53、54間の距離Lが極めて重要なパラメータとなる。本例では離隔距離Lを約0.3μmとして露光した場合、図4の潜像パターン43に似たパターンが得られた。
【0017】
図6の下部導電層20は、例えば、MOSトランジスタのゲート酸化膜上に形成された多結晶シリコン層と高融点金属シリサイド層とからなるポリサイド層や、チャネルドープ領域の表面層、又は金属層よりなる。コンタクトホールに充填されるプラグ35は、ドーピングされた多結晶シリコン又はタングステンのような材質よりなる。
【0018】
【発明の効果】
本発明によってマスク一つで接触面積が増大し、低電源電圧で良好なオーミックコンタクトを提供できる。また既存のように絶縁膜に尖点が生じないため、コンタクト関連欠陥が減り、コンタクト抵抗を容易に低減し得る。
【図面の簡単な説明】
【図1】従来の半導体装置のダブルコンタクトの断面図。
【図2】従来のコンタクト形成のためのフォトマスク工程の説明図。
【図3】本発明のマスクパターンを示す図。
【図4】図3のマスクにより露光された感光膜の潜像パターンを示す図。
【図5】本発明の他の実施例によるマスクパターンを示す図。
【図6】図3のマスクによるコンタクト構造の断面図。
【符号の説明】
10 基板
20 導電層
30 絶縁膜
31、32、33、34 食刻面
35 コンタクトプラグ
36 コンタクトホール
40 感光膜
43 潜像パターン
44 非露光部

Claims (8)

  1. 半導体装置のダブルコンタクト形成方法において、ダブルコンタクト用に隣接した2つのコンタクトホールの間に、これらコンタクトホールをつなぐブリッジホールを開けるようにし
    コンタクトホールによる2つのラウンド部分と、ブリッジホールによる前記ラウンド部分間のブリッジ部分と、からなる亜鈴状ホールが形成され、
    ダブルコンタクト形成用のマスクパターンが、コンタクトホールを開けるための2つのアングル部を、露光光線の回折で亜鈴状ホールのブリッジ部分が形成される間隔に近接させて有する
    ことを特徴とするダブルコンタクト形成方法。
  2. 2つのアングル部の間隔が0.3μm以下である請求項記載のダブルコンタクトホール形成方法。
  3. ダブルコンタクト形成用のマスクパターンにより露光して感光膜マスクを形成した後、等方性食刻を実施してから異方性食刻を実施することにより、口部分のラウンディング食刻面及びその下の線形食刻面を有する亜鈴状ホールを形成する請求項のいずれか1項に記載のダブルコンタクト形成方法。
  4. 導電層上に形成した絶縁層を食刻してダブルコンタクトホールを形成する半導体装置のダブルコンタクト形成方法において、
    ダブルコンタクトホールとなる2つのコンタクトホール間をつなぐブリッジホールをもった亜鈴状に感光膜を露光する段階と、その露光後の感光膜を現像した後にこれをマスクとしてエッチングを行い、前記絶縁層を貫通してその下の導電層を露出させる亜鈴状ホールを形成する段階と、前記感光膜を取り除いた後、前記亜鈴状ホール内に導電物質を充填する段階と、を実施するようにしたことを特徴とするダブルコンタクト形成方法。
  5. 亜鈴状ホールを形成するエッチングで、最初に等方性食刻を行ってから異方性食刻を行う請求項記載のダブルコンタクト形成方法。
  6. 感光膜露光用のマスクパターンは、コンタクトホールのための2つのアングル部と、これらアングル部間のブリッジ部と、を有する請求項又は請求項記載のダブルコンタクト形成方法。
  7. 感光膜露光用のマスクパターンは、コンタクトホールのための2つのアングル部を、露光光線の回折でブリッジホール用のブリッジ部分が形成される間隔に近接させて有する請求項又は請求項記載のダブルコンタクト形成方法。
  8. 2つのアングル部の間隔が0.3μm以下である請求項記載のダブルコンタクト形成方法。
JP34815498A 1997-12-12 1998-12-08 半導体装置のダブルコンタクト形成方法 Expired - Fee Related JP3683110B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1997P68246 1997-12-12
KR1019970068246A KR100273703B1 (ko) 1997-12-12 1997-12-12 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법

Publications (2)

Publication Number Publication Date
JPH11243067A JPH11243067A (ja) 1999-09-07
JP3683110B2 true JP3683110B2 (ja) 2005-08-17

Family

ID=19527167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34815498A Expired - Fee Related JP3683110B2 (ja) 1997-12-12 1998-12-08 半導体装置のダブルコンタクト形成方法

Country Status (3)

Country Link
US (1) US6072242A (ja)
JP (1) JP3683110B2 (ja)
KR (1) KR100273703B1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332016A (ja) * 1999-05-19 2000-11-30 Nec Corp 半導体装置および半導体製造方法
DE19939852B4 (de) * 1999-08-23 2006-01-12 Infineon Technologies Ag Stacked Via mit besonders ausgebildetem Landing Pad für integrierte Halbleiterstrukturen
US6753612B2 (en) 2001-04-05 2004-06-22 International Business Machines Corporation Economical high density chip carrier
US7067916B2 (en) * 2001-06-20 2006-06-27 International Business Machines Corporation Extension of fatigue life for C4 solder ball to chip connection
US7288466B2 (en) * 2002-05-14 2007-10-30 Kabushiki Kaisha Toshiba Processing method, manufacturing method of semiconductor device, and processing apparatus
JP4509521B2 (ja) * 2003-10-01 2010-07-21 東芝マイクロエレクトロニクス株式会社 自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラム
JP2005116756A (ja) * 2003-10-07 2005-04-28 Fujitsu Ltd 半導体装置及びその製造方法
JP2005243907A (ja) 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
US7705464B2 (en) * 2004-09-13 2010-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Connection structure for semiconductor devices
KR100687863B1 (ko) * 2004-12-29 2007-02-27 주식회사 하이닉스반도체 아령형 금속 콘택 형성 방법
JP5094019B2 (ja) * 2005-01-21 2012-12-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006287216A (ja) * 2005-03-10 2006-10-19 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
KR100911873B1 (ko) * 2006-10-09 2009-08-11 주식회사 하이닉스반도체 반도체 메모리 소자의 커패시터 스토리지 노드 형성용 노광마스크
US20090302479A1 (en) * 2008-06-06 2009-12-10 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structures having vias
JP5317742B2 (ja) * 2009-02-06 2013-10-16 株式会社東芝 半導体装置
US8890324B2 (en) * 2010-09-28 2014-11-18 Freescale Semiconductor, Inc. Semiconductor structure having a through substrate via (TSV) and method for forming
KR102114315B1 (ko) * 2013-08-21 2020-05-25 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법
KR102343219B1 (ko) 2017-11-15 2021-12-23 삼성전자주식회사 반도체 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1553065A (en) * 1978-01-28 1979-09-19 Int Computers Ltd Circuit structures including integrated circuits
KR940010197A (ko) * 1992-10-13 1994-05-24 김광호 반도체 장치의 제조방법
US5523920A (en) * 1994-01-03 1996-06-04 Motorola, Inc. Printed circuit board comprising elevated bond pads

Also Published As

Publication number Publication date
US6072242A (en) 2000-06-06
JPH11243067A (ja) 1999-09-07
KR19990049318A (ko) 1999-07-05
KR100273703B1 (ko) 2001-03-02

Similar Documents

Publication Publication Date Title
JP3683110B2 (ja) 半導体装置のダブルコンタクト形成方法
US20020068243A1 (en) Method of forming opening in wafer layer
US20070172770A1 (en) Methods for manufacturing dense integrated circuits
JP3522470B2 (ja) 半導体装置の製造方法
US6821690B2 (en) Photomask and method for forming micro patterns of semiconductor device using the same
KR100464860B1 (ko) 포토레지스트 패턴 형성 방법, 이를 이용한 캐패시터 형성방법 및 캐패시터
US6093641A (en) Method for fabricating semiconductor device with an increased process tolerance
US6680163B2 (en) Method of forming opening in wafer layer
KR0179806B1 (ko) 반도체 메모리셀 제조방법
KR100188797B1 (ko) 반도체 장치 및 그 제조방법
JP2850879B2 (ja) 半導体素子のワード線製造方法
JPH07226356A (ja) 多層レジストを利用したパターン形成方法
KR0135246B1 (ko) 미세환형패턴을 이용한 이중실린더 전하저장전극 형성방법
KR0142662B1 (ko) 광간섭 무늬를 이용한 캐패시터의 전하저장전극 형성방법
KR100214531B1 (ko) 반도체 메모리장치 제조방법
JP3186042B2 (ja) 半導体装置のキャパシタ形成方法
JPH1140670A (ja) 半導体装置およびその製造方法
KR100557922B1 (ko) 반도체 메모리 소자의 제조방법
KR20030018750A (ko) 이중 노광을 이용한 반도체 소자의 제조방법
TWI312557B (en) Photolithography process applying on code implantation of mask rom
KR100252887B1 (ko) 반도체소자의 제조방법
KR101087783B1 (ko) 반도체소자의 캐패시터 형성방법
KR960006717B1 (ko) 디램셀의 저장전극 제조방법
KR20050064782A (ko) 반도체소자의 캐패시터 형성방법
JPH0754830B2 (ja) 半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040901

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041130

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050524

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090603

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100603

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110603

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110603

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130603

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees