JP3522470B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/0275—Photolithographic processes using lasers
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Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、詳しくは半導体集積回路素子の製造に利用
されるレジストパターン形成方法、特に配線パターンと
コンタクトホールパターンを同一のフォトマスク（レテ
ィクル）に描画し、このフォトマスクを複数回用いて露
光を行うことにより、より高度な重ね合わせ精度を達成
するのに有効なレジストパターン形成方法に関するもの
である。
方法に関し、詳しくは半導体集積回路素子の製造に利用
されるレジストパターン形成方法、特に配線パターンと
コンタクトホールパターンを同一のフォトマスク（レテ
ィクル）に描画し、このフォトマスクを複数回用いて露
光を行うことにより、より高度な重ね合わせ精度を達成
するのに有効なレジストパターン形成方法に関するもの
である。
【０００２】
【従来の技術】現在、半導体集積回路（半導体装置）の
製造を行う場合、半導体基板等の下地層に対してエッチ
ングやイオン注入等により選択的な加工が施されてい
る。この際、下地層の非加工部分を選択的に保護する目
的で、紫外線、Ｘ線、電子線等の活性光線に感光する組
成物、いわゆる感光性レジスト被膜（以後レジストと称
する。）のパターンを下地層上に形成することが行われ
ている。
製造を行う場合、半導体基板等の下地層に対してエッチ
ングやイオン注入等により選択的な加工が施されてい
る。この際、下地層の非加工部分を選択的に保護する目
的で、紫外線、Ｘ線、電子線等の活性光線に感光する組
成物、いわゆる感光性レジスト被膜（以後レジストと称
する。）のパターンを下地層上に形成することが行われ
ている。
【０００３】最も一般的に用いられているレジストパタ
ーンの形成方法は、光源を水銀ランプのｇ線（波長＝４
３６ｎｍ）、ｉ線（波長＝３６５ｎｍ）あるいはＫｒＦ
エキシマレーザー光（波長＝２４８ｎｍ）とした縮小投
影露光装置（ステッパー）を用いた紫外線照射による方
法である。
ーンの形成方法は、光源を水銀ランプのｇ線（波長＝４
３６ｎｍ）、ｉ線（波長＝３６５ｎｍ）あるいはＫｒＦ
エキシマレーザー光（波長＝２４８ｎｍ）とした縮小投
影露光装置（ステッパー）を用いた紫外線照射による方
法である。
【０００４】このステッパーにはフォトマスクを装着し
て露光を行うのであるが、このフォトマスクは、ガラス
基板上にクロム（Ｃｒ）等の遮蔽膜で回路パターンを形
成したレティクルと呼ばれるものであり、露光の際には
フォトマスクと既に形成されている基板上の回路パター
ンとの相互の位置関係が正しく決まるように精密な位置
合わせ（重ね合わせ）が行われなくてはならない。
て露光を行うのであるが、このフォトマスクは、ガラス
基板上にクロム（Ｃｒ）等の遮蔽膜で回路パターンを形
成したレティクルと呼ばれるものであり、露光の際には
フォトマスクと既に形成されている基板上の回路パター
ンとの相互の位置関係が正しく決まるように精密な位置
合わせ（重ね合わせ）が行われなくてはならない。
【０００５】フォトマスクに描かれたパターンは半導体
基板上に塗布されたレジスト膜に対してレンズを介して
縮小され転写される。その後、レジスト膜に対して現像
処理を行うことによってレジストパターンの形成が可能
となる。レジストにはポジ型とネガ型のものがあり、ポ
ジ型は光照射部分が現像液に溶解するが光未照射部分が
溶解しないレジストであり、ネガ型は光照射部分が現像
液に溶解せず、光未照射部分が溶解するというレジスト
である。
基板上に塗布されたレジスト膜に対してレンズを介して
縮小され転写される。その後、レジスト膜に対して現像
処理を行うことによってレジストパターンの形成が可能
となる。レジストにはポジ型とネガ型のものがあり、ポ
ジ型は光照射部分が現像液に溶解するが光未照射部分が
溶解しないレジストであり、ネガ型は光照射部分が現像
液に溶解せず、光未照射部分が溶解するというレジスト
である。
【０００６】半導体集積回路装置を製造するにために
は、このレジスパターン形成工程が通常２０〜３０回程
必要とされている。
は、このレジスパターン形成工程が通常２０〜３０回程
必要とされている。
【０００７】最近では、半導体集積回路の高集積化・高
性能化が急激に進んでおり、これに伴って回路パターン
の微細化がさらに要求されている。ＤＲＡＭ（dynamic
random access memory）を例にとると、量産が行われて
いる１６ＭビットＤＲＡＭでは０．４μｍレベルのレジ
ストパターンが描かれ、その写真製版工程においては、
紫外線のうち、ｉ線が最も多く利用されている。また、
試作から量産への移行段階にある６４ＭビットＤＲＡＭ
では０．３５〜０．３０μｍ、研究開発・試作段階にあ
る２５６ＭビットＤＲＡＭや１ＧビットＤＲＡＭでは
０．２５μｍ以下のパターンが必要となり、ＫｒＦエキ
シマレーザー光の利用が有力であると考えられている。
また、パターンの微細化とともに寸法精度、重ね合わせ
精度の向上が要求されている。
性能化が急激に進んでおり、これに伴って回路パターン
の微細化がさらに要求されている。ＤＲＡＭ（dynamic
random access memory）を例にとると、量産が行われて
いる１６ＭビットＤＲＡＭでは０．４μｍレベルのレジ
ストパターンが描かれ、その写真製版工程においては、
紫外線のうち、ｉ線が最も多く利用されている。また、
試作から量産への移行段階にある６４ＭビットＤＲＡＭ
では０．３５〜０．３０μｍ、研究開発・試作段階にあ
る２５６ＭビットＤＲＡＭや１ＧビットＤＲＡＭでは
０．２５μｍ以下のパターンが必要となり、ＫｒＦエキ
シマレーザー光の利用が有力であると考えられている。
また、パターンの微細化とともに寸法精度、重ね合わせ
精度の向上が要求されている。
【０００８】例えば、２５６ＭビットＤＲＡＭレベルの
デバイスでは設計寸法に対し、およそ±０．０３μｍの
寸法制御と、各工程間に対しておよそ０．０６μｍの重
ね合わせ精度が必要であり、今後ますますこの要求が厳
しくなると予想されている。重ね合わせ精度劣化の要因
としては露光レンズの倍率誤差、レティクルとウェハ上
に既に形成されたチップとの間の回転誤差、重ね合わせ
計測時の誤差等があるが、露光装置のレンズやウェハス
テージの性能、重ね合わせ計測装置の性能の改善等によ
りそれぞれの精度が向上しつつある。
デバイスでは設計寸法に対し、およそ±０．０３μｍの
寸法制御と、各工程間に対しておよそ０．０６μｍの重
ね合わせ精度が必要であり、今後ますますこの要求が厳
しくなると予想されている。重ね合わせ精度劣化の要因
としては露光レンズの倍率誤差、レティクルとウェハ上
に既に形成されたチップとの間の回転誤差、重ね合わせ
計測時の誤差等があるが、露光装置のレンズやウェハス
テージの性能、重ね合わせ計測装置の性能の改善等によ
りそれぞれの精度が向上しつつある。
【０００９】そして、重ね合わせ誤差の要求精度が厳し
くなるにつれてレティクル製造誤差のしめる割合が無視
できなくなってきている。しかも、集積度が向上するに
つれて描画面積、図形のデータ数が増大することにより
レティクル製造時の電子ビーム（ＥＢ）によるパターン
描画に要する時間も大幅に増加することや、レジスト塗
布、現像、エッチングの面内均一性の影響によりレティ
クル製造時の誤差を抑えることは難しくなる方向にあ
る。
くなるにつれてレティクル製造誤差のしめる割合が無視
できなくなってきている。しかも、集積度が向上するに
つれて描画面積、図形のデータ数が増大することにより
レティクル製造時の電子ビーム（ＥＢ）によるパターン
描画に要する時間も大幅に増加することや、レジスト塗
布、現像、エッチングの面内均一性の影響によりレティ
クル製造時の誤差を抑えることは難しくなる方向にあ
る。
【００１０】次に、従来の技術による、１工程につき１
枚のレティクルを用いたパターン形成方法について説明
する。まず、図５８（ａ）に示すのは、コンタクトホー
ルのパターンを露光する際に用いる第一のレティクル
（フォトマスク）１０１であり、この第一のレティクル
１０１内にはコンタクトホールパターン１０２が電子線
によって描画され、形成されている。
枚のレティクルを用いたパターン形成方法について説明
する。まず、図５８（ａ）に示すのは、コンタクトホー
ルのパターンを露光する際に用いる第一のレティクル
（フォトマスク）１０１であり、この第一のレティクル
１０１内にはコンタクトホールパターン１０２が電子線
によって描画され、形成されている。
【００１１】また、図５８（ｂ）に示すのは、コンタク
トに電気的に接続する配線及びその他の配線のパターン
を露光する際に用いる第二のレティクル１０３であり、
この第二のレティクル１０３には遮光部によって配線パ
ターン１０４ａ、１０４ｂが形成されている。これらの
配線パターンのうち、配線パターン１０４ａは一部、配
線幅が大きくなっている部分があるが、この部分はコン
タクトとの接続部分であり、裕度を持たせるためあらか
じめ大きく設定されているものである。
トに電気的に接続する配線及びその他の配線のパターン
を露光する際に用いる第二のレティクル１０３であり、
この第二のレティクル１０３には遮光部によって配線パ
ターン１０４ａ、１０４ｂが形成されている。これらの
配線パターンのうち、配線パターン１０４ａは一部、配
線幅が大きくなっている部分があるが、この部分はコン
タクトとの接続部分であり、裕度を持たせるためあらか
じめ大きく設定されているものである。
【００１２】次に、半導体装置の製造方法の一例を示
す。ここでは、図５９に示すように、半導体基板１０５
の表面の活性領域１０６上に、積層された絶縁膜１０７
を開口して、その内部に埋設するように形成されたコン
タクト１０８とそのコンタクト１０８に接する上層の配
線１０９ａと、その他、絶縁膜１０７上に形成された配
線１０９ｂとを形成する場合について説明する。
す。ここでは、図５９に示すように、半導体基板１０５
の表面の活性領域１０６上に、積層された絶縁膜１０７
を開口して、その内部に埋設するように形成されたコン
タクト１０８とそのコンタクト１０８に接する上層の配
線１０９ａと、その他、絶縁膜１０７上に形成された配
線１０９ｂとを形成する場合について説明する。
【００１３】まず、図６０に示すように、部分的に活性
領域１０６が形成された半導体基板１０５上にシリコン
酸化膜１０７を５０００Å程度の厚さに積層する。次
に、市販のポジ型レジスト膜を５０００Å程度の厚さと
なるように塗布し、図５８（ａ）に示したコンタクトホ
ールパターン１０２が形成された第一のレティクル１０
１を介してＫｒＦエキシマレーザー（波長は２４８ｎ
ｍ）１１１を光源とするステッパーを用いて露光を行
う。この露光に必要となる露光エネルギーは６０ｍｊ／
ｃｍ2である。
領域１０６が形成された半導体基板１０５上にシリコン
酸化膜１０７を５０００Å程度の厚さに積層する。次
に、市販のポジ型レジスト膜を５０００Å程度の厚さと
なるように塗布し、図５８（ａ）に示したコンタクトホ
ールパターン１０２が形成された第一のレティクル１０
１を介してＫｒＦエキシマレーザー（波長は２４８ｎ
ｍ）１１１を光源とするステッパーを用いて露光を行
う。この露光に必要となる露光エネルギーは６０ｍｊ／
ｃｍ2である。
【００１４】続いて、図６１に示すように、１１０℃で
９０秒間の露光後ベーク（ＰＥＢ）を行った後、テトラ
メチルアンモニウムヒドロキシド（ＴＭＡＨ）の２．３
８重量％水溶液を用いて６０秒間の現像を行うことによ
って開口部１１０ａを有するレジストパターン１１０ｂ
を得る。
９０秒間の露光後ベーク（ＰＥＢ）を行った後、テトラ
メチルアンモニウムヒドロキシド（ＴＭＡＨ）の２．３
８重量％水溶液を用いて６０秒間の現像を行うことによ
って開口部１１０ａを有するレジストパターン１１０ｂ
を得る。
【００１５】次に、図６２に示すように、レジストパタ
ーン１１０ｂをエッチングマスクとしてシリコン酸化膜
１０７に対して異方性エッチングを行い、コンタクトホ
ール１０８ａを開口する。この段階において不純物イオ
ン注入等を行い、あらかじめ半導体基板１表面に形成さ
れている活性領域１０６の低抵抗化を図ることも可能で
ある。
ーン１１０ｂをエッチングマスクとしてシリコン酸化膜
１０７に対して異方性エッチングを行い、コンタクトホ
ール１０８ａを開口する。この段階において不純物イオ
ン注入等を行い、あらかじめ半導体基板１表面に形成さ
れている活性領域１０６の低抵抗化を図ることも可能で
ある。
【００１６】その後、図６３に示すように、レジストパ
ターン１１０ｂを酸素プラズマアッシンッグ等の方法に
より除去する。また、上記のイオン注入工程はこの段階
で行っても問題ない。
ターン１１０ｂを酸素プラズマアッシンッグ等の方法に
より除去する。また、上記のイオン注入工程はこの段階
で行っても問題ない。
【００１７】次に、図６４に示すように、タングステン
シリサイド（ＷＳｉ2）のような金属配線材料１０９を
スパッタリング若しくはＣＶＤ法によって、１０００Å
程度の厚さに積層する。このとき、コンタクトホール１
０８ａ内は、この金属配線材料によって埋設され、コン
タクト１０８が形成される。
シリサイド（ＷＳｉ2）のような金属配線材料１０９を
スパッタリング若しくはＣＶＤ法によって、１０００Å
程度の厚さに積層する。このとき、コンタクトホール１
０８ａ内は、この金属配線材料によって埋設され、コン
タクト１０８が形成される。
【００１８】その後、図６５に示すように、全面にポジ
型レジスト膜１１２を塗布し、図５８（ｂ）に示した、
配線パターン１０４ａ、１０４ｂが描画された第二のレ
ティクル１０３を介してＫｒＦエキシマレーザーステッ
パーを用いて露光を行う。このときに必要な露光エネル
ギーは３５ｍｊ／ｃｍ2である。
型レジスト膜１１２を塗布し、図５８（ｂ）に示した、
配線パターン１０４ａ、１０４ｂが描画された第二のレ
ティクル１０３を介してＫｒＦエキシマレーザーステッ
パーを用いて露光を行う。このときに必要な露光エネル
ギーは３５ｍｊ／ｃｍ2である。
【００１９】次に、図６６に示すように、ＰＥＢ、現像
を行うことによって配線の形状のレジストパターン１１
２ａを形成する。露光された部分のレジストは現像処理
によって除去され、開口部１１２ｂとなる。
を行うことによって配線の形状のレジストパターン１１
２ａを形成する。露光された部分のレジストは現像処理
によって除去され、開口部１１２ｂとなる。
【００２０】その後、図６７に示すように、レジストパ
ターン１１２ａをエッチングマスクとして金属配線材料
１０９に対して異方性エッチングを行い、金属配線材料
１０９を所定の配線１０９ａ、１０９ｂにそれぞれ成形
する。次に、レジストパターン１１２ａを除去すること
で図５９に示すような半導体装置を形成することが可能
となる。
ターン１１２ａをエッチングマスクとして金属配線材料
１０９に対して異方性エッチングを行い、金属配線材料
１０９を所定の配線１０９ａ、１０９ｂにそれぞれ成形
する。次に、レジストパターン１１２ａを除去すること
で図５９に示すような半導体装置を形成することが可能
となる。
【００２１】このようにパターン形成を行った場合にお
いては、コンタクトホールパターン１０２が形成された
第一のレティクル１０１と、配線パターン１０４が形成
された第二のレティクル１０３の２枚のレティクルを用
いた製造方法であるため、レティクルの製造誤差による
影響、すなわち電子線によってパターンが描画されるレ
ティクルは、その描画の際、ＥＢ描画装置のステージ精
度、スキャンするビームの位置精度、装置内の温度、装
置のカラム内のデポ物の付着状態、レティクルのブラン
クス（ガラス基板）のソリ等の影響により、レティクル
上のパターンの位置精度が悪くなる等の影響を受けてし
まう。
いては、コンタクトホールパターン１０２が形成された
第一のレティクル１０１と、配線パターン１０４が形成
された第二のレティクル１０３の２枚のレティクルを用
いた製造方法であるため、レティクルの製造誤差による
影響、すなわち電子線によってパターンが描画されるレ
ティクルは、その描画の際、ＥＢ描画装置のステージ精
度、スキャンするビームの位置精度、装置内の温度、装
置のカラム内のデポ物の付着状態、レティクルのブラン
クス（ガラス基板）のソリ等の影響により、レティクル
上のパターンの位置精度が悪くなる等の影響を受けてし
まう。
【００２２】そのため、例えば２５６ＭＤＲＡＭレベル
のデバイスにこの方法を用いた場合には、レティクル間
の製造誤差による重ね合わせの誤差はウェハ上で１０〜
２０ｎｍ程度となることが分かっている。
のデバイスにこの方法を用いた場合には、レティクル間
の製造誤差による重ね合わせの誤差はウェハ上で１０〜
２０ｎｍ程度となることが分かっている。
【００２３】図６８に、写真製版時に重ね合わせ誤差が
生じた場合のコンタクト１０８と配線１０９ａとの位置
関係を示す。図において記号Ｘ1で示す部分が本来開口
パターンが配置されるべき領域を示しており、記号Ｘ2
で示す部分が重ね合わせ誤差が生じた場合の開口パター
ンが占める位置である。Ｘ1とＸ2とのズレが記号Ｙ1で
示す部分である。図６８に示すように、重ね合わせ誤差
が生じた状態で配線のパターニングを行うと、結果的に
図６９に示すようなパターンズレＹ2を持つ配線が形成
されてしまう。
生じた場合のコンタクト１０８と配線１０９ａとの位置
関係を示す。図において記号Ｘ1で示す部分が本来開口
パターンが配置されるべき領域を示しており、記号Ｘ2
で示す部分が重ね合わせ誤差が生じた場合の開口パター
ンが占める位置である。Ｘ1とＸ2とのズレが記号Ｙ1で
示す部分である。図６８に示すように、重ね合わせ誤差
が生じた状態で配線のパターニングを行うと、結果的に
図６９に示すようなパターンズレＹ2を持つ配線が形成
されてしまう。
【００２４】また、この例では、断面に沿った方向にズ
レＹ2が形成された状態となっているが、例えば奥行き
方向にズレが生じる場合など、様々な場合が考えられ、
このズレが生じたため、上層のパターンとの整合性が劣
化し、コンタクト不良や配線のショート等が起こる原因
となる。
レＹ2が形成された状態となっているが、例えば奥行き
方向にズレが生じる場合など、様々な場合が考えられ、
このズレが生じたため、上層のパターンとの整合性が劣
化し、コンタクト不良や配線のショート等が起こる原因
となる。
【００２５】また、別の従来の技術として、特開昭６３
−３１３８６６号公報に、異なる寸法のパターンが描か
れた同一のレティクル（フォトマスク）を用いて異なる
形状のレジストパターンを形成する方法が開示されてい
る。
−３１３８６６号公報に、異なる寸法のパターンが描か
れた同一のレティクル（フォトマスク）を用いて異なる
形状のレジストパターンを形成する方法が開示されてい
る。
【００２６】この方法によれば、一つのレジストパター
ンの形成方法は、通常のレジストパターンの形成方法と
同様であり、レジスト膜に対し一枚のレティクルを介し
て露光を行い、現像処理することによってレジストパタ
ーンを得るという方法であり、もう一つの異なる形状の
レジストパターンの形成方法は、同一のレティクルを用
いて上記の通常のレジストパターンを形成後、所定の温
度での熱処理を施すことによってレジストを変形（熱ダ
レ）させ、レジストパターン間の間隔が狭い部分につい
ては周囲のレジストを流れ込ませて開口部を塞いだ状態
とし、レジストパターン間の間隔が大きい部分について
はそのままの開口状態を保たせ、大パターン（開口面積
が大きなパターン）のみを形成するという方法であり、
通常のレジストパターン形成後、熱処理を行うか、行わ
ないかによってレジストパターンの形状を異ならせると
いう方法を示している。
ンの形成方法は、通常のレジストパターンの形成方法と
同様であり、レジスト膜に対し一枚のレティクルを介し
て露光を行い、現像処理することによってレジストパタ
ーンを得るという方法であり、もう一つの異なる形状の
レジストパターンの形成方法は、同一のレティクルを用
いて上記の通常のレジストパターンを形成後、所定の温
度での熱処理を施すことによってレジストを変形（熱ダ
レ）させ、レジストパターン間の間隔が狭い部分につい
ては周囲のレジストを流れ込ませて開口部を塞いだ状態
とし、レジストパターン間の間隔が大きい部分について
はそのままの開口状態を保たせ、大パターン（開口面積
が大きなパターン）のみを形成するという方法であり、
通常のレジストパターン形成後、熱処理を行うか、行わ
ないかによってレジストパターンの形状を異ならせると
いう方法を示している。
【００２７】しかし、レジストパターンに熱ダレを起こ
させてレジストパターンの形状に変化をつける場合、最
終的に得られるレジストパターンの寸法は、レジスト膜
の膜厚、温度等の変動によって微妙にばらつき、精度の
高い加工が困難になるという問題が生じると考えられ
る。
させてレジストパターンの形状に変化をつける場合、最
終的に得られるレジストパターンの寸法は、レジスト膜
の膜厚、温度等の変動によって微妙にばらつき、精度の
高い加工が困難になるという問題が生じると考えられ
る。
【００２８】
【発明が解決しようとする課題】以上、説明したよう
に、従来のレジストパターン形成方法では、今後、より
高度な重ね合わせ精度が必要とされるデバイスにおいて
上下に位置するパターン間に生じる重ね合わせのズレに
対してしめるフォトマスク（レティクル）製造誤差に起
因する割合が大きくなる。そこで、レティクルの製造誤
差を小さくする努力を行うとともに、レジストパターン
形成時にレティクルの製造誤差により受ける影響を抑え
るようなパターン形成方法が必要である。
に、従来のレジストパターン形成方法では、今後、より
高度な重ね合わせ精度が必要とされるデバイスにおいて
上下に位置するパターン間に生じる重ね合わせのズレに
対してしめるフォトマスク（レティクル）製造誤差に起
因する割合が大きくなる。そこで、レティクルの製造誤
差を小さくする努力を行うとともに、レジストパターン
形成時にレティクルの製造誤差により受ける影響を抑え
るようなパターン形成方法が必要である。
【００２９】
【課題を解決するための手段】この発明による半導体装
置の製造方法は、少なくとも第一の開口パターンと上記
第一の開口パターンよりも大きな面積を占める第二の開
口パターンが形成されたフォトマスクを介して被エッチ
ング基板上に塗布されたレジスト膜に対して露光光を照
射し、上記レジスト膜を露光する工程、上記レジスト膜
に対して現像処理を行い、レジストパターンを得る工
程、上記レジストパターンをエッチングマスクとして上
記被エッチング基板に対してエッチングを行い、所定の
パターンを得る工程、上記レジストパターンを除去する
工程を含み、上記露光光が第一の露光強度である場合、
得られる上記所定のパターンは上記第一の開口パターン
に対応するパターンと上記第二の開口パターンに対応す
るパターンであり、上記露光光が第二の露光強度である
場合、得られる上記所定のパターンは上記第二の開口パ
ターンに対応するパターンのみとするものである。
置の製造方法は、少なくとも第一の開口パターンと上記
第一の開口パターンよりも大きな面積を占める第二の開
口パターンが形成されたフォトマスクを介して被エッチ
ング基板上に塗布されたレジスト膜に対して露光光を照
射し、上記レジスト膜を露光する工程、上記レジスト膜
に対して現像処理を行い、レジストパターンを得る工
程、上記レジストパターンをエッチングマスクとして上
記被エッチング基板に対してエッチングを行い、所定の
パターンを得る工程、上記レジストパターンを除去する
工程を含み、上記露光光が第一の露光強度である場合、
得られる上記所定のパターンは上記第一の開口パターン
に対応するパターンと上記第二の開口パターンに対応す
るパターンであり、上記露光光が第二の露光強度である
場合、得られる上記所定のパターンは上記第二の開口パ
ターンに対応するパターンのみとするものである。
【００３０】また、この発明による半導体装置の製造方
法は、少なくとも第一の開口パターンと上記第一の開口
パターンよりも大きな面積を占める第二の開口パターン
が形成されたフォトマスクを介し、第一の露光強度の露
光光を照射し、層間絶縁膜を介して半導体基板上に塗布
された第一のポジ型レジスト膜に対して露光を行う工
程、上記第一のポジ型レジスト膜に対して現像処理を行
い、上記第一の開口パターンに対応する第一の開口部と
上記第二の開口パターンに対応する第二の開口部が形成
された第一のレジストパターンを得、上記第一のレジス
トパターンをエッチングマスクとして上記層間絶縁膜に
対して第一の異方性エッチングを行い、少なくとも上記
第一の開口パターンに対応する第一の開口部と上記第二
の開口パターンに対応する第二の開口部の底面を掘り下
げ、上記半導体基板を一部表出させる工程、上記第一の
ポジ型レジスト膜を除去する工程、上記層間絶縁膜上に
所定の膜厚の導電物質を積層するとともに少なくとも上
記第一の開口部内に上記導電物質を埋設し、コンタクト
を形成する工程、上記導電物質上に積層した第二のポジ
型レジスト膜に対して上記フォトマスクを介して第二の
露光強度の露光光を照射し、露光を行う工程、上記第二
のポジ型レジスト膜に対して現像処理を行い上記第二の
開口パターンのみに対応する第二の開口部が形成された
第二のレジストパターンを得、上記第二のレジストパタ
ーンをエッチングマスクとして異方性エッチングを行
い、上記層間絶縁膜内に形成された上記第二の開口部上
及びその内部に位置する上記導電物質を除去する工程、
上記第二のレジストパターンを除去する工程を含み、最
終的に得られる上記層間絶縁膜上の上記導電物質は、配
線を構成するものである。
法は、少なくとも第一の開口パターンと上記第一の開口
パターンよりも大きな面積を占める第二の開口パターン
が形成されたフォトマスクを介し、第一の露光強度の露
光光を照射し、層間絶縁膜を介して半導体基板上に塗布
された第一のポジ型レジスト膜に対して露光を行う工
程、上記第一のポジ型レジスト膜に対して現像処理を行
い、上記第一の開口パターンに対応する第一の開口部と
上記第二の開口パターンに対応する第二の開口部が形成
された第一のレジストパターンを得、上記第一のレジス
トパターンをエッチングマスクとして上記層間絶縁膜に
対して第一の異方性エッチングを行い、少なくとも上記
第一の開口パターンに対応する第一の開口部と上記第二
の開口パターンに対応する第二の開口部の底面を掘り下
げ、上記半導体基板を一部表出させる工程、上記第一の
ポジ型レジスト膜を除去する工程、上記層間絶縁膜上に
所定の膜厚の導電物質を積層するとともに少なくとも上
記第一の開口部内に上記導電物質を埋設し、コンタクト
を形成する工程、上記導電物質上に積層した第二のポジ
型レジスト膜に対して上記フォトマスクを介して第二の
露光強度の露光光を照射し、露光を行う工程、上記第二
のポジ型レジスト膜に対して現像処理を行い上記第二の
開口パターンのみに対応する第二の開口部が形成された
第二のレジストパターンを得、上記第二のレジストパタ
ーンをエッチングマスクとして異方性エッチングを行
い、上記層間絶縁膜内に形成された上記第二の開口部上
及びその内部に位置する上記導電物質を除去する工程、
上記第二のレジストパターンを除去する工程を含み、最
終的に得られる上記層間絶縁膜上の上記導電物質は、配
線を構成するものである。
【００３１】さらに、この発明による半導体装置の製造
方法は、半導体基板上に層間絶縁膜、所定の開口部を有
するストッパ膜、第一のポジ型レジスト膜を順次積層す
る工程、上記第一のポジ型レジスト膜に対し、少なくと
も第一の開口パターンと上記第一の開口パターンよりも
大きな面積を占める第二の開口パターンが形成されたフ
ォトマスクを介し、第一の露光強度の露光光を照射し、
上記第一のポジ型レジスト膜に対して露光を行う工程、
上記第一のポジ型レジスト膜に対し、現像処理を行い、
上記第一の開口パターンに対応し、上記所定の開口部上
に位置する第一の開口部と、上記第二の開口パターンに
対応し、上記ストッパ膜上に位置する第二の開口部が形
成された第一のレジストパターンを形成する工程、上記
第一のレジストパターンと上記ストッパ膜をエッチング
マスクとし、上記層間絶縁膜に対して異方性エッチング
を行うことで、上記第一の開口部の底面を掘り下げ、上
記第一の開口パターンに対応するパターンを上記層間絶
縁膜内に形成して上記半導体基板を一部露出させる工
程、上記第一のレジストパターン及び上記ストッパ膜を
除去し、上記層間絶縁膜の表面を露出させる工程、上記
層間絶縁膜上に導電物質を所定の膜厚となるように積層
するとともに、上記第一の開口部内に上記導電物質を埋
設することでコンタクトを形成する工程、上記導電物質
上に第二のポジ型レジスト膜を塗布し、上記フォトマス
クを介して第二の露光強度の露光光を照射し、上記第二
のポジ型レジスト膜に対して露光を行う工程、上記第二
のポジ型レジスト膜に対し、現像処理を行い、上記第二
の開口パターンのみに対応する第二の開口部が形成され
た第二のレジストパターンを得、上記第二のレジストパ
ターンをエッチングマスクとして上記導電物質に対して
異方性エッチングを行う工程、上記第二のレジストパタ
ーンを除去する工程を含み、最終的に得られる上記層間
絶縁膜上の上記導電物質は、配線を構成するものであ
る。
方法は、半導体基板上に層間絶縁膜、所定の開口部を有
するストッパ膜、第一のポジ型レジスト膜を順次積層す
る工程、上記第一のポジ型レジスト膜に対し、少なくと
も第一の開口パターンと上記第一の開口パターンよりも
大きな面積を占める第二の開口パターンが形成されたフ
ォトマスクを介し、第一の露光強度の露光光を照射し、
上記第一のポジ型レジスト膜に対して露光を行う工程、
上記第一のポジ型レジスト膜に対し、現像処理を行い、
上記第一の開口パターンに対応し、上記所定の開口部上
に位置する第一の開口部と、上記第二の開口パターンに
対応し、上記ストッパ膜上に位置する第二の開口部が形
成された第一のレジストパターンを形成する工程、上記
第一のレジストパターンと上記ストッパ膜をエッチング
マスクとし、上記層間絶縁膜に対して異方性エッチング
を行うことで、上記第一の開口部の底面を掘り下げ、上
記第一の開口パターンに対応するパターンを上記層間絶
縁膜内に形成して上記半導体基板を一部露出させる工
程、上記第一のレジストパターン及び上記ストッパ膜を
除去し、上記層間絶縁膜の表面を露出させる工程、上記
層間絶縁膜上に導電物質を所定の膜厚となるように積層
するとともに、上記第一の開口部内に上記導電物質を埋
設することでコンタクトを形成する工程、上記導電物質
上に第二のポジ型レジスト膜を塗布し、上記フォトマス
クを介して第二の露光強度の露光光を照射し、上記第二
のポジ型レジスト膜に対して露光を行う工程、上記第二
のポジ型レジスト膜に対し、現像処理を行い、上記第二
の開口パターンのみに対応する第二の開口部が形成され
た第二のレジストパターンを得、上記第二のレジストパ
ターンをエッチングマスクとして上記導電物質に対して
異方性エッチングを行う工程、上記第二のレジストパタ
ーンを除去する工程を含み、最終的に得られる上記層間
絶縁膜上の上記導電物質は、配線を構成するものであ
る。
【００３２】また、この発明による半導体装置の製造方
法は、半導体基板上に第一の絶縁膜、第一の導電膜、ネ
ガ型レジスト膜を順次積層する工程、上記ネガ型レジス
ト膜に対して少なくとも第一の開口パターンと上記第一
の開口パターンよりも大きな面積を占める第二の開口パ
ターンが形成されたフォトマスクを介して第二の露光強
度の露光光を照射し、露光を行う工程、上記ネガ型レジ
スト膜に対して現像処理を行い、上記第二の開口パター
ンに対応する部分のみが残された第一のレジストパター
ンを得る工程、上記第一のレジストパターンをエッチン
グマスクとして上記第一の導電膜に対して異方性エッチ
ングを行い、下層配線を形成する工程、上記第一のレジ
ストパターンを除去する工程、上記第一の絶縁膜上に第
二の絶縁膜を所定の膜厚となるように積層し、上記下層
配線を上記第二の絶縁膜内に埋設する工程、上記第二の
絶縁膜上に所定の開口部を有するストッパ膜、第一のポ
ジ型レジスト膜を順次積層する工程、上記第一のポジ型
レジスト膜に対し、上記フォトマスクを介して第一の露
光強度の露光光を照射し、露光を行う工程、上記第一の
ポジ型レジスト膜に対して現像処理を行い、上記所定の
開口部上に位置し、上記第一の開口パターンに対応する
第一の開口部と、上記第二の開口パターンに対応する第
二の開口部が形成された第二のレジストパターンを形成
する工程、上記第二のレジストパターンをエッチングマ
スクとし、上記半導体基板及び上記ストッパ膜をエッチ
ングストッパとして異方性エッチングを行い、上記第一
の開口部を掘り下げて上記半導体基板を表出させて上記
第一の開口パターンに対応するコンタクトホールを形成
する工程、上記第二のレジストパターン及び上記ストッ
パ膜を除去する工程、上記第二の絶縁膜上に第二の導電
膜を任意の膜厚に積層すると同時に上記コンタクトホー
ル内に上記第二の導電膜を埋設し、コンタクトを形成す
る工程、上記第二の導電膜上に第二のポジ型レジスト膜
を塗布し、上記フォトマスクを介して上記第二のポジ型
レジスト膜に対して上記第二の露光強度の露光光を照射
して、露光を行う工程、上記第二のポジ型レジスト膜に
対して現像処理を行い、上記第二の開口パターンのみに
対応する上記第二の開口部が形成された第三のレジスト
パターンを得る工程、上記第三のレジストパターンをエ
ッチングマスクとして上記第二の導電膜に対して異方性
エッチングを行う工程、上記第三のレジストパターンを
除去する工程を含み、最終的に得られる第二の導電膜
は、配線を構成するものである。
法は、半導体基板上に第一の絶縁膜、第一の導電膜、ネ
ガ型レジスト膜を順次積層する工程、上記ネガ型レジス
ト膜に対して少なくとも第一の開口パターンと上記第一
の開口パターンよりも大きな面積を占める第二の開口パ
ターンが形成されたフォトマスクを介して第二の露光強
度の露光光を照射し、露光を行う工程、上記ネガ型レジ
スト膜に対して現像処理を行い、上記第二の開口パター
ンに対応する部分のみが残された第一のレジストパター
ンを得る工程、上記第一のレジストパターンをエッチン
グマスクとして上記第一の導電膜に対して異方性エッチ
ングを行い、下層配線を形成する工程、上記第一のレジ
ストパターンを除去する工程、上記第一の絶縁膜上に第
二の絶縁膜を所定の膜厚となるように積層し、上記下層
配線を上記第二の絶縁膜内に埋設する工程、上記第二の
絶縁膜上に所定の開口部を有するストッパ膜、第一のポ
ジ型レジスト膜を順次積層する工程、上記第一のポジ型
レジスト膜に対し、上記フォトマスクを介して第一の露
光強度の露光光を照射し、露光を行う工程、上記第一の
ポジ型レジスト膜に対して現像処理を行い、上記所定の
開口部上に位置し、上記第一の開口パターンに対応する
第一の開口部と、上記第二の開口パターンに対応する第
二の開口部が形成された第二のレジストパターンを形成
する工程、上記第二のレジストパターンをエッチングマ
スクとし、上記半導体基板及び上記ストッパ膜をエッチ
ングストッパとして異方性エッチングを行い、上記第一
の開口部を掘り下げて上記半導体基板を表出させて上記
第一の開口パターンに対応するコンタクトホールを形成
する工程、上記第二のレジストパターン及び上記ストッ
パ膜を除去する工程、上記第二の絶縁膜上に第二の導電
膜を任意の膜厚に積層すると同時に上記コンタクトホー
ル内に上記第二の導電膜を埋設し、コンタクトを形成す
る工程、上記第二の導電膜上に第二のポジ型レジスト膜
を塗布し、上記フォトマスクを介して上記第二のポジ型
レジスト膜に対して上記第二の露光強度の露光光を照射
して、露光を行う工程、上記第二のポジ型レジスト膜に
対して現像処理を行い、上記第二の開口パターンのみに
対応する上記第二の開口部が形成された第三のレジスト
パターンを得る工程、上記第三のレジストパターンをエ
ッチングマスクとして上記第二の導電膜に対して異方性
エッチングを行う工程、上記第三のレジストパターンを
除去する工程を含み、最終的に得られる第二の導電膜
は、配線を構成するものである。
【００３３】さらに、この発明による半導体装置の製造
方法は、半導体基板上に第一の絶縁膜、第一の導電膜、
第二の絶縁膜、第一のポジ型レジスト膜を順次積層する
工程、少なくとも第一の開口パターンと上記第一の開口
パターンよりも大きな面積を占める第二の開口パターン
が形成されたフォトマスクを介して第一の露光強度の露
光光を照射し、第一のポジ型レジスト膜を露光する工
程、上記ポジ型レジスト膜に対し現像処理を行い、上記
第一の開口パターンに対応する第一の開口部と上記第二
の開口パターンに対応する第二の開口部が形成された第
一のレジストパターンを形成する工程、上記第一のレジ
ストパターンをエッチングマスクとして上記第二の絶縁
膜に対して異方性エッチングを行い、上記第二の絶縁膜
を上記第一のレジストパターンの形状にパターニング
し、上記第一、第二の開口部を掘り下げる工程、上記第
一のレジストパターンを除去する工程、上記第二の絶縁
膜をエッチングマスクとして上記第一の導電膜、上記第
一の絶縁膜に対して順次異方性エッチングを行い、上記
第一、第二の開口部を掘り下げ、上記半導体基板の一部
を露出させる工程、上記第二の絶縁膜上に所定の膜厚の
第二の導電膜を積層し、同時に少なくとも上記第一の開
口部内に上記第二の導電膜を埋設させることでコンタク
トを形成する工程、上記第二の絶縁膜上に積層された第
二の導電膜をエッチング除去し、第二のポジ型レジスト
膜を積層する工程、上記第二のポジ型レジスト膜に対し
て上記フォトマスクを介して第二の露光強度の露光光を
照射し露光を行う工程、上記第二のポジ型レジスト膜に
対して現像処理を行い第二の開口パターンのみに対応す
る第二の開口部が形成された第二のレジストパターンを
得る工程、上記第二のレジストパターンをエッチングマ
スクとし、上記半導体基板をエッチングストッパとし
て、前記第二の導電膜に対して異方性エッチングを行う
工程、上記第二のレジストパターンを除去する工程を含
み、最終的に得られる上記第一の導電膜は配線を構成す
るものである。
方法は、半導体基板上に第一の絶縁膜、第一の導電膜、
第二の絶縁膜、第一のポジ型レジスト膜を順次積層する
工程、少なくとも第一の開口パターンと上記第一の開口
パターンよりも大きな面積を占める第二の開口パターン
が形成されたフォトマスクを介して第一の露光強度の露
光光を照射し、第一のポジ型レジスト膜を露光する工
程、上記ポジ型レジスト膜に対し現像処理を行い、上記
第一の開口パターンに対応する第一の開口部と上記第二
の開口パターンに対応する第二の開口部が形成された第
一のレジストパターンを形成する工程、上記第一のレジ
ストパターンをエッチングマスクとして上記第二の絶縁
膜に対して異方性エッチングを行い、上記第二の絶縁膜
を上記第一のレジストパターンの形状にパターニング
し、上記第一、第二の開口部を掘り下げる工程、上記第
一のレジストパターンを除去する工程、上記第二の絶縁
膜をエッチングマスクとして上記第一の導電膜、上記第
一の絶縁膜に対して順次異方性エッチングを行い、上記
第一、第二の開口部を掘り下げ、上記半導体基板の一部
を露出させる工程、上記第二の絶縁膜上に所定の膜厚の
第二の導電膜を積層し、同時に少なくとも上記第一の開
口部内に上記第二の導電膜を埋設させることでコンタク
トを形成する工程、上記第二の絶縁膜上に積層された第
二の導電膜をエッチング除去し、第二のポジ型レジスト
膜を積層する工程、上記第二のポジ型レジスト膜に対し
て上記フォトマスクを介して第二の露光強度の露光光を
照射し露光を行う工程、上記第二のポジ型レジスト膜に
対して現像処理を行い第二の開口パターンのみに対応す
る第二の開口部が形成された第二のレジストパターンを
得る工程、上記第二のレジストパターンをエッチングマ
スクとし、上記半導体基板をエッチングストッパとし
て、前記第二の導電膜に対して異方性エッチングを行う
工程、上記第二のレジストパターンを除去する工程を含
み、最終的に得られる上記第一の導電膜は配線を構成す
るものである。
【００３４】また、この発明による半導体装置の製造方
法においては、所定の基板上に第一の絶縁膜、第一の導
電膜、第二の絶縁膜、第一のポジ型レジスト膜を順次積
層する工程、少なくとも第一の開口パターンと上記第一
の開口パターンよりも大きな面積を占める第二の開口パ
ターンが形成されたフォトマスクを介して第一の露光強
度の露光光を照射し、第一のポジ型レジスト膜を露光す
る工程、上記ポジ型レジスト膜に対し現像処理を行い、
上記第一の開口パターンに対応する第一の開口部と上記
第二の開口パターンに対応する第二の開口部が形成され
た第一のレジストパターンを形成する工程、上記第一の
レジストパターンをエッチングマスクとして上記第二の
絶縁膜に対して異方性エッチングを行い、上記第二の絶
縁膜を上記第一のレジストパターンの形状にパターニン
グし、上記第一、第二の開口部を掘り下げる工程、上記
第一のレジストパターンを除去する工程、上記第二の絶
縁膜をエッチングマスクとして上記第一の導電膜に対し
て異方性エッチングを行い、上記第一、第二の開口部を
掘り下げ、上記第一の導電膜をパターニングする工程、
上記第二の絶縁膜上に所定の膜厚の第二の導電膜を積層
し、同時に少なくとも上記第一の開口部内に上記第二の
導電膜を埋設してスルーホールを形成する工程、上記第
二の絶縁膜上に積層された上記第二の導電膜を除去し、
第二のポジ型レジスト膜を塗布する工程、上記第二のポ
ジ型レジスト膜に対して上記フォトマスクを介して第二
の露光強度の露光光を照射し露光を行う工程、上記第二
のポジ型レジスト膜に対して現像処理を行い、上記第二
の開口パターンのみに対応する第二の開口部が形成され
た第二のレジストパターンを得る工程、上記第二のレジ
ストパターンをエッチングマスクとし、上記第一の絶縁
膜をエッチングストッパとして、前記第二の導電膜に対
して異方性エッチングを行う工程、上記第二のレジスト
パターンを除去する工程を含み、最終的に得られる上記
第一の導電膜は配線を構成するものである。
法においては、所定の基板上に第一の絶縁膜、第一の導
電膜、第二の絶縁膜、第一のポジ型レジスト膜を順次積
層する工程、少なくとも第一の開口パターンと上記第一
の開口パターンよりも大きな面積を占める第二の開口パ
ターンが形成されたフォトマスクを介して第一の露光強
度の露光光を照射し、第一のポジ型レジスト膜を露光す
る工程、上記ポジ型レジスト膜に対し現像処理を行い、
上記第一の開口パターンに対応する第一の開口部と上記
第二の開口パターンに対応する第二の開口部が形成され
た第一のレジストパターンを形成する工程、上記第一の
レジストパターンをエッチングマスクとして上記第二の
絶縁膜に対して異方性エッチングを行い、上記第二の絶
縁膜を上記第一のレジストパターンの形状にパターニン
グし、上記第一、第二の開口部を掘り下げる工程、上記
第一のレジストパターンを除去する工程、上記第二の絶
縁膜をエッチングマスクとして上記第一の導電膜に対し
て異方性エッチングを行い、上記第一、第二の開口部を
掘り下げ、上記第一の導電膜をパターニングする工程、
上記第二の絶縁膜上に所定の膜厚の第二の導電膜を積層
し、同時に少なくとも上記第一の開口部内に上記第二の
導電膜を埋設してスルーホールを形成する工程、上記第
二の絶縁膜上に積層された上記第二の導電膜を除去し、
第二のポジ型レジスト膜を塗布する工程、上記第二のポ
ジ型レジスト膜に対して上記フォトマスクを介して第二
の露光強度の露光光を照射し露光を行う工程、上記第二
のポジ型レジスト膜に対して現像処理を行い、上記第二
の開口パターンのみに対応する第二の開口部が形成され
た第二のレジストパターンを得る工程、上記第二のレジ
ストパターンをエッチングマスクとし、上記第一の絶縁
膜をエッチングストッパとして、前記第二の導電膜に対
して異方性エッチングを行う工程、上記第二のレジスト
パターンを除去する工程を含み、最終的に得られる上記
第一の導電膜は配線を構成するものである。
【００３５】
【００３６】また、この半導体装置の製造方法において
は、上記のような方法に加え、第一の開口パターンはコ
ンタクトホールパターン若しくはスルーホールパターン
を形成するためのマスクパターンであり、第二の開口パ
ターンは配線パターン若しくは互いに隣接する配線パタ
ーン間隙に相当するパターンを形成するためのマスクパ
ターンであるものとする。
は、上記のような方法に加え、第一の開口パターンはコ
ンタクトホールパターン若しくはスルーホールパターン
を形成するためのマスクパターンであり、第二の開口パ
ターンは配線パターン若しくは互いに隣接する配線パタ
ーン間隙に相当するパターンを形成するためのマスクパ
ターンであるものとする。
【００３７】さらに、この半導体装置の製造方法におい
ては、上記のストッパ膜を用いる半導体装置の製造方法
に加え、上記第一の開口パターンは半導体装置内のメモ
リセル形成領域内に形成される第一のホールパターン
と、上記メモリセル形成領域外に形成される第二のホー
ルパターンを含み、上記第一の開口パターンのうちの上
記第一のホールパターンに対応する上記パターンの形成
を行う場合は、上記メモリセル形成領域外に位置する領
域にストッパ膜を形成して上記メモリセル形成領域外の
領域にエッチングが及ばないようにし、上記第一の開口
パターンのうちの上記第二のホールパターンに対応する
上記パターンの形成を行う場合は、上記メモリセル形成
領域内の領域にストッパ膜を形成して上記メモリセル形
成領域内に位置する領域にエッチングが及ばないように
するものである。また、この半導体装置の製造方法にお
いては、上記のストッパ膜を用いる半導体装置の製造方
法に加え、上記第一の開口パターンは半導体装置内のメ
モリセル形成領域内に形成される第一のホールパターン
と、上記メモリセル形成領域外に形成される第二のホー
ルパターンを含み、上記第一の開口パターンのうちの上
記第一のホールパターンに対応する上記コンタクトホー
ルの形成を行う場合は、上記メモリセル形成領域外に位
置する領域にストッパ膜を形成して上記メモリセル形成
領域外の領域にエッチングが及ばないようにし、上記第
一の開口パターンのうちの上記第二のホールパターンに
対応する上記コンタクトホールの形成を行う場合は、上
記メモリセル形成領域内の領域にストッパ膜を形成して
上記メモリセル形成領域内に位置する領域にエッチング
が及ばないようにするものである。
ては、上記のストッパ膜を用いる半導体装置の製造方法
に加え、上記第一の開口パターンは半導体装置内のメモ
リセル形成領域内に形成される第一のホールパターン
と、上記メモリセル形成領域外に形成される第二のホー
ルパターンを含み、上記第一の開口パターンのうちの上
記第一のホールパターンに対応する上記パターンの形成
を行う場合は、上記メモリセル形成領域外に位置する領
域にストッパ膜を形成して上記メモリセル形成領域外の
領域にエッチングが及ばないようにし、上記第一の開口
パターンのうちの上記第二のホールパターンに対応する
上記パターンの形成を行う場合は、上記メモリセル形成
領域内の領域にストッパ膜を形成して上記メモリセル形
成領域内に位置する領域にエッチングが及ばないように
するものである。また、この半導体装置の製造方法にお
いては、上記のストッパ膜を用いる半導体装置の製造方
法に加え、上記第一の開口パターンは半導体装置内のメ
モリセル形成領域内に形成される第一のホールパターン
と、上記メモリセル形成領域外に形成される第二のホー
ルパターンを含み、上記第一の開口パターンのうちの上
記第一のホールパターンに対応する上記コンタクトホー
ルの形成を行う場合は、上記メモリセル形成領域外に位
置する領域にストッパ膜を形成して上記メモリセル形成
領域外の領域にエッチングが及ばないようにし、上記第
一の開口パターンのうちの上記第二のホールパターンに
対応する上記コンタクトホールの形成を行う場合は、上
記メモリセル形成領域内の領域にストッパ膜を形成して
上記メモリセル形成領域内に位置する領域にエッチング
が及ばないようにするものである。
【００３８】
実施の形態１．図１に、この発明の実施の形態１による
半導体装置の製造の写真製版の段階において用いる一枚
のレティクル（フォトマスク）１の平面図を示す。図１
のレティクル１には開口部によって形成されるコンタク
トホールパターン２と遮光部によって形成される配線パ
ターン３ａ、３ｂが描画されている。配線パターン３
ａ、３ｂのうち、コンタクトホールパターン２と接する
配線パターン３ａは、その接続裕度を向上させるため、
接続部（コンタクトカバー部）において配線幅を他の部
分よりも大きくしている。その寸法はコンタクトホール
パターン２の寸法が０．２４μｍ角、配線パターン３ａ
の幅は接続部においては０．４８μｍ、他の部分の配線
幅及び配線２ｂの配線幅は０．２４μｍ程度の大きさと
なっており、配線パターン３ａ、３ｂ間には開口部３ｃ
が形成され、この開口部３ｃが占める面積はコンタクト
ホールパターン２のそれよりも大きくなっている。
半導体装置の製造の写真製版の段階において用いる一枚
のレティクル（フォトマスク）１の平面図を示す。図１
のレティクル１には開口部によって形成されるコンタク
トホールパターン２と遮光部によって形成される配線パ
ターン３ａ、３ｂが描画されている。配線パターン３
ａ、３ｂのうち、コンタクトホールパターン２と接する
配線パターン３ａは、その接続裕度を向上させるため、
接続部（コンタクトカバー部）において配線幅を他の部
分よりも大きくしている。その寸法はコンタクトホール
パターン２の寸法が０．２４μｍ角、配線パターン３ａ
の幅は接続部においては０．４８μｍ、他の部分の配線
幅及び配線２ｂの配線幅は０．２４μｍ程度の大きさと
なっており、配線パターン３ａ、３ｂ間には開口部３ｃ
が形成され、この開口部３ｃが占める面積はコンタクト
ホールパターン２のそれよりも大きくなっている。
【００３９】上記のようなレティクル１を用いて図２に
示すような断面構造の半導体装置の製造を行う。図２以
下の断面は、図１のレティクル１のＹ−Ｙ断面に相当す
る断面を示している。図２において、４は半導体基板、
５は半導体基板１の表面に不純物の拡散若しくは注入に
よって形成された活性領域、６はシリコン酸化膜からな
る絶縁膜であり、７はこの絶縁膜６の一部を選択的に開
口して、その内部に導電物質を埋設して形成されたコン
タクト、８ａはコンタクト７に電気的に接した状態の配
線、８ｂは絶縁膜６の表面に配置形成された配線を示
し、配線８ａ、８ｂ上には絶縁物質９が積層され、この
絶縁物質９は、その一部が、半導体基板４に接する状態
に形成され、配線８ａ、８ｂ間を電気的に分離してい
る。
示すような断面構造の半導体装置の製造を行う。図２以
下の断面は、図１のレティクル１のＹ−Ｙ断面に相当す
る断面を示している。図２において、４は半導体基板、
５は半導体基板１の表面に不純物の拡散若しくは注入に
よって形成された活性領域、６はシリコン酸化膜からな
る絶縁膜であり、７はこの絶縁膜６の一部を選択的に開
口して、その内部に導電物質を埋設して形成されたコン
タクト、８ａはコンタクト７に電気的に接した状態の配
線、８ｂは絶縁膜６の表面に配置形成された配線を示
し、配線８ａ、８ｂ上には絶縁物質９が積層され、この
絶縁物質９は、その一部が、半導体基板４に接する状態
に形成され、配線８ａ、８ｂ間を電気的に分離してい
る。
【００４０】図２に示す半導体装置の製造方法を以下に
示す。まず、図３に示すように、コンタクト７の下部と
なる領域の、不純物注入若しくは拡散によって活性領域
５が形成された半導体基板４上に、シリコン酸化膜から
なる絶縁膜６を５０００Å程度の厚さに積層し、さらに
絶縁膜６上にポジ型レジスト膜１０ａを６０００Å程度
の厚さに塗布する。次に図１に示したコンタクトホール
パターン２と配線パターン３ａ、３ｂが全て描画された
レティクル１を介してＫｒＦエキシマレーザー１１ａを
用いて露光を行う。このときの露光エネルギーは６０ｍ
ｊ／ｃｍ2である。なお、ここでは活性領域５は絶縁膜
６の形成より前の段階で形成する例を示したが、活性領
域５は他の工程において形成しても問題ない。
示す。まず、図３に示すように、コンタクト７の下部と
なる領域の、不純物注入若しくは拡散によって活性領域
５が形成された半導体基板４上に、シリコン酸化膜から
なる絶縁膜６を５０００Å程度の厚さに積層し、さらに
絶縁膜６上にポジ型レジスト膜１０ａを６０００Å程度
の厚さに塗布する。次に図１に示したコンタクトホール
パターン２と配線パターン３ａ、３ｂが全て描画された
レティクル１を介してＫｒＦエキシマレーザー１１ａを
用いて露光を行う。このときの露光エネルギーは６０ｍ
ｊ／ｃｍ2である。なお、ここでは活性領域５は絶縁膜
６の形成より前の段階で形成する例を示したが、活性領
域５は他の工程において形成しても問題ない。
【００４１】次に、図４に示すように、１１０℃の温度
下において９０秒間のベーク（ＰＥＢ）を行い、テトラ
メチルアンモニウムヒドロキシド（ＴＭＡＨ）の２．３
８重量％水溶液を用いて６０秒間の現像処理を行い、ポ
ジ型レジスト膜１０ａの感光部分のみを除去して他を残
し、レジストパターン１０ｂを形成する。
下において９０秒間のベーク（ＰＥＢ）を行い、テトラ
メチルアンモニウムヒドロキシド（ＴＭＡＨ）の２．３
８重量％水溶液を用いて６０秒間の現像処理を行い、ポ
ジ型レジスト膜１０ａの感光部分のみを除去して他を残
し、レジストパターン１０ｂを形成する。
【００４２】その後、図５に示すように、レジストパタ
ーン１０ｂをエッチングマスクとして絶縁膜６に対して
異方性エッチングを行い、レジストパターン１０ｂの形
状通りに絶縁膜６の加工を行い、コンタクトホール１２
ａと開口部１２ｂをそれぞれ形成する。このエッチング
終了後、図６に示すように、レジストパターン１０ｂを
酸素プラズマアッシンッグ等の方法によって除去する。
ーン１０ｂをエッチングマスクとして絶縁膜６に対して
異方性エッチングを行い、レジストパターン１０ｂの形
状通りに絶縁膜６の加工を行い、コンタクトホール１２
ａと開口部１２ｂをそれぞれ形成する。このエッチング
終了後、図６に示すように、レジストパターン１０ｂを
酸素プラズマアッシンッグ等の方法によって除去する。
【００４３】次に、図７に示すように、例えばタングス
テンシリサイド（ＷＳｉ2）のような金属配線材料８を
スパッタリング法あるいはＣＶＤ法（化学蒸着法）によ
って１０００Å程度の厚さに積層する。このときにコン
タクトホール１２ａ内に金属配線材料８が埋設されてコ
ンタクト７が形成され、また開口部１２ｂ内にも金属配
線材料８が埋設された状態となる。
テンシリサイド（ＷＳｉ2）のような金属配線材料８を
スパッタリング法あるいはＣＶＤ法（化学蒸着法）によ
って１０００Å程度の厚さに積層する。このときにコン
タクトホール１２ａ内に金属配線材料８が埋設されてコ
ンタクト７が形成され、また開口部１２ｂ内にも金属配
線材料８が埋設された状態となる。
【００４４】その後、図８に示すように、金属配線材料
８の表面にポジ型レジスト膜１３ａを６０００Å程度の
厚さとなるように塗布し、図３（ａ）の露光の段階で用
いたレティクル１を再び利用して、ＫｒＦエキシマレー
ザー１１ｂを用いて露光エネルギー３５ｍｊ／ｃｍ2の
強度で露光を行う。次に、図９に示すように、ＰＥＢ処
理、及び現像処理を行い、レジストパターン１３ｂを形
成する。現像によってレジストが除去された部分を開口
部１３ｃとする。
８の表面にポジ型レジスト膜１３ａを６０００Å程度の
厚さとなるように塗布し、図３（ａ）の露光の段階で用
いたレティクル１を再び利用して、ＫｒＦエキシマレー
ザー１１ｂを用いて露光エネルギー３５ｍｊ／ｃｍ2の
強度で露光を行う。次に、図９に示すように、ＰＥＢ処
理、及び現像処理を行い、レジストパターン１３ｂを形
成する。現像によってレジストが除去された部分を開口
部１３ｃとする。
【００４５】ここで、コンタクトホールの形状のレジス
トパターンを得るには一回目の露光（図３）の場合と同
様に、その露光エネルギーを６０ｍｊ／ｃｍ2程度とす
ることが必要であり、３５ｍｊ／ｃｍ2程度の露光エネ
ルギーではコンタクトホールパターン２の部分に相当す
るレジストは開口せず、図９に示すように、コンタクト
７の上部のポジ型レジスト膜１３ａは除去されずに残っ
た状態となる。
トパターンを得るには一回目の露光（図３）の場合と同
様に、その露光エネルギーを６０ｍｊ／ｃｍ2程度とす
ることが必要であり、３５ｍｊ／ｃｍ2程度の露光エネ
ルギーではコンタクトホールパターン２の部分に相当す
るレジストは開口せず、図９に示すように、コンタクト
７の上部のポジ型レジスト膜１３ａは除去されずに残っ
た状態となる。
【００４６】レティクル１の平面図である図２から分か
るように、コンタクトホールパターン２は０．２４μｍ
四方の開口パターンであり、遮光部によって形成される
配線パターン３ａ、３ｂの間隙に位置する開口部３ｃと
比べて面積比が小さく、露光エネルギーが小さい場合に
は感光されにくくなるためであり、これを応用し、例え
ば露光エネルギーを６０ｍｊ／ｃｍ2とする場合と３５
ｍｊ／ｃｍ2とする場合とに使い分けることでコンタク
トホールパターン２の形状を残すか、残さないかを決め
ることが可能となる。
るように、コンタクトホールパターン２は０．２４μｍ
四方の開口パターンであり、遮光部によって形成される
配線パターン３ａ、３ｂの間隙に位置する開口部３ｃと
比べて面積比が小さく、露光エネルギーが小さい場合に
は感光されにくくなるためであり、これを応用し、例え
ば露光エネルギーを６０ｍｊ／ｃｍ2とする場合と３５
ｍｊ／ｃｍ2とする場合とに使い分けることでコンタク
トホールパターン２の形状を残すか、残さないかを決め
ることが可能となる。
【００４７】次に、図１０に示すように、レジストパタ
ーン１３ｂをエッチングマスクとして金属配線材料８に
対して異方性エッチングを行い、再び開口部１２ｂを形
成し、一部半導体基板４の表面が露出した状態となるよ
うにする。このエッチングによって絶縁膜６上に積層さ
れた金属配線材料８は配線８ａ、８ｂの形状に成形され
る。
ーン１３ｂをエッチングマスクとして金属配線材料８に
対して異方性エッチングを行い、再び開口部１２ｂを形
成し、一部半導体基板４の表面が露出した状態となるよ
うにする。このエッチングによって絶縁膜６上に積層さ
れた金属配線材料８は配線８ａ、８ｂの形状に成形され
る。
【００４８】その後、図１１に示すように、酸素プラズ
マアッシンッグ等によってレジストパターン１３ｂを除
去する。次に、ＣＶＤ法若しくはスパッタリング法によ
ってシリコン酸化膜からなる絶縁物質９を５０００Å程
度の厚さに積層することで開口部１２ｂの内部を埋設
し、さらに配線８ａ、８ｂの表面をこの絶縁物質９で覆
った状態とすることで図２に示したような半導体装置を
得ることが可能となる。実際の半導体装置の形成を行う
場合においてはさらに上層に配線を形成する工程等、様
々な処理を行う必要があるが、ここではその説明は省略
する。
マアッシンッグ等によってレジストパターン１３ｂを除
去する。次に、ＣＶＤ法若しくはスパッタリング法によ
ってシリコン酸化膜からなる絶縁物質９を５０００Å程
度の厚さに積層することで開口部１２ｂの内部を埋設
し、さらに配線８ａ、８ｂの表面をこの絶縁物質９で覆
った状態とすることで図２に示したような半導体装置を
得ることが可能となる。実際の半導体装置の形成を行う
場合においてはさらに上層に配線を形成する工程等、様
々な処理を行う必要があるが、ここではその説明は省略
する。
【００４９】この実施の形態１に示すように、半導体装
置の形成を行った場合、レティクルを１枚しか用いるこ
となく、配線パターン３ａ、３ｂ、コンタクトホールパ
ターン２の形成を行うので、複数のレティクルを用いた
場合と比較してレティクル製造誤差による重ね合わせの
誤差をなくし、パターンズレを抑制することが可能とな
る。また、この実施の形態１の場合では、半導体装置の
製造に用いるレティクルの枚数を従来よりも少なくする
ことが可能であり、より製造コストを低減できるという
効果もある。
置の形成を行った場合、レティクルを１枚しか用いるこ
となく、配線パターン３ａ、３ｂ、コンタクトホールパ
ターン２の形成を行うので、複数のレティクルを用いた
場合と比較してレティクル製造誤差による重ね合わせの
誤差をなくし、パターンズレを抑制することが可能とな
る。また、この実施の形態１の場合では、半導体装置の
製造に用いるレティクルの枚数を従来よりも少なくする
ことが可能であり、より製造コストを低減できるという
効果もある。
【００５０】また、同一のレティクルを用いて異なる露
光強度で露光し、２通りのパターンを得る際、その露光
強度はレティクル内に形成される複数のパターンの寸法
によってその最適露光強度が変化すること、また形成す
るパターンは配線、コンタクトホールのパターンに限ら
ず、他のパターンにも応用できることは言うまでもな
い。
光強度で露光し、２通りのパターンを得る際、その露光
強度はレティクル内に形成される複数のパターンの寸法
によってその最適露光強度が変化すること、また形成す
るパターンは配線、コンタクトホールのパターンに限ら
ず、他のパターンにも応用できることは言うまでもな
い。
【００５１】実施の形態２．次に、この発明の実施の形
態２について説明する。この実施の形態２において得る
半導体装置の断面構造は図１２に示すとおりであり、表
面に選択的に形成された活性領域５を有する半導体基板
４上に、この活性領域５に接するようにコンタクト７が
形成され、このコンタクト７を埋設する絶縁膜６上にコ
ンタクト７に接して配線８ａが、また絶縁膜６上の別の
領域に配線８ｂが形成されている。
態２について説明する。この実施の形態２において得る
半導体装置の断面構造は図１２に示すとおりであり、表
面に選択的に形成された活性領域５を有する半導体基板
４上に、この活性領域５に接するようにコンタクト７が
形成され、このコンタクト７を埋設する絶縁膜６上にコ
ンタクト７に接して配線８ａが、また絶縁膜６上の別の
領域に配線８ｂが形成されている。
【００５２】この実施の形態２において製造する半導体
装置と実施の形態１において製造した半導体装置では、
その構造が異なっている。実施の形態１においては、配
線８ａ、８ｂ間に形成された開口部１２ｂを、配線８
ａ、８ｂ上に絶縁物質９を積層すると同時に埋設してい
たが、この実施の形態２においては、図１２に示すよう
に配線８ａ、８ｂの下部に位置する絶縁膜６は半導体基
板４の表面上のほぼ全面に形成され、別の絶縁物質によ
ってこの配線８ａ、８ｂの間隙部分が埋設されているも
のではない。
装置と実施の形態１において製造した半導体装置では、
その構造が異なっている。実施の形態１においては、配
線８ａ、８ｂ間に形成された開口部１２ｂを、配線８
ａ、８ｂ上に絶縁物質９を積層すると同時に埋設してい
たが、この実施の形態２においては、図１２に示すよう
に配線８ａ、８ｂの下部に位置する絶縁膜６は半導体基
板４の表面上のほぼ全面に形成され、別の絶縁物質によ
ってこの配線８ａ、８ｂの間隙部分が埋設されているも
のではない。
【００５３】次に、この図１２に示された構造の半導体
装置の製造方法について説明する。まず、図１３に示す
ように、半導体基板４上にシリコン酸化膜からなる絶縁
膜６を５０００Åの厚さとなるように積層し、さらにこ
の表面上にシリコン窒化膜１４ａを５００〜１０００Å
の厚さに積層し、さらにこの表面上に６０００Å程度の
膜厚のレジスト膜１０ａを積層する。レティクル１に形
成したコンタクトホールパターン２に相当する位置に、
より寸法の大きなコンタクトホールパターン２ａを形成
した第二のレティクル１５を介して、レジスト膜１０ａ
に対して露光光１６を照射し、露光を行う。
装置の製造方法について説明する。まず、図１３に示す
ように、半導体基板４上にシリコン酸化膜からなる絶縁
膜６を５０００Åの厚さとなるように積層し、さらにこ
の表面上にシリコン窒化膜１４ａを５００〜１０００Å
の厚さに積層し、さらにこの表面上に６０００Å程度の
膜厚のレジスト膜１０ａを積層する。レティクル１に形
成したコンタクトホールパターン２に相当する位置に、
より寸法の大きなコンタクトホールパターン２ａを形成
した第二のレティクル１５を介して、レジスト膜１０ａ
に対して露光光１６を照射し、露光を行う。
【００５４】その後、図１４に示すように、現像処理を
行って、レジスト膜１０ａのうち、感光した部分を除去
して、開口部１０ｃを形成し、他の部分をレジストパタ
ーン１０ｂとして残す。次に、図１５に示すように、レ
ジストパターン１０ｂをエッチングマスクとしてシリコ
ン窒化膜１４ａに対して異方性エッチングを行い、開口
部１０ｃを掘り下げパターニングを行い、窒化膜パター
ン１４ｂを形成する。
行って、レジスト膜１０ａのうち、感光した部分を除去
して、開口部１０ｃを形成し、他の部分をレジストパタ
ーン１０ｂとして残す。次に、図１５に示すように、レ
ジストパターン１０ｂをエッチングマスクとしてシリコ
ン窒化膜１４ａに対して異方性エッチングを行い、開口
部１０ｃを掘り下げパターニングを行い、窒化膜パター
ン１４ｂを形成する。
【００５５】その後、図１６に示すように、ポジ型レジ
スト膜１７ａを全面に塗布し、図１に示したレティクル
１を介して露光エネルギー６０ｍｊ／ｃｍ2のＫｒＦエ
キシマレーザー１１ａを照射し、ポジ型レジスト膜１７
ａに対して露光を行う。次に、図１７に示すように、現
像処理を行い、ポジ型レジスト膜１７ａのうち、感光し
た部分を選択的に除去し、レジストパターン１７ｂを形
成する。このときの露光エネルギーはレティクル１上の
コンタクトホールパターン２の形状も露光できる程度の
大きさであるため、現像処理後はレティクル１に形成さ
れた配線パターン３ａ、３ｂ間の開口部３ｃ及びコンタ
クトホールパターン２の形状の開口部が形成された状態
となる。コンタクトホールパターン２に対応する開口部
１７ｃが形成される位置は窒化膜パターン１４ｂの開口
部１０ｃに相当しているため、開口部１７ｃの底面には
絶縁膜６が露出した状態となっている。
スト膜１７ａを全面に塗布し、図１に示したレティクル
１を介して露光エネルギー６０ｍｊ／ｃｍ2のＫｒＦエ
キシマレーザー１１ａを照射し、ポジ型レジスト膜１７
ａに対して露光を行う。次に、図１７に示すように、現
像処理を行い、ポジ型レジスト膜１７ａのうち、感光し
た部分を選択的に除去し、レジストパターン１７ｂを形
成する。このときの露光エネルギーはレティクル１上の
コンタクトホールパターン２の形状も露光できる程度の
大きさであるため、現像処理後はレティクル１に形成さ
れた配線パターン３ａ、３ｂ間の開口部３ｃ及びコンタ
クトホールパターン２の形状の開口部が形成された状態
となる。コンタクトホールパターン２に対応する開口部
１７ｃが形成される位置は窒化膜パターン１４ｂの開口
部１０ｃに相当しているため、開口部１７ｃの底面には
絶縁膜６が露出した状態となっている。
【００５６】次に、図１８に示すように、レジストパタ
ーン１７ｂをエッチングマスクとして異方性エッチング
を行い、絶縁膜６を選択的にエッチングし、開口部１７
ｃをさらに掘り下げコンタクトホール１８を形成する。
窒化膜パターン１４ｂがエッチングストッパ膜として働
くため、レジストパターン１７ｂの他の開口部の底面は
エッチングされない。
ーン１７ｂをエッチングマスクとして異方性エッチング
を行い、絶縁膜６を選択的にエッチングし、開口部１７
ｃをさらに掘り下げコンタクトホール１８を形成する。
窒化膜パターン１４ｂがエッチングストッパ膜として働
くため、レジストパターン１７ｂの他の開口部の底面は
エッチングされない。
【００５７】その後、図１９に示すように、レジストパ
ターン１７ｂを除去し、さらに窒化膜パターン１４ｂを
除去する。このレジストパターン１７ｂ、窒化膜パター
ン１４ｂを除去する前、若しくは除去した後の段階にお
いて、不純物注入等を行うことによってコンタクトホー
ル１８の底面に位置する半導体基板４の表面に活性領域
５を形成する。この活性領域５はあらかじめ絶縁膜６の
形成前に形成していても良い。
ターン１７ｂを除去し、さらに窒化膜パターン１４ｂを
除去する。このレジストパターン１７ｂ、窒化膜パター
ン１４ｂを除去する前、若しくは除去した後の段階にお
いて、不純物注入等を行うことによってコンタクトホー
ル１８の底面に位置する半導体基板４の表面に活性領域
５を形成する。この活性領域５はあらかじめ絶縁膜６の
形成前に形成していても良い。
【００５８】次に、図２０に示すように、金属配線材料
８をスパッタリング若しくはＣＶＤ法によって１０００
Å程度の厚さとなるように積層する。このとき、コンタ
クトホール１８内には金属配線材料８が埋設され、これ
によってコンタクト７が形成される。
８をスパッタリング若しくはＣＶＤ法によって１０００
Å程度の厚さとなるように積層する。このとき、コンタ
クトホール１８内には金属配線材料８が埋設され、これ
によってコンタクト７が形成される。
【００５９】その後、図２１に示すように、金属配線材
料８の上層にポジ型レジスト膜１９ａを塗布し、レティ
クル１を介して３５ｍｊ／ｃｍ2の露光エネルギーのＫ
ｒＦエキシマレーザー１１ｂを用いて露光を行う。
料８の上層にポジ型レジスト膜１９ａを塗布し、レティ
クル１を介して３５ｍｊ／ｃｍ2の露光エネルギーのＫ
ｒＦエキシマレーザー１１ｂを用いて露光を行う。
【００６０】次に、現像処理を行うことで図２２に示す
ように、レジストパターン１９ｂを得る。このとき、露
光エネルギーを低く抑えているため、コンタクトホール
パターン２のような、面積の小さいパターンについては
光量不足のため露光がなされず、レティクル１上の配線
３ａ、３ｂ間の開口部３ｃに対応する部分のみの開口部
１９ｃが形成された状態となる。
ように、レジストパターン１９ｂを得る。このとき、露
光エネルギーを低く抑えているため、コンタクトホール
パターン２のような、面積の小さいパターンについては
光量不足のため露光がなされず、レティクル１上の配線
３ａ、３ｂ間の開口部３ｃに対応する部分のみの開口部
１９ｃが形成された状態となる。
【００６１】その後、図２３に示すように、レジストパ
ターン１９ｂをエッチングマスクとして金属配線材料８
に対して異方性エッチングを行い、開口部１９ｃを堀り
下げ、金属配線材料８を配線８ａ、８ｂにパターニング
する。次に、レジストパターン１９ｂを除去することで
図１２に示すような半導体装置が得られる。図１２に示
すような半導体装置の構造に加え、さらに上層に第二の
配線、第三の配線等が形成されると考えられるが、ここ
では説明を省略する。
ターン１９ｂをエッチングマスクとして金属配線材料８
に対して異方性エッチングを行い、開口部１９ｃを堀り
下げ、金属配線材料８を配線８ａ、８ｂにパターニング
する。次に、レジストパターン１９ｂを除去することで
図１２に示すような半導体装置が得られる。図１２に示
すような半導体装置の構造に加え、さらに上層に第二の
配線、第三の配線等が形成されると考えられるが、ここ
では説明を省略する。
【００６２】このように、実施の形態１とはまた別の方
法によって、半導体装置の形成を行った場合、実質的に
高い精度の位置合わせを必要とする場合の露光用のレテ
ィクルを１枚しか用いずに複数の種類のパターンの形成
を行うため、一種類のパターンに対して一枚のレティク
ルを用いた場合と比較してレティクル製造誤差による重
ね合わせの誤差をなくすことが可能となる。
法によって、半導体装置の形成を行った場合、実質的に
高い精度の位置合わせを必要とする場合の露光用のレテ
ィクルを１枚しか用いずに複数の種類のパターンの形成
を行うため、一種類のパターンに対して一枚のレティク
ルを用いた場合と比較してレティクル製造誤差による重
ね合わせの誤差をなくすことが可能となる。
【００６３】実施の形態３．次に、この発明の実施の形
態３について説明する。この実施の形態３によって得る
半導体装置の構造は、図２４に示す通りであり、表面に
活性領域５が形成された半導体基板４上にシリコン酸化
膜２０を介して配線（下層配線）２１が形成され、活性
領域５上に形成されるコンタクト７及び配線２１を埋設
する層間絶縁膜２２の表面には、コンタクト７と電気的
に接続された配線（上層配線）８ａ、その他の配線（上
層配線）８ｂ等が形成された状態となっている。また、
この発明において、露光に用いるレティクルは図２５に
示すものであり、この図２５において２３はレティクル
（平面図）を示しており、２４は開口部により形成され
たコンタクトホールパターン、２５ａは開口部により形
成された配線パターン（下層配線パターン）、２５ｂは
遮光部（上層配線パターン）をそれぞれ示している。
態３について説明する。この実施の形態３によって得る
半導体装置の構造は、図２４に示す通りであり、表面に
活性領域５が形成された半導体基板４上にシリコン酸化
膜２０を介して配線（下層配線）２１が形成され、活性
領域５上に形成されるコンタクト７及び配線２１を埋設
する層間絶縁膜２２の表面には、コンタクト７と電気的
に接続された配線（上層配線）８ａ、その他の配線（上
層配線）８ｂ等が形成された状態となっている。また、
この発明において、露光に用いるレティクルは図２５に
示すものであり、この図２５において２３はレティクル
（平面図）を示しており、２４は開口部により形成され
たコンタクトホールパターン、２５ａは開口部により形
成された配線パターン（下層配線パターン）、２５ｂは
遮光部（上層配線パターン）をそれぞれ示している。
【００６４】次に、図２４に示した半導体装置の製造方
法について、工程順に説明する。まず、図２６に示すよ
うに、半導体基板４上にシリコン酸化膜２０を１００Å
程度の膜厚に積層し、さらに上層にポリシリコン膜２１
ａを１０００Å程度の膜厚となるように積層する。
法について、工程順に説明する。まず、図２６に示すよ
うに、半導体基板４上にシリコン酸化膜２０を１００Å
程度の膜厚に積層し、さらに上層にポリシリコン膜２１
ａを１０００Å程度の膜厚となるように積層する。
【００６５】その後、図２７に示すように、さらに上層
にネガ型レジスト膜２６ａを塗布し、図２５に示したレ
ティクル２３を介して３５ｍｊ／ｃｍ2の露光エネルギ
ーのＫｒＦエキシマレーザー１１ｂを照射することで露
光を行う。このときの露光エネルギーは、レティクル２
３に描画された全てのパターンを露光できる強度よりも
小さい。従って、コンタクトホールパターン２４の形状
は、光の回折現象によりネガ型レジスト膜２６ａ中に取
り込まれるエネルギーが小さく、解像しない。よって、
現像処理後は、図２８に示すように、レティクル２３中
における配線パターン２５ａに対応するレジストパター
ン２６ｂが形成された状態となる。
にネガ型レジスト膜２６ａを塗布し、図２５に示したレ
ティクル２３を介して３５ｍｊ／ｃｍ2の露光エネルギ
ーのＫｒＦエキシマレーザー１１ｂを照射することで露
光を行う。このときの露光エネルギーは、レティクル２
３に描画された全てのパターンを露光できる強度よりも
小さい。従って、コンタクトホールパターン２４の形状
は、光の回折現象によりネガ型レジスト膜２６ａ中に取
り込まれるエネルギーが小さく、解像しない。よって、
現像処理後は、図２８に示すように、レティクル２３中
における配線パターン２５ａに対応するレジストパター
ン２６ｂが形成された状態となる。
【００６６】次に、図２９に示すようにレジストパター
ン２６ｂをエッチングマスクとして、ポリシリコン膜２
１ａに対して異方性エッチングを行い、配線２１を形成
する。その後、レジストパターン２６ｂは酸素プラズマ
アッシンッグ等の方法によって除去する。
ン２６ｂをエッチングマスクとして、ポリシリコン膜２
１ａに対して異方性エッチングを行い、配線２１を形成
する。その後、レジストパターン２６ｂは酸素プラズマ
アッシンッグ等の方法によって除去する。
【００６７】その後、図３０に示すようにシリコン酸化
膜を５０００Å程度の厚さに積層し、層間絶縁膜２２を
形成する。さらに図３１に示すように層間絶縁膜２２の
表面にシリコン窒化膜２７ａを５００〜１０００Å程度
の厚さに形成する。
膜を５０００Å程度の厚さに積層し、層間絶縁膜２２を
形成する。さらに図３１に示すように層間絶縁膜２２の
表面にシリコン窒化膜２７ａを５００〜１０００Å程度
の厚さに形成する。
【００６８】次に、図３２に示すように、シリコン窒化
膜２７ａ上に市販のポジ型レジスト膜２８ａを６０００
Å程度の厚さとなるように塗布し、レティクル２３に形
成したコンタクトホールパターン２４に相当する位置
に、より寸法の大きなコンタクトホールパターン２４ａ
を形成した第二のレティクル１５ａを介して、写真製版
を行い、図３３に示すような開口部２８ｃを構成するレ
ジストパターン２８ｂを形成する。
膜２７ａ上に市販のポジ型レジスト膜２８ａを６０００
Å程度の厚さとなるように塗布し、レティクル２３に形
成したコンタクトホールパターン２４に相当する位置
に、より寸法の大きなコンタクトホールパターン２４ａ
を形成した第二のレティクル１５ａを介して、写真製版
を行い、図３３に示すような開口部２８ｃを構成するレ
ジストパターン２８ｂを形成する。
【００６９】その後、図３４に示すように、レジストパ
ターン２８ｂをエッチングマスクとしてシリコン窒化膜
２７ａに対して異方性エッチングを行い、開口部２８ｃ
をさらに掘り下げ、窒化膜パターン２７ｂを形成し、レ
ジストパターン２８ｂは除去する。
ターン２８ｂをエッチングマスクとしてシリコン窒化膜
２７ａに対して異方性エッチングを行い、開口部２８ｃ
をさらに掘り下げ、窒化膜パターン２７ｂを形成し、レ
ジストパターン２８ｂは除去する。
【００７０】次に、図３５に示すように表面にポジ型レ
ジスト膜２９ａを塗布し、図２７の工程での露光に用い
たのと同一のレティクル２３を介して露光エネルギー６
０ｍｊ／ｃｍ2のＫｒＦエキシマレーザー１１ａを用い
て露光を行う。このときの露光エネルギーは６０ｍｊ／
ｃｍ2と大きいためレティクル２３に描かれた全てのパ
ターンをポジ型レジスト膜２９ａに転写することが可能
である。
ジスト膜２９ａを塗布し、図２７の工程での露光に用い
たのと同一のレティクル２３を介して露光エネルギー６
０ｍｊ／ｃｍ2のＫｒＦエキシマレーザー１１ａを用い
て露光を行う。このときの露光エネルギーは６０ｍｊ／
ｃｍ2と大きいためレティクル２３に描かれた全てのパ
ターンをポジ型レジスト膜２９ａに転写することが可能
である。
【００７１】その後、図３６に示すように、現像処理を
行うことで露光された部分のレジストを除去して開口部
２９ｃとし、レジストパターン２９ｂを形成する。さら
に、図３７に示すようにレジストパターン２９ｂをエッ
チングマスクとして層間絶縁膜２２に対して異方性エッ
チングを行い、シリコン酸化膜２０の表面まで掘り下げ
た開口部３０を形成する。このとき、下部に窒化膜パタ
ーン２７ｂが下部に形成されている開口部２９ｃについ
ては、窒化膜パターン２７ｂがエッチングストッパ膜と
なり、さらに掘り下げられることはない。その後、不純
物注入を行うなどして開口部３０下部に活性領域５を形
成する。この活性領域５については、他の工程において
形成しても問題ない。
行うことで露光された部分のレジストを除去して開口部
２９ｃとし、レジストパターン２９ｂを形成する。さら
に、図３７に示すようにレジストパターン２９ｂをエッ
チングマスクとして層間絶縁膜２２に対して異方性エッ
チングを行い、シリコン酸化膜２０の表面まで掘り下げ
た開口部３０を形成する。このとき、下部に窒化膜パタ
ーン２７ｂが下部に形成されている開口部２９ｃについ
ては、窒化膜パターン２７ｂがエッチングストッパ膜と
なり、さらに掘り下げられることはない。その後、不純
物注入を行うなどして開口部３０下部に活性領域５を形
成する。この活性領域５については、他の工程において
形成しても問題ない。
【００７２】次に、図３８に示すように、レジストパタ
ーン２９ｂ、窒化膜パターン２７ｂを順次除去し、層間
絶縁膜２２の表面を露出させる。さらに図３９に示すよ
うに、開口部３０の底面に位置するシリコン酸化膜２０
をエッチング除去し、半導体基板４（活性領域５）の表
面を露出させ、コンタクトホール３０ａを形成する。
ーン２９ｂ、窒化膜パターン２７ｂを順次除去し、層間
絶縁膜２２の表面を露出させる。さらに図３９に示すよ
うに、開口部３０の底面に位置するシリコン酸化膜２０
をエッチング除去し、半導体基板４（活性領域５）の表
面を露出させ、コンタクトホール３０ａを形成する。
【００７３】その後、図４０に示すように金属配線材料
８をスパッタリング法若しくはＣＶＤ法によって１００
０Å程度の厚さとなるように積層し、コンタクトホール
３０ａ内にもこの金属配線材料８を埋設させることでコ
ンタクト７を形成する。次に、実施の形態２の図２１〜
図２３の工程の処理と同様の処理を、レティクル２３を
用いて行うことで、図２４に示した断面構造を持つ半導
体装置の形成が可能となる。
８をスパッタリング法若しくはＣＶＤ法によって１００
０Å程度の厚さとなるように積層し、コンタクトホール
３０ａ内にもこの金属配線材料８を埋設させることでコ
ンタクト７を形成する。次に、実施の形態２の図２１〜
図２３の工程の処理と同様の処理を、レティクル２３を
用いて行うことで、図２４に示した断面構造を持つ半導
体装置の形成が可能となる。
【００７４】このように形成した半導体装置において
も、実質的に高い精度の位置合わせを必要とする場合の
露光用のレティクル２３を１枚しか用いることなく配線
（下層配線）２１のパターニング、コンタクト７の形
成、全面積層された金属配線材料８の選択的パターニン
グによる配線８ａ、８ｂの形成等が可能となり、一枚に
一種類のパターンが形成されたレティクルを用いた場合
と比較してレティクル製造誤差による重ね合わせの誤差
をなくすことが可能となる。また、半導体装置の製造に
用いるレティクルの枚数を従来よりも少なくすることが
可能であり、より製造コストを低減できるという特徴が
ある。
も、実質的に高い精度の位置合わせを必要とする場合の
露光用のレティクル２３を１枚しか用いることなく配線
（下層配線）２１のパターニング、コンタクト７の形
成、全面積層された金属配線材料８の選択的パターニン
グによる配線８ａ、８ｂの形成等が可能となり、一枚に
一種類のパターンが形成されたレティクルを用いた場合
と比較してレティクル製造誤差による重ね合わせの誤差
をなくすことが可能となる。また、半導体装置の製造に
用いるレティクルの枚数を従来よりも少なくすることが
可能であり、より製造コストを低減できるという特徴が
ある。
【００７５】実施の形態４．次に、この発明の実施の形
態４について説明する。この実施の形態４によって得る
半導体装置の構造は、図４１に示す通りであり、半導体
基板４の表面には活性領域５が形成され、この活性領域
５上にコンタクト７が形成され、このコンタクト７の上
部に接する状態の配線３１ａが形成され、その配線３１
ａと同じ高さに、半導体基板４上に積層された絶縁膜６
を介して配線３１ｂが形成されている。さらに配線３１
ａ、３１ｂ上には層間絶縁膜３２が形成され、配線３１
ａ、３１ｂ上に積層されるとともに配線３１ａ、３１ｂ
間を埋設する層間絶縁膜３３が構成された状態となって
おり、コンタクト７は配線３１ａよりも上部に突き出し
た形状となっている。
態４について説明する。この実施の形態４によって得る
半導体装置の構造は、図４１に示す通りであり、半導体
基板４の表面には活性領域５が形成され、この活性領域
５上にコンタクト７が形成され、このコンタクト７の上
部に接する状態の配線３１ａが形成され、その配線３１
ａと同じ高さに、半導体基板４上に積層された絶縁膜６
を介して配線３１ｂが形成されている。さらに配線３１
ａ、３１ｂ上には層間絶縁膜３２が形成され、配線３１
ａ、３１ｂ上に積層されるとともに配線３１ａ、３１ｂ
間を埋設する層間絶縁膜３３が構成された状態となって
おり、コンタクト７は配線３１ａよりも上部に突き出し
た形状となっている。
【００７６】次に、図４１に示した半導体装置の製造方
法について説明する。まず、図４２に示すように、半導
体基板４上にシリコン酸化膜からなる層間絶縁膜６を５
０００Å程度の厚さに積層し、さらにタングステンシリ
サイド膜３１を１０００Å程度の厚さとなるように積層
する。さらに上層に層間絶縁膜３２となるシリコン酸化
膜を１０００Å程度の厚さに積層し、この表面にポジ型
レジスト膜３４ａを６０００Å程度の厚さとなるように
塗布し、図１に示したレティクル１を介して６０ｍｊ／
ｃｍ2の露光エネルギーのＫｒＦエキシマレーザー１１
ａを用いて照射し、ポジ型レジスト膜３４ａを選択的に
感光させる。
法について説明する。まず、図４２に示すように、半導
体基板４上にシリコン酸化膜からなる層間絶縁膜６を５
０００Å程度の厚さに積層し、さらにタングステンシリ
サイド膜３１を１０００Å程度の厚さとなるように積層
する。さらに上層に層間絶縁膜３２となるシリコン酸化
膜を１０００Å程度の厚さに積層し、この表面にポジ型
レジスト膜３４ａを６０００Å程度の厚さとなるように
塗布し、図１に示したレティクル１を介して６０ｍｊ／
ｃｍ2の露光エネルギーのＫｒＦエキシマレーザー１１
ａを用いて照射し、ポジ型レジスト膜３４ａを選択的に
感光させる。
【００７７】その後、図４３に示すように、ポジ型レジ
スト膜３４ａに対して現像処理を行い、感光した部分の
みを除去して開口部３４ｃ、３４ｄを形成し、これによ
ってレティクル１に描画されたレジストパターン３４ｂ
を得る。次に、図４４に示すように、レジストパターン
３４ｂをエッチングマスクとして層間絶縁膜３２に対し
て異方性エッチングを行い、レティクル１のコンタクト
ホールパターン２及び開口部３ｃに相当する部分の開口
部３４ｃ、３４ｄの底面をさらに掘り下げた形状とす
る。
スト膜３４ａに対して現像処理を行い、感光した部分の
みを除去して開口部３４ｃ、３４ｄを形成し、これによ
ってレティクル１に描画されたレジストパターン３４ｂ
を得る。次に、図４４に示すように、レジストパターン
３４ｂをエッチングマスクとして層間絶縁膜３２に対し
て異方性エッチングを行い、レティクル１のコンタクト
ホールパターン２及び開口部３ｃに相当する部分の開口
部３４ｃ、３４ｄの底面をさらに掘り下げた形状とす
る。
【００７８】その後、図４５に示すように、レジストパ
ターン３４ｂをエッチングマスクとしてタングステンシ
リサイド膜３１、層間絶縁膜６に対して順次異方性エッ
チングを行う。これによってタングステンシリサイド膜
３１は配線３１ａ、３１ｂにパターニングされ、開口部
３４ｃ、３４ｄの底面には半導体基板１が露出する。ま
た、この段階で開口部３４ｃはコンタクトホールとな
る。その後、レジストパターン３４ｂを酸素プラズマア
ッシンッグ等によって除去する。
ターン３４ｂをエッチングマスクとしてタングステンシ
リサイド膜３１、層間絶縁膜６に対して順次異方性エッ
チングを行う。これによってタングステンシリサイド膜
３１は配線３１ａ、３１ｂにパターニングされ、開口部
３４ｃ、３４ｄの底面には半導体基板１が露出する。ま
た、この段階で開口部３４ｃはコンタクトホールとな
る。その後、レジストパターン３４ｂを酸素プラズマア
ッシンッグ等によって除去する。
【００７９】次に、開口部３４ｃ以外の領域を覆うレジ
ストパターンを形成する等し、不純物イオン注入を行う
ことによって半導体基板４の表面に活性領域５を形成
し、その後、レジストパターンを除去する。この活性領
域５の形成は、別の工程において行っても問題ない。さ
らに図４６に示すように、タングステンシリサイド膜３
５ａのような導電物質を２０００Å程度の厚さとなるよ
うにスパッタリング法若しくはＣＶＤ法によって積層
し、開口部３４ｃ、３４ｄはこの導電物質によって埋設
される。
ストパターンを形成する等し、不純物イオン注入を行う
ことによって半導体基板４の表面に活性領域５を形成
し、その後、レジストパターンを除去する。この活性領
域５の形成は、別の工程において行っても問題ない。さ
らに図４６に示すように、タングステンシリサイド膜３
５ａのような導電物質を２０００Å程度の厚さとなるよ
うにスパッタリング法若しくはＣＶＤ法によって積層
し、開口部３４ｃ、３４ｄはこの導電物質によって埋設
される。
【００８０】次に、図４７に示すように、タングステン
シリサイド膜３５ａに対し、全面エッチバックを行い、
層間絶縁膜３２より上層に位置する部分を除去し、開口
部３４ｃ、３４ｄ内に埋設された部分の導電物質のみを
残す。ここで開口部３４ｃ内にはタングステンシリサイ
ド膜３５ｂが埋設され、開口部３４ｃ内にはタングステ
ンシリサイド膜３５ｃが埋設された状態となる。
シリサイド膜３５ａに対し、全面エッチバックを行い、
層間絶縁膜３２より上層に位置する部分を除去し、開口
部３４ｃ、３４ｄ内に埋設された部分の導電物質のみを
残す。ここで開口部３４ｃ内にはタングステンシリサイ
ド膜３５ｂが埋設され、開口部３４ｃ内にはタングステ
ンシリサイド膜３５ｃが埋設された状態となる。
【００８１】その後、図４８に示すように、ポジ型レジ
スト膜３６ａを塗布し、図４２に示す工程において用い
たレティクル１と同一のレティクル１を介し、露光エネ
ルギーが３５ｍｊ／ｃｍ2のＫｒＦエキシマレーザー１
１ｂを照射し、ポジ型レジスト膜３６ａに対し、露光を
行う。この露光では、レティクル１に形成されたコンタ
クトホールパターン２は露光光強度不足のため解像せ
ず、開口部３ｃに相当する部分のみが解像される。
スト膜３６ａを塗布し、図４２に示す工程において用い
たレティクル１と同一のレティクル１を介し、露光エネ
ルギーが３５ｍｊ／ｃｍ2のＫｒＦエキシマレーザー１
１ｂを照射し、ポジ型レジスト膜３６ａに対し、露光を
行う。この露光では、レティクル１に形成されたコンタ
クトホールパターン２は露光光強度不足のため解像せ
ず、開口部３ｃに相当する部分のみが解像される。
【００８２】次に、図４９に示すように、現像処理を行
い、ポジ型レジスト膜３６ａのうちの感光した部分のみ
を除去し、タングステンシリサイド膜３５ｃ上に開口部
３６ｃを形成し、レジストパターン３６ｂを得る。次
に、図５０に示すように、レジストパターン３６ｂをエ
ッチングマスクとして異方性エッチングを行い、図４６
の段階で積層したタングステンシリサイド膜３５ａのう
ち、コンタクト７とならない部分を除去し、開口部３６
ｃをより掘り下げて半導体基板４の表面を露出させる。
その後レジストパターン３６ｂは除去する。
い、ポジ型レジスト膜３６ａのうちの感光した部分のみ
を除去し、タングステンシリサイド膜３５ｃ上に開口部
３６ｃを形成し、レジストパターン３６ｂを得る。次
に、図５０に示すように、レジストパターン３６ｂをエ
ッチングマスクとして異方性エッチングを行い、図４６
の段階で積層したタングステンシリサイド膜３５ａのう
ち、コンタクト７とならない部分を除去し、開口部３６
ｃをより掘り下げて半導体基板４の表面を露出させる。
その後レジストパターン３６ｂは除去する。
【００８３】その後、シリコン酸化膜をスパッタリング
法若しくはＣＶＤ法等によって４０００Å程度の厚さと
なるように積層し、このとき開口部３６ｃ内にこの絶縁
膜を埋設することで、図４１に示すような断面構造の半
導体装置を形成することが可能である。
法若しくはＣＶＤ法等によって４０００Å程度の厚さと
なるように積層し、このとき開口部３６ｃ内にこの絶縁
膜を埋設することで、図４１に示すような断面構造の半
導体装置を形成することが可能である。
【００８４】このように同一のレティクル１を用いて露
光エネルギーを変化させることで何通りかの異なるレジ
ストパターンの形成が可能である。また、実質的に配
線、コンタクトホールのパターニングに大きく影響を与
えるのはレティクル１のみであり、同一のレティクルを
用いて露光を行うために、マスク製造誤差による重ね合
わせ誤差の発生を抑制することが可能である。さらに、
半導体装置の製造に必要となるレティクルの枚数をより
少なくすることが可能であり、より製造コストを低減で
きるという特徴がある。
光エネルギーを変化させることで何通りかの異なるレジ
ストパターンの形成が可能である。また、実質的に配
線、コンタクトホールのパターニングに大きく影響を与
えるのはレティクル１のみであり、同一のレティクルを
用いて露光を行うために、マスク製造誤差による重ね合
わせ誤差の発生を抑制することが可能である。さらに、
半導体装置の製造に必要となるレティクルの枚数をより
少なくすることが可能であり、より製造コストを低減で
きるという特徴がある。
【００８５】実施の形態５．次にこの発明の実施の形態
５について説明する。図５１はこの実施の形態５によっ
て得る半導体装置の断面図であり、半導体基板４上に絶
縁膜６を介して互いに離間して配線３１ａ、３１ｂが形
成されており、配線３１ａの上部の突起した部分はスル
ーホール部３７である。また配線３１ａ、３１ｂの上面
にはスルーホール部３７を埋設する高さまで絶縁膜３２
が積層された状態となっている。このような構造の半導
体装置では、さらに製造が進んだ段階においては、スル
ーホール部３７に電気的に接続する上層配線が形成され
るが、ここではその説明については省略する。
５について説明する。図５１はこの実施の形態５によっ
て得る半導体装置の断面図であり、半導体基板４上に絶
縁膜６を介して互いに離間して配線３１ａ、３１ｂが形
成されており、配線３１ａの上部の突起した部分はスル
ーホール部３７である。また配線３１ａ、３１ｂの上面
にはスルーホール部３７を埋設する高さまで絶縁膜３２
が積層された状態となっている。このような構造の半導
体装置では、さらに製造が進んだ段階においては、スル
ーホール部３７に電気的に接続する上層配線が形成され
るが、ここではその説明については省略する。
【００８６】次に、図５１に示す断面構造の半導体装置
の製造方法について説明する。まず、実施の形態４の図
４２〜図４４に示した場合と同様に、処理を行い、半導
体基板４上に絶縁膜６、タングステンシリサイド膜３
１、層間絶縁膜３２を順次積層し、さらにレティクル１
の遮光部分に相当するレジストパターン３４ｂをエッチ
ングマスクとして層間絶縁膜３２に対して異方性エッチ
ングを行い、レジストパターン３４ｂと同じ形状にパタ
ーニングする。
の製造方法について説明する。まず、実施の形態４の図
４２〜図４４に示した場合と同様に、処理を行い、半導
体基板４上に絶縁膜６、タングステンシリサイド膜３
１、層間絶縁膜３２を順次積層し、さらにレティクル１
の遮光部分に相当するレジストパターン３４ｂをエッチ
ングマスクとして層間絶縁膜３２に対して異方性エッチ
ングを行い、レジストパターン３４ｂと同じ形状にパタ
ーニングする。
【００８７】次に、図５２に示すように、レジストパタ
ーン３４ｂを除去し、パターニングされた層間絶縁膜３
２をエッチングマスクとしてタングステンシリコン膜３
１に対して異方性エッチングを行い、開口部３４ｃ、３
４ｄをより深く掘り下げ、配線３１ａ、３１ｂをパター
ニングする。
ーン３４ｂを除去し、パターニングされた層間絶縁膜３
２をエッチングマスクとしてタングステンシリコン膜３
１に対して異方性エッチングを行い、開口部３４ｃ、３
４ｄをより深く掘り下げ、配線３１ａ、３１ｂをパター
ニングする。
【００８８】その後、図５３に示すように、タングステ
ンシリサイド膜３７ａをスパッタリング法若しくはＣＶ
Ｄ法によって２０００Å程度の厚さとなるように積層す
る。続いて、図５４に示すように、全面エッチバックを
行いタングステンシリサイド膜３７ａの上部をエッチン
グ除去し、層間絶縁膜３２を表出させ、タングステンシ
リサイド膜３７ａのうち、開口部３４ｃ、３４ｄが形成
されていた部分にタングステンシリサイド膜３７ｂ、３
７ｃが埋設された状態とする。
ンシリサイド膜３７ａをスパッタリング法若しくはＣＶ
Ｄ法によって２０００Å程度の厚さとなるように積層す
る。続いて、図５４に示すように、全面エッチバックを
行いタングステンシリサイド膜３７ａの上部をエッチン
グ除去し、層間絶縁膜３２を表出させ、タングステンシ
リサイド膜３７ａのうち、開口部３４ｃ、３４ｄが形成
されていた部分にタングステンシリサイド膜３７ｂ、３
７ｃが埋設された状態とする。
【００８９】次に、図５５に示すように、ポジ型レジス
ト膜３８ａを塗布形成し、先の工程において用いたもの
と同一のレティクル１を介して露光エネルギー３５ｍｊ
／ｃｍ2のＫｒＦエキシマレーザー１１ｂを用いて露光
を行う。この露光強度では比較的パターン面積の小さい
コンタクトホールパターン２についてはその部分に対応
するレジストを感光させるには不十分であり、レティク
ル１中の開口部３ｃに対応する部分のレジストの感光が
なされるだけである。
ト膜３８ａを塗布形成し、先の工程において用いたもの
と同一のレティクル１を介して露光エネルギー３５ｍｊ
／ｃｍ2のＫｒＦエキシマレーザー１１ｂを用いて露光
を行う。この露光強度では比較的パターン面積の小さい
コンタクトホールパターン２についてはその部分に対応
するレジストを感光させるには不十分であり、レティク
ル１中の開口部３ｃに対応する部分のレジストの感光が
なされるだけである。
【００９０】その後、図５６に示すように、現像処理を
行い、感光した部分のポジ型レジスト膜３８ａを除去し
て開口部３８ｃを形成し、レジストパターン３８ｂを得
る。次に、図５７に示すように、レジストパターン３８
ｂをエッチングマスクとして、タングステンシリサイド
膜３７ｃに対して異方性エッチングを行い、これを除去
し、開口部３８ｃをさらに掘り下げる。これによって配
線３１ａ、３１ｂは互いに離間された状態となる。図５
１においては配線３１ａはタングステンシリサイド膜３
７ｂを含み、タングステンシリサイド膜３７ｂ上部をス
ルーホール部３７として表している。その後、レジスト
パターン３８ｂを除去することで図５１に示すような構
造の半導体装置の形成が可能となる。
行い、感光した部分のポジ型レジスト膜３８ａを除去し
て開口部３８ｃを形成し、レジストパターン３８ｂを得
る。次に、図５７に示すように、レジストパターン３８
ｂをエッチングマスクとして、タングステンシリサイド
膜３７ｃに対して異方性エッチングを行い、これを除去
し、開口部３８ｃをさらに掘り下げる。これによって配
線３１ａ、３１ｂは互いに離間された状態となる。図５
１においては配線３１ａはタングステンシリサイド膜３
７ｂを含み、タングステンシリサイド膜３７ｂ上部をス
ルーホール部３７として表している。その後、レジスト
パターン３８ｂを除去することで図５１に示すような構
造の半導体装置の形成が可能となる。
【００９１】上記のような半導体装置の製造方法では配
線３１ａ、３１ｂ、スルーホール部３７のパターニング
を一枚のレティクル１を用いて行うことが可能であり、
一種類のパターンにつき一枚のレティクルを使用する必
要が無いため、マスクの製造誤差による重ね合わせ精度
を向上させることが可能であり、さらにレティクルの枚
数を従来よりも少なくできるために製造コストの低減が
可能になるという効果がある。
線３１ａ、３１ｂ、スルーホール部３７のパターニング
を一枚のレティクル１を用いて行うことが可能であり、
一種類のパターンにつき一枚のレティクルを使用する必
要が無いため、マスクの製造誤差による重ね合わせ精度
を向上させることが可能であり、さらにレティクルの枚
数を従来よりも少なくできるために製造コストの低減が
可能になるという効果がある。
【００９２】実施の形態６．既に説明した実施の形態１
〜５においてはコンタクトホール（若しくはスルーホー
ル部ともなる）パターンと配線パターンの２種類のパタ
ーンが一枚のレティクルに描画されたものについて、又
は上層下層配線とコンタクトホールパターンが一枚のレ
ティクルに描画されたものについて説明したが、それ以
外のパターンが形成されたレティクルを半導体装置の製
造に用いることが可能である。
〜５においてはコンタクトホール（若しくはスルーホー
ル部ともなる）パターンと配線パターンの２種類のパタ
ーンが一枚のレティクルに描画されたものについて、又
は上層下層配線とコンタクトホールパターンが一枚のレ
ティクルに描画されたものについて説明したが、それ以
外のパターンが形成されたレティクルを半導体装置の製
造に用いることが可能である。
【００９３】複数のパターンが一枚のレティクルに形成
される例として、配線パターン、メモリセル内に形成す
るホールパターン、メモリセル外に形成するホールパタ
ーンの３種類のパターンの組み合わせがあり、さらに具
体的にはＤＲＡＭのメモリセルを構成するキャパシタの
ストレージノードと、ストレージノードコンタクトをそ
の内部に埋設するコンタクトホールと、メモリセル外に
形成するアルミ配線コンタクトをその内部に埋設するコ
ンタクトホールが挙げられる。
される例として、配線パターン、メモリセル内に形成す
るホールパターン、メモリセル外に形成するホールパタ
ーンの３種類のパターンの組み合わせがあり、さらに具
体的にはＤＲＡＭのメモリセルを構成するキャパシタの
ストレージノードと、ストレージノードコンタクトをそ
の内部に埋設するコンタクトホールと、メモリセル外に
形成するアルミ配線コンタクトをその内部に埋設するコ
ンタクトホールが挙げられる。
【００９４】例えば、メモリセル内のホールパターンの
みを形成する場合には、実施の形態２の図１３〜図１５
に示した要領で窒化膜パターン１４ｂに相当するストッ
パ膜をメモリセル外の領域に形成し、メモリセル内のみ
がエッチング（パターニング）対象領域となるようにす
る。その後、レジスト膜の塗布を行い、３種類のパター
ンが形成されたレティクルを用いて写真製版を行うこと
で、レティクルに形成された全てのパターンに対応する
形状のレジストパターンを形成する。その後、形成され
たレジストパターンを用いてエッチングを行う際、スト
ッパ膜を形成した領域ではエッチングを防止できるた
め、エッチング対象領域上のみに形成されたレジストパ
ターンをエッチングマスクとしてパターニングを行うこ
とが可能となる。
みを形成する場合には、実施の形態２の図１３〜図１５
に示した要領で窒化膜パターン１４ｂに相当するストッ
パ膜をメモリセル外の領域に形成し、メモリセル内のみ
がエッチング（パターニング）対象領域となるようにす
る。その後、レジスト膜の塗布を行い、３種類のパター
ンが形成されたレティクルを用いて写真製版を行うこと
で、レティクルに形成された全てのパターンに対応する
形状のレジストパターンを形成する。その後、形成され
たレジストパターンを用いてエッチングを行う際、スト
ッパ膜を形成した領域ではエッチングを防止できるた
め、エッチング対象領域上のみに形成されたレジストパ
ターンをエッチングマスクとしてパターニングを行うこ
とが可能となる。
【００９５】レジストパターンを形成した段階におい
て、レティクルのメモリセル領域に対応する領域内に配
線パターンが形成されていた場合、このマスクパターン
に対応するパターンも同時にパターニングされる。しか
し、既に説明した実施の形態１において説明した方法に
従って不要にパターニングされた部分（ここでは配線パ
ターンを指す）を選択的に除去するか、又は不要な開口
部であれば絶縁物質で埋設する等して、必要とするメモ
リセル内のホールパターンのみを得ることが可能とな
る。
て、レティクルのメモリセル領域に対応する領域内に配
線パターンが形成されていた場合、このマスクパターン
に対応するパターンも同時にパターニングされる。しか
し、既に説明した実施の形態１において説明した方法に
従って不要にパターニングされた部分（ここでは配線パ
ターンを指す）を選択的に除去するか、又は不要な開口
部であれば絶縁物質で埋設する等して、必要とするメモ
リセル内のホールパターンのみを得ることが可能とな
る。
【００９６】上記のような要領で、多くのマスクパター
ンを同一レティクル内に形成した場合、このレティクル
を複数回用いることが可能となるため重ね合わせ精度が
向上する。反面、不必要なレジストパターンが形成され
る場合もあるが、製造段階に応じて被エッチング膜上の
パターニングを必要としない領域上には選択的にストッ
パ膜を形成するなどして不必要なエッチングを防止する
方法を採ることでこの問題を解決することが可能とな
る。
ンを同一レティクル内に形成した場合、このレティクル
を複数回用いることが可能となるため重ね合わせ精度が
向上する。反面、不必要なレジストパターンが形成され
る場合もあるが、製造段階に応じて被エッチング膜上の
パターニングを必要としない領域上には選択的にストッ
パ膜を形成するなどして不必要なエッチングを防止する
方法を採ることでこの問題を解決することが可能とな
る。
【００９７】このように、ストッパ膜を選択的に配置
し、パターニング領域と非パターニング領域とに分ける
方法を採ることで、多くの種類のパターンを一枚のレテ
ィクル内に形成して用いる場合においても、形成しよう
とするパターンのみの加工が可能となる。よって、一枚
のレティクルを複数回の写真製版工程に用いることがで
き、レティクル製造誤差による重ね合わせのズレを抑制
することが可能となるという効果がある。
し、パターニング領域と非パターニング領域とに分ける
方法を採ることで、多くの種類のパターンを一枚のレテ
ィクル内に形成して用いる場合においても、形成しよう
とするパターンのみの加工が可能となる。よって、一枚
のレティクルを複数回の写真製版工程に用いることがで
き、レティクル製造誤差による重ね合わせのズレを抑制
することが可能となるという効果がある。
【００９８】
【発明の効果】この発明の半導体装置の製造方法によれ
ば、複数の異なるパターンが形成されている一枚のレテ
ィクルを複数回用いて半導体装置の製造を行うため、レ
ティクル（フォトマスク）製造誤差による重ね合わせ精
度の向上が可能となるという効果がある。
ば、複数の異なるパターンが形成されている一枚のレテ
ィクルを複数回用いて半導体装置の製造を行うため、レ
ティクル（フォトマスク）製造誤差による重ね合わせ精
度の向上が可能となるという効果がある。
【００９９】また、この発明の半導体装置の製造方法に
よれば、複数の異なるパターンが形成されている一枚の
レティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果があり、半導体装置の製造に用い
るレティクルの枚数を少なくできるため、製造コストの
低減が可能になるという効果がある。
よれば、複数の異なるパターンが形成されている一枚の
レティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果があり、半導体装置の製造に用い
るレティクルの枚数を少なくできるため、製造コストの
低減が可能になるという効果がある。
【０１００】さらに、この発明の半導体装置の製造方法
によれば、複数の異なるパターンが形成されている一枚
のレティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果がある。
によれば、複数の異なるパターンが形成されている一枚
のレティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果がある。
【０１０１】また、この発明の半導体装置の製造方法に
よれば、複数の異なるパターンが形成されている一枚の
レティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果があり、さらに、写真製版に用い
るレジストの種類を選ぶことにより、例えばレティクル
の遮光部と開口部をいずれも配線パターンとして活用す
ることが可能となる。
よれば、複数の異なるパターンが形成されている一枚の
レティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果があり、さらに、写真製版に用い
るレジストの種類を選ぶことにより、例えばレティクル
の遮光部と開口部をいずれも配線パターンとして活用す
ることが可能となる。
【０１０２】さらに、この発明の半導体装置の製造方法
によれば、複数の異なるパターンが形成されている一枚
のレティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果がある。
によれば、複数の異なるパターンが形成されている一枚
のレティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果がある。
【０１０３】また、この発明の半導体装置の製造方法に
よれば、複数の異なるパターンが形成されている一枚の
レティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果がある。
よれば、複数の異なるパターンが形成されている一枚の
レティクルを複数回用いて半導体装置の製造を行うた
め、レティクル製造誤差による重ね合わせ精度の向上が
可能となるという効果がある。
【０１０４】
【０１０５】また、この発明の半導体装置の製造方法に
よれば、第一の開口パターンとしてホールパターンを、
第二の開口パターンとして配線パターンを同一レティク
ル内に形成し、このレティクルを用いて半導体装置の製
造を行うことで、例えばホールパターン形成後、この内
部に導電物質を埋設させてコンタクトを形成し、このコ
ンタクトの上面に電気的に接する状態の配線を、配線パ
ターンを反映させることで形成する際、コンタクトと配
線パターンのレティクル製造誤差による重ね合わせズレ
に起因するパターンズレの発生を抑制し、精度の高い半
導体装置を得ることが可能となる。
よれば、第一の開口パターンとしてホールパターンを、
第二の開口パターンとして配線パターンを同一レティク
ル内に形成し、このレティクルを用いて半導体装置の製
造を行うことで、例えばホールパターン形成後、この内
部に導電物質を埋設させてコンタクトを形成し、このコ
ンタクトの上面に電気的に接する状態の配線を、配線パ
ターンを反映させることで形成する際、コンタクトと配
線パターンのレティクル製造誤差による重ね合わせズレ
に起因するパターンズレの発生を抑制し、精度の高い半
導体装置を得ることが可能となる。
【０１０６】さらに、この発明の半導体装置の製造方法
によれば、選択的にストッパ膜を形成することで、加工
領域を決め、所望の領域に対してのパターニングを行う
方法をとっているため、より多くの種類のパターンが形
成された一枚のレティクルを複数回用いて写真製版を行
うことが可能であり、このため、レティクル製造誤差に
よる重ね合わせ精度の向上が可能となるという効果があ
る。
によれば、選択的にストッパ膜を形成することで、加工
領域を決め、所望の領域に対してのパターニングを行う
方法をとっているため、より多くの種類のパターンが形
成された一枚のレティクルを複数回用いて写真製版を行
うことが可能であり、このため、レティクル製造誤差に
よる重ね合わせ精度の向上が可能となるという効果があ
る。
【図１】 この発明の半導体装置の製造に用いるレティ
クルの平面図である。
クルの平面図である。
【図２】 この発明による実施の形態１の半導体装置の
断面図である。
断面図である。
【図３】 この発明の実施の形態１の半導体装置の製造
工程図である。
工程図である。
【図４】 この発明の実施の形態１の半導体装置の製造
工程図である。
工程図である。
【図５】 この発明の実施の形態１の半導体装置の製造
工程図である。
工程図である。
【図６】 この発明の実施の形態１の半導体装置の製造
工程図である。
工程図である。
【図７】 この発明の実施の形態１の半導体装置の製造
工程図である。
工程図である。
【図８】 この発明の実施の形態１の半導体装置の製造
工程図である。
工程図である。
【図９】 この発明の実施の形態１の半導体装置の製造
工程図である。
工程図である。
【図１０】 この発明の実施の形態１の半導体装置の製
造工程図である。
造工程図である。
【図１１】 この発明の実施の形態１の半導体装置の製
造工程図である。
造工程図である。
【図１２】 この発明による実施の形態２の半導体装置
の断面図である。
の断面図である。
【図１３】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図１４】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図１５】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図１６】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図１７】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図１８】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図１９】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図２０】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図２１】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図２２】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図２３】 この発明の実施の形態２の半導体装置の製
造工程図である。
造工程図である。
【図２４】 この発明による実施の形態３の半導体装置
の断面図である。
の断面図である。
【図２５】 この発明の半導体装置の製造に用いるレテ
ィクルの平面図である。
ィクルの平面図である。
【図２６】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図２７】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図２８】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図２９】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３０】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３１】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３２】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３３】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３４】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３５】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３６】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３７】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３８】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図３９】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図４０】 この発明の実施の形態３の半導体装置の製
造工程図である。
造工程図である。
【図４１】 この発明による実施の形態４の半導体装置
の断面図である。
の断面図である。
【図４２】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図４３】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図４４】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図４５】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図４６】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図４７】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図４８】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図４９】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図５０】 この発明の実施の形態４の半導体装置の製
造工程図である。
造工程図である。
【図５１】 この発明による実施の形態５の半導体装置
の断面図である。
の断面図である。
【図５２】 この発明の実施の形態５の半導体装置の製
造工程図である。
造工程図である。
【図５３】 この発明の実施の形態５の半導体装置の製
造工程図である。
造工程図である。
【図５４】 この発明の実施の形態５の半導体装置の製
造工程図である。
造工程図である。
【図５５】 この発明の実施の形態５の半導体装置の製
造工程図である。
造工程図である。
【図５６】 この発明の実施の形態５の半導体装置の製
造工程図である。
造工程図である。
【図５７】 この発明の実施の形態５の半導体装置の製
造工程図である。
造工程図である。
【図５８】 従来の技術の半導体装置の製造に用いるレ
ティクルを示す図である。
ティクルを示す図である。
【図５９】 従来の技術による半導体装置の断面図であ
る。
る。
【図６０】 従来の技術による半導体装置の製造工程図
である。
である。
【図６１】 従来の技術による半導体装置の製造工程図
である。
である。
【図６２】 従来の技術による半導体装置の製造工程図
である。
である。
【図６３】 従来の技術による半導体装置の製造工程図
である。
である。
【図６４】 従来の技術による半導体装置の製造工程図
である。
である。
【図６５】 従来の技術による半導体装置の製造工程図
である。
である。
【図６６】 従来の技術による半導体装置の製造工程図
である。
である。
【図６７】 従来の技術による半導体装置の製造工程図
である。
である。
【図６８】 従来の技術による半導体装置の断面図。
【図６９】 従来の技術による半導体装置の断面図。
１、２３．レティクル
２、２４、２４ａ．コンタクトホールパターン
３ａ、３ｂ、２５ａ．配線パターン
３ｃ、１０ｃ、２８ｃ．開口部
４．半導体基板
５．活性領域
６．絶縁膜
７．コンタクト
８．金属配線材料
８ａ、８ｂ、２１、３１ａ、３１ｂ．配線
９．絶縁物質
１０ａ、１７ａ、１９ａ．ポジ型レジスト膜
１０ｂ、１３ｂ、１７ｂ、１９ｂ、２６ｂ、２８ｂ、２
９ｂ、３４ｂ、３６ｂ、３８ｂ．レジストパターン １１ａ、１１ｂ．ＫｒＦエキシマレーザー １２ａ、１８、３０ａ．コンタクトホール １２ｂ、１３ｃ、１９ｃ、２９ｃ、３０、３４ｃ、３４
ｄ、３６ｃ、３８ｃ．開口部 １３ａ、２６ａ、２８ａ、２９ａ、３４ａ、３６ａ、３
８ａ．ポジ型レジスト膜１４ａ、２７ａ．シリコン窒化
膜 １４ｂ、２７ｂ．窒化膜パターン １５、１５ａ．第二のレティクル １６．露光光 ２０．シリコン酸化膜 ２１．ポリシリコン膜 ２２、３２、３３．層間絶縁膜 ２５ｂ．遮光部 ３１、３５ａ、３５ｂ、３５ｃ、３７ａ、３７ｂ、３７
ｃ．タングステンシリサイド膜 ３７．スルーホール部
９ｂ、３４ｂ、３６ｂ、３８ｂ．レジストパターン １１ａ、１１ｂ．ＫｒＦエキシマレーザー １２ａ、１８、３０ａ．コンタクトホール １２ｂ、１３ｃ、１９ｃ、２９ｃ、３０、３４ｃ、３４
ｄ、３６ｃ、３８ｃ．開口部 １３ａ、２６ａ、２８ａ、２９ａ、３４ａ、３６ａ、３
８ａ．ポジ型レジスト膜１４ａ、２７ａ．シリコン窒化
膜 １４ｂ、２７ｂ．窒化膜パターン １５、１５ａ．第二のレティクル １６．露光光 ２０．シリコン酸化膜 ２１．ポリシリコン膜 ２２、３２、３３．層間絶縁膜 ２５ｂ．遮光部 ３１、３５ａ、３５ｂ、３５ｃ、３７ａ、３７ｂ、３７
ｃ．タングステンシリサイド膜 ３７．スルーホール部
Claims (9)
- 【請求項１】 少なくとも第一の開口パターンと上記第
一の開口パターンよりも大きな面積を占める第二の開口
パターンが形成されたフォトマスクを介して被エッチン
グ基板上に塗布されたレジスト膜に対して露光光を照射
し、上記レジスト膜を露光する工程、上記レジスト膜に
対して現像処理を行い、レジストパターンを得る工程、
上記レジストパターンをエッチングマスクとして上記被
エッチング基板に対してエッチングを行い、所定のパタ
ーンを得る工程、上記レジストパターンを除去する工程
を含み、上記露光光が第一の露光強度である場合、得ら
れる上記所定のパターンは上記第一の開口パターンに対
応するパターンと上記第二の開口パターンに対応するパ
ターンであり、上記露光光が第二の露光強度である場
合、得られる上記所定のパターンは上記第二の開口パタ
ーンに対応するパターンのみであることを特徴とする半
導体装置の製造方法。 - 【請求項２】 少なくとも第一の開口パターンと上記第
一の開口パターンよりも大きな面積を占める第二の開口
パターンが形成されたフォトマスクを介し、第一の露光
強度の露光光を照射し、層間絶縁膜を介して半導体基板
上に塗布された第一のポジ型レジスト膜に対して露光を
行う工程、上記第一のポジ型レジスト膜に対して現像処
理を行い、上記第一の開口パターンに対応する第一の開
口部と上記第二の開口パターンに対応する第二の開口部
が形成された第一のレジストパターンを得、上記第一の
レジストパターンをエッチングマスクとして上記層間絶
縁膜に対して第一の異方性エッチングを行い、少なくと
も上記第一の開口パターンに対応する第一の開口部と上
記第二の開口パターンに対応する第二の開口部の底面を
掘り下げ、上記半導体基板を一部表出させる工程、上記
第一のポジ型レジスト膜を除去する工程、上記層間絶縁
膜上に所定の膜厚の導電物質を積層するとともに少なく
とも上記第一の開口部内に上記導電物質を埋設し、コン
タクトを形成する工程、上記導電物質上に積層した第二
のポジ型レジスト膜に対して上記フォトマスクを介して
第二の露光強度の露光光を照射し、露光を行う工程、上
記第二のポジ型レジスト膜に対して現像処理を行い上記
第二の開口パターンのみに対応する第二の開口部が形成
された第二のレジストパターンを得、上記第二のレジス
トパターンをエッチングマスクとして異方性エッチング
を行い、上記層間絶縁膜内に形成された上記第二の開口
部上及びその内部に位置する上記導電物質を除去する工
程、上記第二のレジストパターンを除去する工程を含
み、最終的に得られる上記層間絶縁膜上の上記導電物質
は、配線を構成することを特徴とする半導体装置の製造
方法。 - 【請求項３】 半導体基板上に層間絶縁膜、所定の開口
部を有するストッパ膜、第一のポジ型レジスト膜を順次
積層する工程、上記第一のポジ型レジスト膜に対し、少
なくとも第一の開口パターンと上記第一の開口パターン
よりも大きな面積を占める第二の開口パターンが形成さ
れたフォトマスクを介し、第一の露光強度の露光光を照
射し、上記第一のポジ型レジスト膜に対して露光を行う
工程、上記第一のポジ型レジスト膜に対し、現像処理を
行い、上記第一の開口パターンに対応し、上記所定の開
口部上に位置する第一の開口部と、上記第二の開口パタ
ーンに対応し、上記ストッパ膜上に位置する第二の開口
部が形成された第一のレジストパターンを形成する工
程、上記第一のレジストパターンと上記ストッパ膜をエ
ッチングマスクとし、上記層間絶縁膜に対して異方性エ
ッチングを行うことで、上記第一の開口部の底面を掘り
下げ、上記第一の開口パターンに対応するパターンを上
記層間絶縁膜内に形成して上記半導体基板を一部露出さ
せる工程、上記第一のレジストパターン及び上記ストッ
パ膜を除去し、上記層間絶縁膜の表面を露出させる工
程、上記層間絶縁膜上に導電物質を所定の膜厚となるよ
うに積層するとともに、上記第一の開口部内に上記導電
物質を埋設することでコンタクトを形成する工程、上記
導電物質上に第二のポジ型レジスト膜を塗布し、上記フ
ォトマスクを介して第二の露光強度の露光光を照射し、
上記第二のポジ型レジスト膜に対して露光を行う工程、
上記第二のポジ型レジスト膜に対し、現像処理を行い、
上記第二の開口パターンのみに対応する第二の開口部が
形成された第二のレジストパターンを得、上記第二のレ
ジストパターンをエッチングマスクとして上記導電物質
に対して異方性エッチングを行う工程、上記第二のレジ
ストパターンを除去する工程を含み、最終的に得られる
上記層間絶縁膜上の上記導電物質は、配線を構成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に第一の絶縁膜、第一の導
電膜、ネガ型レジスト膜を順次積層する工程、上記ネガ
型レジスト膜に対して少なくとも第一の開口パターンと
上記第一の開口パターンよりも大きな面積を占める第二
の開口パターンが形成されたフォトマスクを介して第二
の露光強度の露光光を照射し、露光を行う工程、上記ネ
ガ型レジスト膜に対して現像処理を行い、上記第二の開
口パターンに対応する部分のみが残された第一のレジス
トパターンを得る工程、上記第一のレジストパターンを
エッチングマスクとして上記第一の導電膜に対して異方
性エッチングを行い、下層配線を形成する工程、上記第
一のレジストパターンを除去する工程、上記第一の絶縁
膜上に第二の絶縁膜を所定の膜厚となるように積層し、
上記下層配線を上記第二の絶縁膜内に埋設する工程、上
記第二の絶縁膜上に所定の開口部を有するストッパ膜、
第一のポジ型レジスト膜を順次積層する工程、上記第一
のポジ型レジスト膜に対し、上記フォトマスクを介して
第一の露光強度の露光光を照射し、露光を行う工程、上
記第一のポジ型レジスト膜に対して現像処理を行い、上
記所定の開口部上に位置し、上記第一の開口パターンに
対応する第一の開口部と、上記第二の開口パターンに対
応する第二の開口部が形成された第二のレジストパター
ンを形成する工程、上記第二のレジストパターンをエッ
チングマスクとし、上記半導体基板及び上記ストッパ膜
をエッチングストッパとして異方性エッチングを行い、
上記第一の開口部を掘り下げて上記半導体基板を表出さ
せて上記第一の開口パターンに対応するコンタクトホー
ルを形成する工程、上記第二のレジストパターン及び上
記ストッパ膜を除去する工程、上記第二の絶縁膜上に第
二の導電膜を任意の膜厚に積層すると同時に上記コンタ
クトホール内に上記第二の導電膜を埋設し、コンタクト
を形成する工程、上記第二の導電膜上に第二のポジ型レ
ジスト膜を塗布し、上記フォトマスクを介して上記第二
のポジ型レジスト膜に対して上記第二の露光強度の露光
光を照射して、露光を行う工程、上記第二のポジ型レジ
スト膜に対して現像処理を行い、上記第二の開口パター
ンのみに対応する上記第二の開口部が形成された第三の
レジストパターンを得る工程、上記第三のレジストパタ
ーンをエッチングマスクとして上記第二の導電膜に対し
て異方性エッチングを行う工程、上記第三のレジストパ
ターンを除去する工程を含み、最終的に得られる第二の
導電膜は、配線を構成することを特徴とする半導体装置
の製造方法。 - 【請求項５】 半導体基板上に第一の絶縁膜、第一の導
電膜、第二の絶縁膜、第一のポジ型レジスト膜を順次積
層する工程、少なくとも第一の開口パターンと上記第一
の開口パターンよりも大きな面積を占める第二の開口パ
ターンが形成されたフォトマスクを介して第一の露光強
度の露光光を照射し、第一のポジ型レジスト膜を露光す
る工程、上記ポジ型レジスト膜に対し現像処理を行い、
上記第一の開口パターンに対応する第一の開口部と上記
第二の開口パターンに対応する第二の開口部が形成され
た第一のレジストパターンを形成する工程、上記第一の
レジストパターンをエッチングマスクとして上記第二の
絶縁膜に対して異方性エッチングを行い、上記第二の絶
縁膜を上記第一のレジストパターンの形状にパターニン
グし、上記第一、第二の開口部を掘り下げる工程、上記
第一のレジストパターンを除去する工程、上記第二の絶
縁膜をエッチングマスクとして上記第一の導電膜、上記
第一の絶縁膜に対して順次異方性エッチングを行い、上
記第一、第二の開口部を掘り下げ、上記半導体基板の一
部を露出させる工程、上記第二の絶縁膜上に所定の膜厚
の第二の導電膜を積層し、同時に少なくとも上記第一の
開口部内に上記第二の導電膜を埋設させることでコンタ
クトを形成する工程、上記第二の絶縁膜上に積層された
第二の導電膜をエッチング除去し、第二のポジ型レジス
ト膜を積層する工程、上記第二のポジ型レジスト膜に対
して上記フォトマスクを介して第二の露光強度の露光光
を照射し露光を行う工程、上記第二のポジ型レジスト膜
に対して現像処理を行い上記第二の開口パターンのみに
対応する第二の開口部が形成された第二のレジストパタ
ーンを得る工程、上記第二のレジストパターンをエッチ
ングマスクとし、上記半導体基板をエッチングストッパ
として、前記第二の導電膜に対して異方性エッチングを
行う工程、上記第二のレジストパターンを除去する工程
を含み、最終的に得られる上記第一の導電膜は配線を構
成することを特徴とする半導体装置の製造方法。 - 【請求項６】 所定の基板上に第一の絶縁膜、第一の導
電膜、第二の絶縁膜、第一のポジ型レジスト膜を順次積
層する工程、少なくとも第一の開口パターンと上記第一
の開口パターンよりも大きな面積を占める第二の開口パ
ターンが形成されたフォトマスクを介して第一の露光強
度の露光光を照射し、第一のポジ型レジスト膜を露光す
る工程、上記ポジ型レジスト膜に対し現像処理を行い、
上記第一の開口パターンに対応する第一の開口部と上記
第二の開口パターンに対応する第二の開口部が形成され
た第一のレジストパターンを形成する工程、上記第一の
レジストパターンをエッチングマスクとして上記第二の
絶縁膜に対して異方性エッチングを行い、上記第二の絶
縁膜を上記第一のレジストパターンの形状にパターニン
グし、上記第一、第二の開口部を掘り下げる工程、上記
第一のレジストパターンを除去する工程、上記第二の絶
縁膜をエッチングマスクとして上記第一の導電膜に対し
て異方性エッチングを行い、上記第一、第二の開口部を
掘り下げ、上記第一の導電膜をパターニングする工程、
上記第二の絶縁膜上に所定の膜厚の第二の導電膜を積層
し、同時に少なくとも上記第一の開口部内に上記第二の
導電膜を埋設してスルーホールを形成する工程、上記第
二の絶縁膜上に積層された上記第二の導電膜を除去し、
第二のポジ型レジスト膜を塗布する工程、上記第二のポ
ジ型レジスト膜に対して上記フォトマスクを介して第二
の露光強度の露光光を照射し露光を行う工程、上記第二
のポジ型レジスト膜に対して現像処理を行い、上記第二
の開口パターンのみに対応する第二の開口部が形成され
た第二のレジストパターンを得る工程、上記第二のレジ
ストパターンをエッチングマスクとし、上記第一の絶縁
膜をエッチングストッパとして、前記第二の導電膜に対
して異方性エッチングを行う工程、上記第二のレジスト
パターンを除去する工程を含み、最終的に得られる上記
第一の導電膜は配線を構成することを特徴とする半導体
装置の製造方法。 - 【請求項７】 第一の開口パターンはコンタクトホール
パターン若しくはスルーホールパターンを形成するため
のマスクパターンであり、第二の開口パターンは配線パ
ターン若しくは互いに隣接する配線パターン間隙に相当
するパターンを形成するためのマスクパターンであるこ
とを特徴とする請求項１〜６のいずれか一項記載の半導
体装置の製造方法。 - 【請求項８】 上記第一の開口パターンは半導体装置内
のメモリセル形成領域内に形成される第一のホールパタ
ーンと、上記メモリセル形成領域外に形成される第二の
ホールパターンを含み、上記第一の開口パターンのうち
の上記第一のホールパターンに対応する上記パターンの
形成を行う場合は、上記メモリセル形成領域外に位置す
る領域にストッパ膜を形成して上記メモリセル形成領域
外の領域にエッチングが及ばないようにし、上記第一の
開口パターンのうちの上記第二のホールパターンに対応
する上記パターンの形成を行う場合は、上記メモリセル
形成領域内の領域にストッパ膜を形成して上記メモリセ
ル形成領域内に位置する領域にエッチングが及ばないよ
うにすることを特徴とする請求項３記載の半導体装置の
製造方法。 - 【請求項９】 上記第一の開口パターンは半導体装置内
のメモリセル形成領域内に形成される第一のホールパタ
ーンと、上記メモリセル形成領域外に形成される第二の
ホールパターンを含み、上記第一の開口パターンのうち
の上記第一のホールパターンに対応する上記コンタクト
ホールの形成を行う場合は、上記メモリセル形成領域外
に位置する領域にストッパ膜を形成して上記メモリセル
形成領域外の領域にエッチングが及ばないようにし、上
記第一の開口パターンのうちの上記第二のホールパター
ンに対応する上記コンタクトホールの形成を行う場合
は、上記メモリセル形成領域内の領域にストッパ膜を形
成して上記メモリセル形成領域内に位置する領域にエッ
チングが及ばないようにすることを特徴とする請求項４
記載の半導体装置の製造方法。
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