JP5395738B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に係り、例えば、抵抗変化メモリに関する。
半導体装置としての半導体メモリは、様々な電子機器に搭載されている。近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase Change RAM)などの抵抗変化メモリが注目を集めている。
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、３次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能であるという点にある（例えば、特許文献１参照）。
抵抗変化メモリにおいて、クロスポイント型メモリセルアレイは、複数のセルユニットを含んでいる。セルユニットは、メモリ素子と非オーミック素子とから形成されている。クロスポイント型メモリセルアレイにおいて、このセルユニットが、２次元に配列されているとともに、基板表面に対して垂直方向に積層される。
このような積層構造を有する抵抗変化メモリは、ある配線レベルの配線とその配線とは異なる配線レベル（上層又は下層）の配線とを接続するためのコンタクト電極を有する（例えば、特許文献２参照）。そのクロスポイント型メモリセルアレイにおいて、コンタクト電極に接続されるコンタクト部は、配線の一部分に、設けられている。
抵抗変化メモリのような半導体装置において、コンタクト電極と配線（コンタクト部）の接続状態が悪くなると、それらの接触抵抗の増大や配線毎の電気的特性のばらつきが生じる。ここで、コンタクト電極及びコンタクト部を設けるためのスペースを、単に縮小すると、電気的特性のばらつきが大きくなる。
特表２００５−５２２０４５号公報 特開２００９−１３０１４０号公報
本実施形態は、コンタクト電極と配線とを安定して接続できる技術を提案する。
実施形態に関わる半導体装置は、基板と、平面形状がリング状の第１のコンタクト部を有する第１の配線と、前記第１の配線より下層に設けられる第２の配線と、前記第１のコンタクト部の前記リング状の部分を貫通して、前記第１の配線と前記第２の配線とを電気的に接続するコンタクト電極とを含み、前記基板上に設けられる配線領域と、を具備し、前記第１のコンタクト部は、前記第１の配線から前記第１の配線の延在方向に交差する方向に突出した第１の部分と、前記第１の部分が突出した側に対して反対側に突出し、前記第１の部分の線幅よりも広い線幅を有する第２の部分と、を含む。
本実施形態によれば、コンタクト電極と配線とを安定して接続できる。
本実施形態の半導体装置の一例の抵抗変化メモリを示す図。 クロスポイント型メモリセルアレイの構成例を示す図。 図２のメモリセルアレイのセルユニットの構成例を示す図。 セルユニットの一例を示す図。 メモリ素子と整流素子との接続関係を示す図。 第１及び第２制御回路のレイアウトを示す図。 第１及び第２制御回路のレイアウトを示す図。 第１及び第２制御回路のレイアウトを示す図。 メモリセルアレイ近傍のレイアウトを示す図。 本実施形態の半導体装置の配線及びコンタクトの基本例を示す平面図。 本実施形態の半導体装置の配線及びコンタクトの基本例を示す断面図。 本実施形態の半導体装置の配線及びコンタクトの構成を説明する図。 抵抗変化メモリの配線及びコンタクトの構造例を示す図。 抵抗変化メモリの配線及びコンタクトの構造例を示す図。 抵抗変化メモリの配線及びコンタクトの構造例を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の半導体装置の変形例を説明するための図。 本実施形態の半導体装置の変形例を説明するための図。 本実施形態の半導体装置の変形例を説明するための図。 本実施形態の半導体装置の変形例を説明するための図。 本実施形態の半導体装置の変形例を説明するための図。 本実施形態の半導体装置の変形例を説明するための図。
以下、図面を参照しながら、実施形態に係る半導体装置について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
本実施形態は、半導体装置として、例えば、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
［実施形態］
（１） 基本例
図１乃至図１０を用いて、本実施形態に係る半導体装置について、説明する。本実施形態において、半導体装置として、抵抗変化メモリを例に挙げて説明する。
図１は、抵抗変化メモリの主要部を示している。
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。
クロスポイント型メモリセルアレイ２の第１方向の一端に、第１制御回路３が配置され、第１方向に交差する第２方向の一端に、第２制御回路４が配置される。
第１制御回路３は、例えば、ロウアドレス信号に基づいて、クロスポイント型メモリセルアレイ２のロウを選択する。また、第２制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
第１及び第２制御回路３，４は、メモリセルアレイ２内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
ここで、本実施形態の抵抗変化メモリ１において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、１つのレベルを選択的に書き込めるようにすることによって、１つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。コントローラ５はチップ１内に配置されていてもよいし、チップ１とは別のチップ（ホスト装置）内に配置されていてもよい。
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路６は、そのデータをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
電位供給回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。電位供給回路１０は、例えば、パルスジェネレータ１０Ａを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス／電流パルスの電圧値／電流値及びパルス幅を制御する。
以下では、抵抗変化メモリ（チップ）を構成するクロスポイント型メモリセルアレイ２以外の回路のことを、周辺回路とよぶ。
図２は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
クロスポイント型メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。尚、基板１１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化メモリの周辺回路として形成されていてもよい。
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
図２は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
図２のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。第１及び第２の制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
また、基板１１上には、基板１１側から順に、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が、配置される。
基板１１側から奇数番目の配線、即ち、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
半導体基板１１側から偶数番目の配線、即ち、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第２方向に交差する第１方向に延びる。
これらの制御線は、ワード線又はビット線として用いられる。
最下層の第１番目のメモリセルアレイＭ１は、第１番目の制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ２は、第２番目の制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作において、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ３は、第３番目の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第４番目の制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作において、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ４は、第４番目の制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第５番目の制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作において、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
ここで、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）とが交差する箇所に、セルユニットＣＵ１が配置される。これと同様に、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）とが交差する箇所、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）とが交差する箇所、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）とが交差する箇所に、セルユニットＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ２は、第３方向に連続して積層される複数の制御線の交差する箇所に、セルユニットが配置されている。
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第１及び第２方向に延在する制御線はスタックされる２つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての制御線が、設けられる。
図３Ａは、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を示している。図３Ｂは、１つのセルユニットのより具体的な構造例を示している。
図３Ａにおいて、図２における２つのメモリセルアレイＭ１，Ｍ２内のセルユニットＣＵ１，ＣＵ２が示されている。この場合、図２における２つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
積層されたセルユニットＣＵ１，ＣＵ２は、１つの制御線Ｌ２（ｉ）を共有する。
セルユニットＣＵ１の電流経路の一端が、制御線Ｌ１（ｊ）に接続され、セルユニットＣＵ１の電流経路の他端が、制御線Ｌ２（ｉ）に接続される。セルユニットＣＵ２の電流経路の一端が制御線Ｌ２（ｉ）に接続され、セルユニットＣＵ２の電流経路の他端が制御線Ｌ３（ｊ）に接続される。
セルユニットＣＵ１，ＣＵ２のそれぞれは、メモリ素子と非オーミック素子とから構成される。メモリ素子と非オーミック素子は直列に接続されている。非オーミック素子には、例えば、整流素子が用いられている。
メモリ素子と非オーミック素子としての整流素子の接続関係については、様々なパターンが存在する。但し、１つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子との接続関係が同じであることが必要である。
図４は、メモリ素子と整流素子の接続関係を示している。
１つのセルユニットにおいて、メモリ素子と整流素子との接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。したがって、２つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。図４のａ〜ｐは、この１６通りの接続関係を表している。本実施形態は、これら１６通りの接続関係の全てに対して適用可能である。
図３Ｂは、図４のａに示されるセルユニットＣＵ１の構造例を示している。
図３Ｂの本実施形態のセルユニットＣＵ１において、メモリ素子２０は、非オーミック素子３０上にスタックされている。メモリ素子２０と非オーミック素子３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの制御線Ｌ２（ｉ），Ｌ３（ｊ）に挟まれている。但し、図３Ａに示されるセルユニットＣＵの構造は一例であって、図４に示されるセルユニットの接続関係に応じて、非オーミック素子３０が、メモリ素子２０上に積層されてもよい。
メモリ素子２０は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、与えられたエネルギーによって、結晶相の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの物性（インピーダンス）が変化する材料からなる素子のことである。
相変化（相転移）とは以下のものを含む。
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化（金属-超伝導体転移など）
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含む。
本実施形態において、可変抵抗素子は、主として、金属酸化物（例えば、２元系又は３元系金属酸化物など）、金属化合物、カルコゲナイド材（例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅなど）、有機物、カーボン、カーボンナノチューブなどから構成される。
尚、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子も、その素子を構成する２つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
メモリ素子２０の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
バイポーラ動作は、メモリ素子２０に印加される電圧の極性を変えることにより、メモリ素子２０の抵抗値を少なくとも第１値（第１レベル）と第２値（第２レベル）との間で可逆的に変化させる。バイポーラ動作は、例えば、スピン注入型ＭＲＡＭなどのように、書き込み時に、メモリ素子に対して双方向に電流が流れることが必要なメモリに採用される。
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間（パルス幅）又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆的に変化させる。
メモリ素子２０は、第３方向（積層方向）の一端及び他端に、電極層２５，２６を有する。メモリ素子２０の底部には、電極層２５が設けられ、メモリ素子２０の上部には、電極層２６が設けられる。電極層２５，２６は、例えば、メモリ素子の電極として用いられる。電極層２５，２６には、例えば、金属膜、金属化合物膜、導電性を有する半導体膜、又は、これら積層膜が用いられる。
本実施形態において、２つの電極層２５，２６に挟まれた部分を、抵抗変化膜２１とよぶ。抵抗変化膜２１は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜２１は、与えられたエネルギーによって、その膜自体が抵抗値又は結晶相が変化する性質を有する材料からなる。
これに対して、抵抗変化膜２１は、与えられたエネルギーによって、抵抗変化膜２１と電極層２５，２６との界面特性の変化が引き起こされて、抵抗値（又は結晶相）が変化する性質を有する材料からなる場合もある。この場合、メモリ素子２０の抵抗値が変化する性質は、抵抗変化膜２１に用いられる材料と電極層２５，２６に用いられる材料との組み合わせによって決まる。
電極層２５，２６は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子３０や制御線に起因する不純物がメモリ素子２０に拡散するのを防止する、又は、メモリ素子２０に起因する不純物が下層の素子や制御線に拡散するのを防止する。
また、電極層２５，２６は、メモリ素子２０が下方の素子３０や制御線と剥離するのを防止する接着層としての機能を有していてもよい。
非オーミック素子３０は、その入出力特性（電圧−電流特性）に線形性を有さない、つまり、その入出力特性に非オーミック特性を有する素子である。
非オーミック素子３０は、第３方向（積層方向）の一端及び他端に、導電層３５，３６を有する。非オーミック素子３０の底部には、導電層３５が設けられ、非オーミック素子の上部には、導電層３６が設けられている。
導電層３５，３６は、例えば、非オーミック素子の電極として用いられる。導電層３５，３６は、シリサイド、金属、金属化合物、導電性の半導体などのいずれか１つから構成される。また、導電層３５，３６は、これらの材料の積層体から構成されてもよい。以下では、シリサイドが用いられた導電層３５，３６のことを、特に、シリサイド層３５，３６ともよぶ。
図３Ｂにおいて、非オーミック素子として、ＰＩＮダイオードが例示されている。ＰＩＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）との間に真性半導体層(Intrinsic semiconductor layer)を有するダイオードのことである。図３に示される構造の場合、２つの層３１，３３に挟まれた層３２が真性半導体層であり、２つの層３１，３３のうち、一方の層３３がＰ型半導体層であり、残りの他方の層３１がＮ型半導体層である。なお、真性半導体層は、Ｎ型、又は、Ｐ型の不純物を全く含んでいない場合だけでなく、Ｎ型及びＰ型半導体層の不純物濃度よりも低い不純物濃度を有している場合も含む。
非オーミック素子は、図３Ｂに示されるＰＩＮダイオードに限定されず、ＰＮダイオード、ＭＩＳダイオード、ＳＩＳ構造及びＭＩＭ構造などが、セルユニットに要求される動作に応じて、適宜用いられてもよい。
ＰＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）とがＰＮ接合を形成するダイオードのことである。ＭＩＳ（Metal-Insulator-Semiconductor）ダイオードとは、金属層と半導体層との間に絶縁層を有するダイオードのことである。ＭＩＭ（Metal-Insulator-Metal）構造やＳＩＳ（Semiconductor-Insulator-Semiconductor）構造は、金属層又は半導体層からなる２つの層に絶縁層が挟まれた構造の素子である。
ユニポーラ動作によって駆動する抵抗変化メモリでは、主に、ダイオードのような整流素子が非オーミック素子３０として用いられる。バイポーラ動作によって駆動する抵抗変化メモリでは、主に、ＭＩＭ構造やＳＩＳ構造が非オーミック素子３０として用いられる。
本実施形態において、ユニポーラ動作を用いた抵抗変化メモリについて説明する。但し、本実施形態の抵抗変化メモリは、バイポーラ動作を用いたメモリでもよいのはもちろんである。
図５Ａ及び図５Ｂは、第１及び第２制御回路のレイアウトの第１例を示している。
図５ＡのメモリセルアレイＭｓは、図２で示したメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当する。図５Ａに示すように、メモリセルアレイＭｓは、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、制御線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、セルユニットＣＵｓの他端は、制御線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
図５Ｂに示すように、メモリセルアレイＭｓ＋１は、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、制御線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、制御線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
但し、図５Ａ及び図５Ｂにおいて、ｓは、１，３，５，７，…とする。
制御線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の一端に、スイッチ素子ＳＷ１を介して、第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型電界効果トランジスタ(FET : Field effect Transistor)から構成される。
制御線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の一端に、スイッチ素子ＳＷ２を介して、第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
制御線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第２方向の一端に、スイッチ素子ＳＷ２’を介して、第２制御回路４が接続される。スイッチ素子ＳＷ２’は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２’は、例えば、Ｎチャネル型ＦＥＴから構成される。
図６は、第１及び第２制御回路のレイアウトの第２例を示している。尚、図６において、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の内部構成は、図５Ａ又は図５Ｂに示されるメモリセルアレイと実質的に同じであるため、図６において、メモリセルアレイの内部構成の図示は省略する。
第２例のレイアウトが第１例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第１方向の両端に、それぞれ第１制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第２方向の両端に、それぞれ第２制御回路４が配置されることにある。但し、図６のｓは、１，５，９，１３，…とする。
制御線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の両端に、スイッチ素子ＳＷ１を介して、第１制御回路３がそれぞれ接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型ＦＥＴから構成される。
制御線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の両端に、スイッチ素子ＳＷ２を介して、第２制御回路４がそれぞれ接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
ユニポーラ動作を用いた抵抗変化メモリにおいて、セット／リセット動作の対象となる選択セルユニットには、非オーミック素子（例えば、ＰＩＮダイオード）に順バイアスが印加されるように、選択セルユニットが接続された２つの制御線の電位レベルが制御される。一方、選択セルユニットを除く残りのセルユニット（非選択セルユニット）には、非オーミック素子に逆バイアスが印加されるように、又は、非オーミック素子の端子間の電位レベルが同電位になるように、非選択セルユニットが接続された２つの制御線の電位レベルが制御される。
セット動作時において、選択セルユニット内のメモリ素子に、例えば、３Ｖ〜６Ｖの電圧が１０ｎｓ〜１００ｎｓ程度の期間（パルス幅）、印加される。そのメモリ素子（高抵抗状態）に流すセット電流の電流値は、例えば、１０ｎＡ程度で、その電流密度は、１×１０５〜１×１０７Ａ/ｃｍ２の範囲内の値にされる。これによって、選択セルユニット内のメモリ素子の抵抗状態は、高抵抗状態から低抵抗状態に変化する。
リセット動作時において、選択セルユニット内のメモリ素子には、０．５Ｖ〜３Ｖの電圧が２００ｎｓ〜１μｓ程度の期間（パルス幅）、印加される。そのメモリ素子（低抵抗状態）に流すリセット電流の電流値は、１μＡ〜１００μＡ程度であり、電流密度としては、１×１０３〜１×１０６Ａ/ｃｍ2の範囲内の値にされる。これによって、選択セルユニット内のメモリ素子の抵抗状態は、低抵抗状態から高抵抗状態に変化する。
尚、セット電流の電流値とリセット電流の電流値とは互いに異なる。また、メモリ素子のセット／リセット動作が、電流／電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、互いに異なる。選択セルユニット内のメモリ素子の抵抗値を変化させるための電圧値／期間（パルス幅）は、メモリ素子を構成する材料に依存する。
抵抗変化メモリの読み出し動作は、セット／リセット動作時と同様に、選択セルユニット内の非オーミック素子に、順バイアスが印加されるように、選択された制御線の電位レベルが制御される。読み出し電流Ｉ-readの電流値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの電流値及びリセット電流Ｉ-resetの電流値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定される。
図５Ａ乃至図６に示される抵抗変化メモリにおいて、クロスポイント型メモリセルアレイ２の制御線と、チップ１内の周辺回路３，４とを接続するために、配線を引き回すスペースがチップ１内に設けられる。この配線を引き回すスペースのことを、本実施形態においては、配線領域とよぶ。
例えば、図７に示されるように、配線領域１５は、クロスポイント型メモリセルアレイ２が設けられる領域（以下、メモリセルセルアレイ領域とよぶ）１２に隣接して、基板（例えば、層間絶縁膜）１１上に設けられる。そして、メモリセルアレイ領域１２及び配線領域１５の下方の半導体基板（アクティブ領域）表面に、制御回路３，４や他の回路６，７，８，９，１０が、周辺回路として、設けられる。
尚、図７において、メモリセルセルアレイ領域１２を取り囲むように、配線領域１５が設けられているが、これに限定されず、配線領域１５内の配線のレイアウトに応じて、メモリセルアレイ領域１２の第１方向（又は、第２方向）の一端のみに隣接して、配線領域１５が設けられてもよいし、メモリセルアレイ領域１２の第１方向（又は、第２方向）の一端及び他端に隣接して、配線領域１５が設けられてもよい。
クロスポイント型メモリセルアレイが含む複数の制御線は、メモリセルアレイ領域１２内から配線領域１５内に引き出される。図７において、図示の簡単化のため、複数の制御線のうち、第２方向に延在する制御線Ｌ１（ｊ）と第１方向に延在する制御線Ｌ２（ｉ）とが図示されている。
配線領域１５内において、制御線Ｌ１（ｊ），Ｌ２（ｉ）の線幅の変換、制御線（配線）間の配線ピッチの変換、あるいは、異なる配線レベルの配線間の接続などが、実行される。
配線領域１５内の配線４０は、例えば、メモリセルアレイ領域１２から連続して延在している。但し、配線領域１５内の配線４０は、配線領域１５内に個別に設けられ、メモリセルアレイ領域１２から配線領域１５内に引き出された制御線Ｌ１（ｉ），Ｌ２（ｊ）と、配線領域１５内で接続される配線も存在する。
配線領域１５内には、コンタクト電極（図示せず）が設けられる。コンタクト電極は、異なる配線レベルの２以上の配線４０を電気的に接続する。コンタクト電極は、配線４０の一部分に設けられたコンタクト部４１と接触する。本実施形態において、配線レベルとは、基板表面を基準とした配線の高さ（第３方向における位置）を意味する。
本実施形態の半導体装置（ここでは、抵抗変化メモリ）は、制御線Ｌ１（ｊ），Ｌ２（ｉ）及び配線４０が、リング状のコンタクト部４１を有することを特徴とする。以下では、配線領域１５内において、配線４０（制御線Ｌ１（ｊ），Ｌ２（ｉ））がリング状のコンタクト部４１を有する場合について述べる。但し、本実施形態は、リング状のコンタクト部４１が、メモリセルアレイ領域１２内で、制御線Ｌ１（ｊ）、Ｌ２（ｉ）及び配線４０に設けられた場合を含むのは、もちろんである。
図８乃至図１０を用いて、リング状のコンタクト部４１を有する配線について、説明する。図８は、配線４０のコンタクト部４１が形成された部分を抽出した平面図である。図９は、図８のＩＸ−ＩＸ線に沿う断面図である。図１０は、リング状のコンタクト部４１が設けられた配線とコンタクト電極との接続関係を説明するための模式図である。
図８乃至図１０に示すように、２つの配線４０，５０が配線領域１５内に設けられる。
基板１１上に層間絶縁膜１７を介して、配線４０、配線５０、層間絶縁膜８１、層間絶縁膜８２及び層間絶縁膜８３が設けられている。配線４０は、層間絶縁膜８２内に設けられ、配線５０は、配線４０より下層の層間絶縁膜８１内に設けられる。層間絶縁膜８２上には、層間絶縁膜８３が設けられている。
配線４０及び配線５０は、層間絶縁膜８１，８２，８３の積層方向（第３方向）において、上下に重なるように、それぞれ異なる配線レベルに設けられている。
図８乃至図１０において、配線４０は第１方向に延在し、配線５０は第１方向に交差する第２方向に延在しているが、２つの配線４０，５０が上下（第３方向）に重なるレイアウトで設けられていれば、２つの配線４０，５０が他の方向にそれぞれ延在していてもよいし、２つの配線４０，５０が同じ方向に延在していてもよい。
コンタクト部４１は、配線４０の一部分に設けられる。コンタクト部４１が設けられる配線４０の部分（箇所）は、配線の延在方向における配線４０の端部である場合もあるし、配線の端部以外の部分の場合もある。
コンタクト部４１は、基板１１表面に対して平行方向（水平方向）において、配線４０の延在方向（図８中では、第１方向）に対して交差する方向（図８中では、第２方向）に突出している。尚、配線４０のコンタクト部４１は、配線４０の延在方向に対して交差する方向に突出する部分だけでなく、配線４０の延在方向に延在する部分も含んでいる。
コンタクト部４１は、配線４０より下層の配線レベルの配線５０の上方に形成される。コンタクト部４１は、下層の配線５０と上下に重なる位置に配置されている。
本実施形態のコンタクト部４１は、基板１１表面に対して垂直方向（第３方向）から見て、リング状の平面形状を有する。本実施形態において、リング状とは、角型環状又は円環状の形状であり、コンタクト部の外周部を除く部分は、貫通孔になっている。
平面形状がリング状のコンタクト部４１には、開口部（貫通孔）４９が設けられている。開口部４９は、配線５０の上方に位置している。本実施形態において、コンタクト部４１の開口部４９を除いた部分を、リング部４８とよぶ。
図８において、コンタクト部４１のリング部４８及び開口部４９は、四角状の平面形状を有しているが、この平面形状に限定されない。
コンタクト電極６０は、２つの層間絶縁膜８２，８１にまたがって、層間絶縁膜８２，８１内に形成されたコンタクトホール内に、埋め込まれている。コンタクト電極６０は配線レベルの異なる２つの配線４０，５０に接触する。
コンタクト電極６０は、配線４０のコンタクト部４１内に設けられたリング部４８に接触する。そして、コンタクト電極６０は、配線４０のコンタクト部４１内に設けられた開口部４９を経由（貫通）して、配線４０より下層の配線５０の上面に接触する。
基板表面に対して水平方向において、コンタクト電極６０は、コンタクト部４１上面に接触する部分６１の寸法が、その部分６１より下方の部分６２の寸法より大きくなっている。つまり、コンタクト電極６０の断面形状は、下向きに凸の形状になっている。
以下では、コンタクト電極６０において、コンタクト部４１の上面より上の部分６１のことを上部電極部６１とよび、上部６１より下側の部分６２のことを下部電極部６２とよぶ。
基板表面に対して水平方向における下部電極部６２の寸法は、コンタクト部４１の開口部４９の寸法以下になっている。
尚、コンタクト電極６０は、２つの電極部６１，６２を含んでいるが、１つの連続した導電体から構成されている。また、図８において、コンタクト電極６０の平面形状は、四角形状になっているが、円形状や楕円形状など曲線を含む平面形状であってもよい。
図１０を用いて、各配線４０，５０とコンタクト電極６０との接触面積について、説明する。図１０において、配線４０，５０及びコンタクト電極６０を覆う層間絶縁膜の図示は、省略する。ここでは、配線５０を下層（第１の配線レベル）の配線５０とよび、配線４０を上層（第２の配線レベル）の配線４０とよぶ。
また、説明の簡単化のため、コンタクト部４１内に設けられた開口部４９の平面形状を、四角形状とする。これと同様に、コンタクト電極６０の上面及ぶ底面の形状を、四角形状とする。但し、上述のように、コンタクト部４１、開口部４９及びコンタクト電極６０の平面形状は、四角形状に限定されず、円形状や楕円形状など曲線を含む形状や、四角形の角が欠けた又は角が丸くなった形状でも、本実施形態に適用可能である。
図１０において、図８及び図９で説明したように、上層の配線４０はリング状のコンタクト部４１を有している。コンタクト電極６０は、コンタクト部４１によって上層の配線４０に接触するとともに、リング状の開口部４９を貫通して、下層の配線５０に接触する。これによって、コンタクト電極６０は、上層の配線４０と下層の配線５０とに電気的に接続される。
図１０において、コンタクト部４１のリング部４８の線幅は、“ＲＷ”で示される。リング部４８の線幅ＲＷは、配線４０の線幅ＬＷ以上になっている。
図１０において、コンタクト部４１内に設けられた開口部４９の第１方向に沿う辺の寸法は“Ｘ１”で示され、開口部４９の第２方向に沿う辺の寸法は“Ｙ１”で示される。開口部４９の第３方向に沿う寸法は“Ｚ１”で示される。寸法Ｚ１は、配線４０及びコンタクト部４１の膜厚と実質的に同じである。
図１０に示されるように、コンタクト電極６０の上部電極部６１の上面の第１方向に沿う寸法は、“Ｘｃｅ”で示され、上部電極部６１上面の第２方向に沿う寸法は、“Ｙｃｅ”で示される。コンタクト電極６０の上端からコンタクト部４８までの第３方向に沿う寸法は、“Ｚｃｅ”で示される。上部電極部６１の寸法Ｘｃｅ，Ｙｃｅは、上部電極部６１が埋め込まれる層間絶縁膜（図示せず）のコンタクトホール上面の大きさに依存する。また、コンタクト電極６０の上部電極部６１の寸法Ｚｃｅは、上部電極部６１が埋め込まれる層間絶縁膜の膜厚に依存する。
コンタクト部４１（リング部４８）とコンタクト電極６０との接触面積（図１０中の斜線で示す領域Ａｃｅ１，Ａｃｅ２）Ｓ１は、コンタクト電極６０の上部電極部６１底面とコンタクト部４１上面との接触面積Ａｃｅ１及びコンタクト電極６０の下部電極部６２と開口部４９（リング部４８）の側面との接触面積Ａｃｅ２の和となる。
コンタクト電極６０の上部電極部６１底面とコンタクト部４１上面との接触面積は、コンタクト電極６０の底面の面積（Ｘａ×Ｙａ）から開口部４９の上面の面積（Ｘ１×Ｙ１）を引いた値に相当する。
コンタクト電極６０の下部電極部６２と開口部４９（リング部４８）の側面との接触面積は、開口部４９の側面の面積（Ｚ１×（２×Ｘ１＋２×Ｙ１））に相当する。
それゆえ、コンタクト部４１とコンタクト電極６０との接触面積Ｓ１は、次の（式１）によって求められる。
Ｓ１＝（Ｘｃｅ×Ｙｃｅ−Ｘ１×Ｙ１）＋Ｚ１×（２×Ｘ１＋２×Ｙ１）・・・（式１）
コンタクト電極６０の下部電極部６２は、開口部４９を貫通して、配線４０より下層の配線５０に接触する。下部電極部６２の上面の寸法は、例えば、開口部４９の寸法Ｘ１，Ｙ１と実質的に同じである。
図１０において、下部電極部６２の底面の第１方向に沿う寸法は“Ｘ２”で示され、下部電極部６２の第２方向に沿う寸法は“Ｙ２”で示される。この場合、コンタクト電極６０の下部電極部６２と下層の配線５０との接触面積Ｓ２は、次の（式２）で示される。
Ｓ２＝Ｘ２×Ｙ２ ・・・（式２）
尚、上部電極部６１の第３方向の寸法Ｚｃｅが大きくなると、コンタクト電極６０の上部電極部６１底面の寸法Ｘａ，Ｙａは、上部電極部６１の上面Ｘｃｅ，Ｘｃｅより小さくなる傾向がある。また、開口部４９を介して、コンタクトホールが形成されるため、開口部４９の寸法Ｘ１，Ｙ１は、下部電極部６２の底面の寸法Ｘ２，Ｙ２とほぼ等しくなる。但し、上部電極部６１の底面の寸法Ｘａ，Ｙａと上部電極部６１の上面の寸法Ｘｃｅ，Ｙｃｅとの関係と同様に、下部電極部６２の第３方向の寸法（高さ）Ｈ２の大きさに応じて、コンタクト電極６０の下部電極部６２の底面の寸法Ｘ２，Ｙ２は、下部電極部６２の上面の寸法Ｘ１，Ｙ１よりも小さくなる傾向がある。
これらの傾向は、第１方向（又は第２方向）の寸法と第３方向の寸法との比（アスペクト比）に依存するので、コンタクト部４１の開口部４９の寸法、コンタクト電極６０を埋め込むコンタクトホールの開口寸法、層間絶縁膜の膜厚を考慮することで、各配線４０，５０とコンタクト電極６０との接触面積Ｓ１，Ｓ２の大きさは、制御可能である。
尚、開口部の第３方向の寸法Ｚ１、つまり、配線４０及びコンタクト部４１の膜厚Ｚ１が、コンタクト電極６０の上部電極部６１の寸法Ｘｃｅ（Ｘａ），Ｙｃｅ（Ｙａ）より十分小さい場合、コンタクト部４１と上部電極部６１との接触面積Ｓ１の実効的な値は、コンタクト部４１（リング部４８）の上面と上部電極部６１の底面との接触面積Ａｃｅ１になる。
上述のように、本実施形態の半導体装置、例えば、抵抗変化メモリにおいて、コンタクト電極６０は、上層の配線４０に設けられたリング状のコンタクト部４１の開口部４９を経由して、下層の配線５０に達する。つまり、コンタクト部４１の開口部４９の大きさ及び下層の配線５０に対する開口部４９の位置を決定することで、コンタクト電極６０の下部電極部６２と下層の配線５０との合わせ位置（アライメント）を決定できる。
それゆえ、本実施形態において、コンタクト電極６０と下層の配線５０とのアライメントのずれは、コンタクトホールの形成時のマスクと配線とのアライメントのずれの影響は小さくなり、上下に重なる位置に設けられた配線４０，５０間のアライメントのずれの影響のみになる。
このため、本実施形態で述べた抵抗変化メモリのように、１つのコンタクト電極６０が複数の配線４０，５０にまたがって設けられる半導体装置において、コンタクト電極６０が埋め込まれるコンタクトホールを形成するためのリソグラフィ工程やエッチング工程に起因する各配線４０，５０とコンタクト電極６０とのアライメントの制約は緩和される。
したがって、本実施形態の半導体装置（例えば、抵抗変化メモリ）は、配線に設けられるコンタクト部４１の平面形状をリング状にすることによって、コンタクト電極６０及びそれを埋め込むコンタクトホールの寸法、配線４０及びコンタクト部４１の寸法を大きくせずとも、配線レベルの異なる複数の配線に接続されるコンタクト電極６０のアライメントのずれに対するマージンを確保できる。この結果として、本実施形態の半導体装置は、コンタクト電極やコンタクト部の寸法を大きくせずともよいので、配線領域の占有面積が増大するのを防止できる。
また、本実施形態において、上層の配線４０とコンタクト電極６０の上部電極部６１との接触面積Ｓ１は、（式１）に示されるように、開口部４９の寸法Ｘ１，Ｙ１をパラメータに含んでいる。
コンタクト電極６０は開口部４９を貫通して配線５０に達するため、コンタクト電極６０の下部電極部６２の底面の寸法Ｘ２，Ｙ２は、開口部４９の寸法Ｘ１，Ｙ１に依存する。
上層の配線４０とコンタクト電極６０（上部電極部６１）との接触面積Ｓ１は、コンタクト電極６０が埋め込まれるコンタクトホールの大きさ、及び、コンタクト部４１のリング部４８の寸法によって、調整できる。但し、配線領域１５の占有面積を大きくしないために、コンタクトホールの大きさ（開口寸法）は小さいほうが好ましい。
コンタクト部４１を所定の面積にする場合において、開口部４９の面積（寸法Ｘ１，Ｙ１）及びリング部４８の線幅ＲＷの大きさは、調整できる。
例えば、リング状のコンタクト部４１において、リング部４８の線幅ＲＷが大きくなると、コンタクト電極６０と配線４０に設けられたコンタクト部４１とのアライメントのずれに対するマージンを大きくできる。
また、リング部４８の線幅ＲＷが大きくなると、上部電極部６１の寸法Ｘｃｅ，Ｙｃｅを大きくすることができ、コンタクト電極６０の上部電極部６１とコンタクト部４１との接触面積を大きくできる。
それゆえ、本実施形態の半導体装置において、コンタクト部４１のリング部４８の線幅を調整することで、コンタクト電極６０の寸法、及びコンタクト部４１とコンタクト電極６０とのアライメントのずれに対するマージンを大きくできる。また、上層の配線４０とコンタクト電極６０との接触抵抗の増大を抑制できる。
一方、コンタクト電極６０は開口部（リング部４８内側の空隙）４９を経由して下層の配線５０に接触するため、開口部４９の面積が大きくなると、下層の配線５０に対するコンタクト電極６０の接触抵抗を小さくできる。
それゆえ、本実施形態の半導体装置において、コンタクト部４１の開口部４９の面積を調整することで、配線とコンタクト電極との間の接触抵抗を小さくできる。
尚、コンタクト部４１の面積を一定とした場合、開口部４９の面積（寸法Ｘ１，Ｙ１）が大きくなると、リング部４８上面と上部電極部６１底面との接触面積は小さくなる。しかし、開口部４９内におけるリング部４８側面と下部電極部６２側面との接触面積Ａｃｅ２は、大きくなるため、コンタクト部（配線）の膜厚を厚くしておけば、開口部４９が大きくなっても、上層の配線４０のコンタクト部４１とコンタクト電極６０との接触面積の低下の影響は、小さくなる。
下層の配線５０とコンタクト電極６０（下部電極部６２）との接触面積Ｓ２は、開口部４９の寸法によって、調整（制御）できる。
つまり、リング部の線幅ＲＷ及び開口部４９の寸法Ｘ１，Ｙ１を調整することによって、接触面積Ｓ１と接触面積Ｓ２との大きさを同じにできる。
この結果として、本実施形態の半導体装置において、上層の配線４０とコンタクト電極６０との間に生じる接触抵抗の大きさを、下層の配線５０とコンタクト電極６０との間に生じる接触抵抗の大きさと同じにでき、複数の配線に生じる接触抵抗のばらつきを低減できる。
以上のように、本実施形態に係る半導体装置によれば、コンタクト電極と配線とを案対して接続できる。
（２） 具体例
図１１乃至図１９を用いて、本実施形態の具体例について、ＲｅＲＡＭ(Resistive RAM)やＰＣＲＡＭ(Phase Change RAM)などの抵抗変化メモリを例に挙げて、説明する。
尚、図１乃至図１０を用いて説明した構成要素と実質的に同じ構成要素、同じ効果に関しては、ここでの詳細な説明は省略する。
（ａ） 構造
図１１乃至図１３を用いて、本実施形態の具体例の抵抗変化メモリの構造について、説明する。尚、図１１及び図１３において、図の手前方向及び奥行き方向の部材については、破線で示している。
図１１は、本具体例で述べるメモリセルアレイ領域１２及び配線領域１５の断面構造を模式的に示す図である。図１１において、メモリセルアレイ領域１２は、第１方向に沿う断面構造が示されている。
図１１において、配線領域１５が、メモリセルアレイ領域１２の第１方向の一端に配置された例が示されているが、配線領域１５は、配線のレイアウトに応じて、メモリセルアレイ領域１２の第１方向の他端あるいは、メモリセルアレイ領域１２の第２方向の一端及び他端に配置されているのはもちろんである。
図１１に示されるように、メモリセルアレイ領域１２内には、クロスポイント型メモリセルアレイ２が設けられる。そのため、メモリセルアレイ領域１２は、積層されたセルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４，ＣＵ５によって、構成される。セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４，ＣＵ５は、制御線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６をそれぞれ挟んで、基板１１上に積層されている。セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４，ＣＵ５及び制御線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６は、層間絶縁膜８０によって覆われている。
配線領域１５内には、配線４０Ａ，４０Ｂ，４０Ｃ，５０及びコンタクト電極６０Ａ，６０Ｂ，６０Ｃが設けられている。
配線領域１５内の層間絶縁膜１７上には、３つの配線５０，５１，５２が設けられている。配線５０，５１，５２は、第１方向と交差する方向（例えば、第２方向）に延在している。
配線領域１５内において、配線５０，５１，５２より上層に、配線４０Ａ，４０Ｂ，４０Ｃが設けられている。配線４０Ａ，４０Ｂ，４０Ｃは、配線５０，５１，５２と交差する方向に延在している。
図１１に示されるように、配線４０Ａは、制御線Ｌ２と同じ配線レベルに形成され、制御線Ｌ２に電気的に接続されている。配線４０Ｂは、制御線Ｌ４と同じ配線レベルに設けられ、配線４０Ｂは、配線４０Ａより上層に位置している。配線４０Ｂは、制御線Ｌ４に電気的に接続されている。配線４０Ｃは、制御線Ｌ６と同じ配線レベルに形成され、配線４０Ｂより上層に位置している。配線４０Ｃは、制御線Ｌ６に電気的に接続されている。
尚、図１１では、制御線Ｌ２，Ｌ４，Ｌ６のそれぞれと同じ配線レベルの配線４０Ａ，４０Ｂ，４０Ｃが図示されているが、制御線Ｌ１，Ｌ３，Ｌ５と同じ配線レベルの配線が、配線領域１５内に設けられているのはもちろんである。
配線４０Ａ，４０Ｂ，４０Ｃは、リング状のコンタクト部４１Ａ，４１Ｂ，４１Ｃをそれぞれ有している。
コンタクト電極６０Ａ，６０Ｂ，６０Ｃは、リング状のコンタクト部４１Ａ，４１Ｂ，４１Ｃの開口部を経由して、異なる配線レベルに設けられた複数の配線を接続する。
配線４０Ａは、リング状のコンタクト部４１Ａを貫通するコンタクト電極６０Ａによって、配線５０に接続される。配線４０Ｂは、リング状のコンタクト部４１Ｂを貫通するコンタクト電極６０Ｂによって、配線５１に接続される。
例えば、配線４０Ｃは、リング状のコンタクト部４１Ｃを貫通するコンタクト電極６０Ａによって、制御線Ｌ５と同じ配線レベルの中間層７０に接続される。制御線Ｌ５は、制御線Ｌ４と制御線Ｌ６との間の配線レベルに位置している。また、制御線Ｌ５と中間層７０は同じ材料から構成されている。
中間層７０は、リング状のコンタクト部を有さず、コンタクト電極６０Ｃは、中間層７０を貫通しない。中間層７０は、コンタクト電極６９によって、配線５２に接続されている。その結果として、コンタクト部４１Ｃ内の開口部を経由するコンタクト電極６０Ｃ、中間層７０及び通常のコンタクト電極６９が適宜組み合わされて、上層の配線４０Ｃと下層の配線５２とが電気的に接続されている。
図１２は、図１１の領域ＸＩＩを第３方向（上側）から見た平面図を示している。図１３は、図１２のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面を示している。図１３において、違いの明確化のため、層間絶縁膜を図示せずに、Ａ−Ａ’線及びＢ−Ｂ’線に沿う断面を、互いに隣り合わせて、図示している。
図１２及び図１３に示されるように、配線５０及び配線５１は、第３方向から見て第１方向に並んで配置され、配線５０及び配線５１は、同じ配線レベル（基板１１上）に設けられている。
配線４０Ａ及び配線４０Ｂは、平面内において、そのコンタクト部４１Ａ，４１Ｂが設けられている部分で、第３方向から見て第２方向に並んで配置されている。配線４０Ａと配線４０Ｂとは、それぞれ異なる配線レベルに設けられている。尚、配線４０Ａ及び配線４０Ｂは、所定の配線レイアウトになるように、配線領域１５内で引き回される。
配線４０Ａのコンタクト部４１Ａは、配線４０Ｂのコンタクト部４１Ｂと上下に重ならない位置に設けられている。リング状のコンタクト部４１Ａは配線５０上方に位置し、リング状のコンタクト部４１Ｂは配線５１上方に位置している。
配線４０Ａに設けられたリング状のコンタクト部４１Ａは、基板１１の表面に対して水平方向において配線４０Ｂ側に突出している。配線４０Ｂに設けられたリング状のコンタクト部４１Ｂは、基板表面に対して水平方向において配線４０Ａ側に突出している。コンタクト部４１Ａ，４１Ｂが突出する向きは、互いに反対向きになっている。このように、平面内において、第３方向から見て基板１１表面に対して水平方向に隣接している配線において、コンタクト部４１Ａ，４１Ｂの突出する向きが互い違いになるように、コンタクト部４１Ａ，４１Ｂが配置されることによって、配線領域１５の面積が増大するのを抑制される。
尚、図１１乃至図１３に示される例では、異なる配線レベルのコンタクト部４１Ａ，４１Ｂにおいて、それらのコンタクト部４１Ａ，４１Ｂが互い違いに突出するように配置された例が示されているが、同じ配線レベルの２つのコンタクト部が、互い違いに突出する場合においても、同様の効果が得られるのはもちろんである。
図１１乃至図１３に示される抵抗変化メモリは、図８乃至図１０を用いて説明したように、平面形状がリング状のコンタクト部４１Ａ，４１Ｂを有する配線４０Ａ，４０Ｂを備え、そのコンタクト部４１Ａ，４１Ｂのリング部４８Ａ，４８Ｂの線幅及び開口部４９Ａ，４９Ｂの寸法を制御することによって、上層の配線４０Ａ，４０Ｂと下層の配線５０，５１とに対するコンタクト電極６０Ａ，６０Ｂのアライメントのずれに対するマージンを確保できる。
したがって、本実施形態の具体例の抵抗変化メモリは、配線領域１５内のコンタクト部４１Ａ，４１Ｂやコンタクト電極６０Ａ，６０Ｂ、配線４０Ａ，４０Ｂ，５０，５１の寸法を大きくせずに、アライメントのずれに対するマージンを確保でき、チップ（基板１１）表面に対する配線領域１５の占有面積の増大が抑制される。
コンタクト部４１Ａ，４１Ｂのリング部４８Ａ，４８Ｂの線幅を、アライメントのずれを考慮した寸法にすることによって、コンタクト電極６０Ａ，６０Ｂと上層の配線４０Ａ，４０Ｂの接触面積をある所定の範囲内に確保できる。また、コンタクト部４１Ａ，４１Ｂの開口部４９Ａ，４９Ｂの寸法を制御することによって、コンタクト電極６０Ａ，６０Ｂと下層の配線５０，５１との接触面積を調整できる。
これによって、本実施形態の具体例の抵抗変化メモリは、各配線４０Ａ，４０Ｂ，５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触抵抗を低減できる。また、後述するように、各配線４０Ａ，４０Ｂ，５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触抵抗のばらつきを低減できる結果として、配線４０Ａ，４０Ｂ，５０，５１の電気的特性のばらつきが抑制される。そのため、コンタクト電極６０Ａ，６０Ｂと各配線４０Ａ，４０Ｂ，５０，５１とを、電気的に安定して接続できる。
尚、異なる配線レベルの配線４０Ａ，４０Ｂに接続される２つのコンタクト電極６０Ａ，６１が、同時の工程で形成される場合に、上述の効果がより顕著に得られる。
以上のように、本実施形態の具体例に係る抵抗変化メモリによれば、配線のアライメントのずれの発生及び電気的特性のばらつきを抑制できる。
（ｂ） 製造方法
図１４Ａ乃至図１９を用いて、本実施形態の半導体装置の製造方法の一例として、本実施形態の具体例としての抵抗変化メモリの製造方法を例に挙げて、説明する。
図１４Ａは、本実施形態の具体例に係る抵抗変化メモリの製造方法の一工程におけるメモリセルアレイ領域１２の平面構造を示し、図１４Ｂは、配線領域１５の平面構造を示している。図１４Ｃは、図１４ＡのＤ−Ｄ’線に沿う断面構造、及び、図１４ＢのＥ−Ｅ’線に沿う断面構造をそれぞれ示している。尚、図１４ＡのＤ−Ｄ’線に沿う断面は、図２に示されるメモリセルアレイ領域１２の第１方向に沿う断面に対応している。
図１４Ａ乃至図１４Ｃに示されるように、導電層が、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法が用いられて、基板（例えば、層間絶縁膜１７）１１上に、堆積される。導電層は、メモリセルアレイ領域１２内の最下層の制御線及び配線領域１２内の最下層の配線になる。
その導電層上に、セルユニットの整流素子（非オーミック素子）及びメモリ素子を形成するための複数の層が、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法を用いて、順次堆積される。セルユニットを構成するための複数の層の積層順序は、図４に示される整流素子及びメモリ素子の構成に応じて、異なる。
セルユニットが図３Ｂに示される構成を有する場合、非オーミック素子は、例えば、ＰＩＮダイオードである。この場合、３つの半導体層が、配線層上に形成された非オーミック素子の下部電極層上に、積層される。最上層の半導体層（例えば、Ｐ型半導体層）上に、ＰＩＮダイオードの上部電極層として、例えば、シリサイド層が形成される。
シリサイド層上に、メモリ素子の下部電極層、抵抗変化膜及び上部電極層が順次積層される。
また、メモリセルアレイ領域１２に対する各層が堆積されるのと同時に、配線領域１５内の基板上１１に、複数の層が堆積される。
基板１１上の導電層及び複数の層は、フォトリソグラフィ技術や側壁加工技術、ＲＩＥ（Reactive Ion Etching）法を用いて、加工され、第２方向に延在する制御線Ｌ１及び積層体１００Ａが形成される。積層体１００Ａは、制御線Ｌ１上に形成されている。複数の制御線Ｌ１及び複数の積層体１００Ａは、第２方向に交差する第１方向に並んで配置されている。
メモリセルアレイ領域１２に対する加工と同時に、配線領域１５に対する加工が実行される。例えば、配線領域１５内において、積層体１００Ａと同じ構成の複数の層は除去され、制御線Ｌ１と同じ配線レベルに、所定の配線レイアウト及び形状の複数の配線５０が、形成される。
この後、層間絶縁膜８１が、例えば、ＣＶＤ法や塗布法によって、メモリセルアレイ２及び配線領域１５内の基板１１上に、形成される。これによって、第１方向に隣接するセルユニット間に、層間絶縁膜８１が埋め込まれる。基板１１（層間絶縁膜１７）上の配線５０は、層間絶縁膜８１によって覆われる。
層間絶縁膜８１に対する平坦化処理の後、層間絶縁膜８１上に、導電層５９Ａが、例えば、スパッタ法やＣＶＤ法を用いて、堆積される。
ここで、ＲＩＥ法を用いて積層体１００Ａを第２方向に分割することによって、セルユニットを形成し、最下層のメモリセルアレイを形成してもよい。しかし、この段階で積層体１００Ａを第２方向に分割する加工を実行せずに、基板側から２番目のメモリセルアレイＭ２の構成部材を導電層５９Ａ上に堆積させて、最下層（１番目）のメモリセルアレイＭ１と２番目のメモリセルアレイＭ２とに対する第２方向の加工（エッチング）を同時に実行することが、製造工程の簡略化のために好ましい。
この場合、導電層５９Ａ上に、基板側から２番目のメモリセルアレイＭ２を構成するための複数の層（積層体）１００Ｂ’が形成される。そして、後述の工程によって、第２方向に対する上層の積層体１００Ｂ’の加工と、第１方向に延在する下層の積層体１００Ａに対する第２方向の加工とが共通に実行される。これによって、クロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程は、各層（各配線レベル）のメモリセルアレイ毎に第１方向及び第２方向に対する加工を行う場合に比較して、簡便になり、且つ、その製造コストが削減される。
図１４Ａ乃至図１４Ｃに示されるように、メモリセルアレイ領域１２内の積層体１００Ｂ’及び配線領域１５内の積層体１０１上に、第２方向に対する加工のためのマスク材が堆積される。そのマスク材は、フォトリソグラフィ技術及びＲＩＥ法によって所定のレイアウト及び形状に加工され、積層体１００Ｂ’，１０１上に、複数の芯材９１が形成される。芯材（マスク材）９１は、導電層９１に対してエッチング選択比が確保される材料からなる。
尚、芯材９１と積層体１００Ｂ’との間に、マスクパターンが転写されることによって実質的なマスクとなる層（転写層）が設けられてもよい。
図１４Ａに示されるように、メモリセルアレイ領域１２内において、芯材９１は、第１方向に延在する直線状の平面パターンを有している。複数の直線状の芯材９１は、第２方向に隣接して配置される。
直線状の芯材９１の第２方向における寸法（線幅）Ｗ１は、例えば、フォトリソグラフィによる加工限界寸法以下に設定される。第２方向に隣接する２つの芯材９１の隣接ピッチｐｔｃ１は、例えば、積層体１００Ａの第１方向における寸法の４倍程度である。
図１４Ｂにおいて、配線領域１５内の芯材９１’は、第１方向に延在している芯材９１’が図示されている。但し、配線領域１５内の芯材９１’は、メモリセルアレイ領域１２内のレイアウト及び形状とは異なって、後述の工程で形成される配線のレイアウトに応じて、所定のレイアウト及び形状を有するように、パターニングされている。
配線領域１５内の芯材９１’は、メモリセルアレイ領域１２から配線領域１５に連続する部材であってもよいし、メモリセルアレイ領域１２の芯材９１とは分断された部材であってもよい。
芯材９１’は、芯材９１’の延在方向と交差する方向（例えば、第２方向）に突出した突起部９２を有する。ここで、芯材９１’の突起部９２以外の部分を、主体部ともよぶ。
突起部９２は、例えば、下層の配線５０と上下に重なる位置に形成される。突起部９２は、配線５０に接続されるコンタクト電極の形成位置に設けられる。突起部９２の第１及び第２方向における寸法ＤＸ１，ＤＸ２は、配線に設けられるコンタクト部の大きさ応じて、適宜設定される。
各芯材９１’に設けられる突起部９２は、互いに隣接する２つの芯材９１’において互い違いに突出するように、設けられる。
芯材９１’の突起部９２以外（主体部）の部分の第２方向における寸法（線幅）Ｗ２は、例えば、メモリセルアレイ領域１２内の芯材９１の線幅Ｗ１以上である。
２つの芯材９１’の主体部の隣接ピッチｐｔｃ２は、ある芯材９１’の突起部９２が隣接する他の芯材に接触しないように、メモリセルアレイ領域１２内の２つの芯材９１の隣接ピッチｐｔｃ１より大きくなっている。
図１５Ａは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程におけるメモリセルアレイ領域１２の平面構造を示し、図１５Ｂは、その製造方法の一工程における配線領域１５の平面構造を示している。図１５Ｃは、図１５ＡのＦ−Ｆ’線に沿う断面構造、及び、図１５ＢのＧ−Ｇ’線に沿う断面構造を示している。
図１５Ａ乃至図１５Ｃに示されるように、側壁マスク材が、芯材９１，９１’を覆うように、例えば、ＣＶＤ法やスパッタ法が用いられて、メモリセルアレイ領域１２及び配線領域１５内の導電層５９上に堆積される。側壁マスク材は、芯材９１，９１’及び導電層５９Ａに対してエッチング選択比を確保できる材料からなる。
側壁マスク材に対して異方性エッチングが実行されると、芯材９１，９１’の側面上にマスク材が残存し、側壁マスク９３Ａ，９３Ａ’が芯材９１，９１’の周囲を取り囲むように自己整合的に形成される。側壁マスク９３Ａ，９３Ａ’は、その形成直後、芯材９１，９１’の周囲に沿って、閉ループ状の平面形状を有している。芯材９１，９１’の延在方向の端部において、側壁マスク９３Ａ，９３Ａ’のループした部分は切断され、側壁マスク９３Ａ，９３Ａ’は、それぞれ独立したパターンにされる。
図１５Ａ及び図１５Ｃに示されるように、メモリセルアレイ領域１２内において、直線状の芯材９１の側面に沿って、側壁マスク９３Ａが形成される。メモリセルアレイ２内において、側壁マスク９３Ａは、直線状のパターンを有し、第１方向に延在している。
メモリセルアレイ２内の側壁マスク９３Ａの第２方向における寸法（線幅）は、例えば、フォトリソグラフィの加工限界寸法より小さくなっており、例えば、芯材９１の線幅Ｗ１とほぼ同じ、または、その線幅以下になっている。第２方向に隣接する２つの側壁マスク９３Ａの隣接ピッチｐｔｃ３は、例えば、側壁マスク９３Ａの線幅Ｗ３と芯材９１の線幅の和になっている。
図１５Ｂ及び図１５Ｃに示されるように、配線領域１５内において、芯材９１’の側面上に、側壁マスク９３Ａ’が形成される。上述のように、配線領域１５内の芯材９１’は第２方向に突出した突起部９２を有しているため、その突起部９２の形状に起因して、配線領域１５内の側壁マスク９３’の形状は、湾曲する。以下では、配線領域１５内の側壁マスク９３Ａ’において、突起部９２の形状に応じて湾曲した部分９４Ａのことを、特に、湾曲部９４Ａとよぶ。湾曲部９４Ａは、例えば、凹部状（又は、Ｕ字状）の平面形状を有する。
配線領域１５内の第２方向に互いに隣接する側壁マスク９３Ａ’において、湾曲部９４Ａ以外の部分の隣接ピッチｐｔｃ４は、芯材９１’の線幅Ｗ２と側壁マスク９３Ａ’の線幅Ｗ４の和に、実質的に等しい。
配線領域１５内の側壁マスク９３Ａ’の第２方向における寸法（線幅）Ｗ４は、例えば、メモリセルアレイ領域１２内の側壁マスク９３Ａの線幅Ｗ３と実質的に同じである。湾曲部９４Ａの側壁マスク９３Ａ’も線幅Ｗ４を有している。
但し、側壁マスク９３Ａ’の線幅Ｗ４は、芯材９１’間の隣接ピッチｐｔｃ４に依存して、側壁マスク９３Ａの線幅Ｗ３と異なる場合もある。換言すると、隣接ピッチｐｔｃ４を調整することで、側壁マスク９３Ａ及び湾曲部９４Ａの線幅Ｗ４の寸法を制御できる。
側壁マスク９３Ａ’の湾曲部９４Ａとその湾曲部９４Ａに隣接する側壁マスク９２の部分は、互いに接触しない間隔を有している。この間隔は、図１４Ｂの芯材９１’の突起部９２が形成されるときに、突起部９２とその突起部に隣接する芯材９１’との間隔を調整することによって、設定される。
図１６Ａは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程における、配線領域１５の平面構造を示している。図１６Ｂは、図１６ＡのＨ−Ｈ’線に沿う断面構造、及び、図１６ＡのＩ−Ｉ’線に沿う断面構造を示している。尚、本工程において、メモリセルアレイ領域１２の構造は、図１５Ａ乃至図１５Ｃで示される製造工程と実質的に同じであるため、ここでの図示は省略する。
図１６Ａ及び図１６Ｂに示す工程において、メモリセルアレイ領域１２及び配線領域１５内の芯材が、例えば、ウェットエッチングやＲＩＥ法などを用いて、選択的に除去される。その結果として、側壁マスク９３Ａ’の湾曲部９４Ａに囲まれ、且つ、一部分において側壁マスク９２，９３Ａ’が分断された分断部を有する開口ＯＰが形成される。この後、配線領域１５において、フォトリソグラフィ技術を用いて、レジストマスク９５Ａが、積層体１０１上に形成される。
レジストマスク９５Ａは、湾曲部９４Ａに形成された開口ＯＰの分断部において分断された側壁マスク９３Ａ’の一端及び他端を第１方向に架橋するように、形成される。湾曲部９４Ａとレジストマスク９５Ａとに囲まれた部分は、空隙になっている。レジストマスク９５Ａは、第２方向に隣接する側壁マスク９４Ａの部分に接触しないように、形成される。
図１６Ａ及び図１６Ｂに示されるように、レジストマスク９５Ａと側壁マスク９３Ａ’の湾曲部９４Ａとによって、リング状のマスクパターン９９Ａが形成される。また、リング状のマスクパターン９９Ａに囲まれた開口ＯＰは空隙になっており、この開口ＯＰにより積層体１０１の上面が露出する。
リング状のマスクパターン９９Ａにおいて、その開口部の第１方向の寸法Ｘ１は、湾曲部９４Ａの第２方向に延在する２つの部分の間隔に依存する。つまり、図１４Ｂの芯材９１’の突起部９２の第１方向の寸法によって、マスクパターン９９Ａの開口部の第１方向の寸法Ｘ１が決まる。
リング状のマスクパターン９９において、その開口部の第２方向の寸法Ｙ２は、湾曲部９４Ａの第２方向の大きさ、湾曲部９４Ａに対するレジストマスク９５Ａの形成位置、レジストマスク９５Ａの大きさ（寸法）に依存する。
尚、メモリセルアレイ領域１２において、芯材が除去されるのみで、レジストマスクは形成されない。
側壁マスク９３Ａ，９３Ａ’，９４Ａ及びレジストマスク９５Ａを用いて、導電層及び積層体が加工される。
図１７は、側壁マスク及びレジストマスクをマスクに用いて、導電層及び積層体を加工した後の断面構造が示されている。図１７は、図１５ＡのＦ−Ｆ’線、図１５ＡのＪ−Ｊ’線、図１６ＡのＨ−Ｈ’線及び図１６ＡのＩ−Ｉ’線に相当する加工後の断面構造を、それぞれ並べて、図示している。
メモリセルアレイ領域１２において、第１方向に延在する直線状の側壁マスクに基づいて、第１方向に延在する積層体１００Ｂ及び制御線Ｌ２が形成される。
また、制御線Ｌ１上の第２方向に延在する積層体が、第１方向に延在する側壁マスクに基づいて加工され、積層体が複数のセルユニットＣＵ１に分割される。但し、この工程において、下層の制御線Ｌ１はエッチングされない。セルユニットＣＵ１は、下層の制御線Ｌ１と上層の制御線Ｌ２との交差箇所に設けられる。メモリの動作時、制御線Ｌ１及び制御線Ｌ２のうち、いずれか一方がワード線として駆動され、残りの他方がビット線として駆動される。
このように、メモリセルアレイ領域１２において、複数のセルユニットＣＵ１が２次元に配列されたメモリセルアレイＭ１が形成される。
メモリセルアレイ領域１２に対する加工と同時に、配線領域１５内の導電層が、図１６Ａ及び図１６Ｂで示された側壁マスク９３Ａ’及びレジストマスク９５Ａによって加工される。
これによって、所定の配線レイアウト及び配線形状に基づいて、メモリセルアレイ領域１２から配線領域１５へ延在する配線４０Ａが、形成される。例えば、メモリセルアレイ領域１２内の制御線Ｌ２と配線領域１５内の配線４０Ａとは、切断されずに、連続した導電線となっている。
配線領域１５内の配線４０Ａには、湾曲部９４Ａにおいてレジストマスク９５Ａと側壁マスク９３Ａ’から構成されたリング状のマスクパターン９９Ａによって、リング状のコンタクト部４１Ａが形成される。リング部４８の内側には、コンタクト部４１Ａの開口部４９Ａが形成される。
コンタクト部４１Ａのリング部４８Ａの線幅及び面積は、側壁マスク９３Ａ’及びレジストマスク９５Ａの線幅に対応して、決定される。コンタクト部４１Ａの開口部４９の大きさは、芯材９１’の突起部９２の第１及び第２方向の寸法、レジストマスク９５Ａの寸法、側壁マスク９３Ａ’の湾曲部９４Ａに対するレジストマスク９５Ａの形成位置に対応して、決定される。
図１４Ａ乃至図１４Ｃに示される工程において、芯材９１’が形成されるとき、第２方向に隣接する２つの芯材において、芯材９１’に設けられる突起部のそれぞれが、隣接する芯材側に向かって互い違いに形成されている。このため、その芯材９１’及び側壁マスク９３Ａ’に基づいて加工されるリング状のコンタクト部４１Ａも、２つの配線において隣接する配線側の向かって互い違いに形成される。つまり、配線領域１５内のレイアウトが、２つのコンタクト部４１Ａが互いに対向するレイアウトを有することは、生じない。
このように、リング状のコンタクト部４１Ａの形成位置が互いに隣接する配線に対して互い違いにずれていることによって、コンタクト部４１Ａの平面形状がリング状になっても、コンタクト部４１Ａの形成による配線領域の占有面積の増大は、抑制される。
図１７に示されるように、２つのメモリセルアレイＭ１，Ｍ２に対する第２方向の加工が同時に実行される。これと同時に、配線領域１５内の配線に対する加工も同時に実行される。この後、側壁マスクやレジストマスクが除去される。また、配線領域１５内において、配線領域１５内に残存した積層体１００Ｂの構成部材が、除去される。尚、配線領域１５内における積層体１００Ｂと同じ構成部材は、除去せずに、ダミー層として、配線領域１５内に残存させてもよい。
この後、第２方向に隣接するセルユニットＣＵ１間及び第２方向に隣接する積層体１００Ｂ間に、層間絶縁膜（図示せず）が、例えば、塗布法やＣＶＤ法を用いて、埋め込まれる。これと同時に、配線領域１５内においても、層間絶縁膜が堆積される。
図１８Ａは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程における、配線領域１５の平面構造を示している。図１８Ｂは、図１８ＡのＨ−Ｈ’線に沿う断面構造、及び、図１８ＡのＫ−Ｋ’線に沿う断面構造を、並べて図示している。また、図１８Ｂには、図１８Ａに示される工程におけるメモリセルアレイ領域１２の第２方向に沿う断面構造も図示されている。
図１８Ａ及び図１８Ｂに示される工程において、図１４Ａ乃至図１７に示される工程と実質的に同じ工程で、基板側から３番目のメモリセルアレイＭ３の構成部材及び導電層が、２番目のメモリセルアレイＭ２の構成部材（積層体）上に順次堆積される。メモリセルアレイＭ２を構成する積層体とメモリセルアレイＭ３を構成するための積層体１００Ｃの第１方向に対する加工が、同時に実行される。メモリセルアレイＭ２，Ｍ３の加工と同時に、第２方向に延在する制御線Ｌ３が形成される。
例えば、この制御線Ｌ３に対して、図１４Ａ乃至図１７に示した工程と同様の工程によって、第２方向側の配線領域内の配線に、リング状のコンタクト部が形成される。
２番目のメモリセルアレイＭ２を構成するセルユニットＣＵ２が形成された後、層間絶縁膜８２が、メモリセルアレイ領域１２内及び配線領域１５内に、堆積される。
そして、メモリセルアレイ領域１２及び配線領域１５内において、第１方向に延在する制御線を形成するための導電層５９Ｂが、層間絶縁膜８２上に堆積される。さらに、導電層５９Ｂ上に、基板側から４番目のメモリセルアレイＭ４の構成部材１００Ｄ’が、形成される。
図１８Ａ及び図１８Ｂに示されるように、構成部材１００Ｄ’上に、図１４Ａ乃至図１６Ｂに示される工程と同様の工程によって、メモリセルアレイ領域１２内において、直線状の側壁マスク９３Ｂが形成され、配線領域１５内において、湾曲部９４Ｂを有する側壁マスク９３Ｂ’が形成される。また、レジストマスク９５Ｂが、湾曲部９４Ｂの開口した部分にまたがるように、積層体１００Ｄ’上に形成される。これによって、リング状のマスクパターン９９Ｂが、配線５１及び導電層５９Ｂ上方に形成される。例えば、リング状のマスクパターン９９Ｂは、マスクパターン９９Ｂより下層の配線レベルに形成されたリング状のコンタクト部４１Ａに対して、上下（第３方向）に重ならない位置に形成される。
湾曲部９４Ｂとレジストマスク９５Ｂとに囲まれた部分は、第1及び第２方向においてある寸法を有する空隙になっている。上層の配線のコンタクト部を形成するためのマスクパターン９９Ｂの空隙の寸法は、下層の配線４０Ａのリング状のコンタクト部４１Ａの開口部４９の寸法と同じでもよいし、異なる寸法でもよい。
図１８Ａ及び図１８Ｂに示すように、リング状のマスクパターン９９Ｂによって形成されるコンタクト部は、配線４０Ａより上層の配線レベルに形成される。
このように、異なる配線レベルの配線にそれぞれ設けられるコンタクト部に対しても、第３方向から見て第２方向（又は、第１方向）に互い隣接する配線において、リング状のコンタクト部が平面内に互い違いにレイアウトされるようにマスクパターンが形成されることによって、リング状のコンタクト部が設けられる配線領域１５の占有面積を小さくできる。
側壁マスク及びレジストマスクを用いて、メモリセルアレイ領域１２内に、第３番目のメモリセルアレイＭ３及び４番目のメモリセルアレイを構成する積層体が形成され、配線領域１５内には、リング状のコンタクト部を有する配線が、形成される。それから、配線領域１５内において、セルユニットの構成部材が除去され、メモリセルアレイ領域１２及び配線領域１５内に、層間絶縁膜が堆積される。
図１９Ａ及び図１９Ｂは、本実施形態の具体例としての抵抗変化メモリの製造工程の一工程をそれぞれ示している。図１９Ａ及び図１９Ｂは、配線領域１５に対する製造工程の一工程の断面構造が図示され、その断面構造は、図１８ＡのＨ−Ｈ’線及びＫ−Ｋ’線に沿う断面に対応している。尚、ここでは、メモリセルアレイ領域１２に対する製造工程の図示は、省略する。
図１９Ａに示されるように、２つの異なる配線レベルに、リング状のコンタクト部４１Ａ，４１Ｂが形成された後、それぞれ異なる配線レベルの配線４０Ａ，４０Ｂに対するコンタクト電極６０Ａを埋め込むためのコンタクトホールＣＨＡ，ＣＨＢが形成される。これらのコンタクトホールＣＨＡ，ＣＨＢは、層間絶縁膜８１，８２，８３内に、一度のエッチングによって形成される。コンタクトホールＣＨＡ，ＣＨＢは、配線４０Ａ，４０Ｂにそれぞれ設けられたリング状のコンタクト部４１Ａ，４１Ｂの上面の一部を露出させるとともに、コンタクト部４１Ａ，４１Ｂの開口４９Ａ，４９Ｂを経由して、配線５０及び配線５１の上面を露出させる。図１９Ｂに示されるように、コンタクトホールＣＨＡ，ＣＨＢ内に、コンタクト電極６０Ａ，６０Ｂが、同時に埋め込まれる。
このように、複数の配線レベルの配線に対して、コンタクトホールＣＨＡ，ＣＨＢが一括に加工（エッチング）されることによって、抵抗変化メモリを製造するための工程数が削減される。
従来のコンタクト電極の形成工程において、ある配線レベルより下層に設けられた複数の配線に対して１つのコンタクト電極が形成される場合、下層及び上層の配線に接続されるコンタクト電極６０Ａのアライメントは、複数の配線レベルの配線のうち、いずれか１つの配線に設定され、他の配線に直接アライメントを合わせることができない。そのため、コンタクト電極と直接アライメントを合わせることが不可能な配線との間のアライメントがずれる可能性がある。これは、抵抗変化メモリの製造歩留まりの低下を、引き起こす可能性がある。製造歩留まりの低下を防止するため、従来の抵抗変化メモリにおいて、配線の寸法やそれに設けられるコンタクト部の寸法、又は、コンタクトホールの寸法を大きくすることによって、アライメントのそれに対するマージンを大きくする必要がある。
また、アライメントのずれにより、コンタクト電極と各配線との接触面積がばらつく。特に、直接アライメントを合わせることができない配線は、コンタクト電極の一部分が配線（コンタクト部）の一部分に接触する（引っ掛かる）のみなので、アライメントのずれの影響は大きくなる。
その結果として、コンタクト電極と各配線との接触抵抗がばらつき、配線の電気的特性がばらつく可能性がある。
本実施形態の半導体装置、例えば、抵抗変化メモリは、配線４０Ａ，４０Ｂに形成されるコンタクト部４１Ａ，４１Ｂは、リング状の平面形状を有する。
コンタクト電極６０Ａ，６０Ｂとリング状のコンタクト部４１Ａ，４１Ｂを有する配線４０Ａ，４０Ｂとのアライメントは、コンタクト部４１Ａ，４１Ｂのリング部４８Ａによって、決定される。
リング状のコンタクト部４１Ｂ，４１Ｂを有する配線４０Ａ，４０Ｂより下層の配線に対するコンタクト電極６０Ａ，６０Ｂのアライメントは、リング状のコンタクト部４１Ａ，４１Ｂの開口部（リング部の内側）４９Ａ，４９Ｂの第１方向の寸法Ｘ１，Ｘ１’及び第２方向の寸法によって、決定される。
つまり、上層の配線４０Ａ，４０Ｂとコンタクト電極６０Ａ，６０Ｂとのアライメントは、リング部４８Ａ，４８Ｂの面積の範囲内で設定され、下層の配線５０，５１とコンタクト電極６０Ａ，６０Ｂとのアライメントは、開口部４９Ａ，４９Ｂの大きさの範囲内で設定される。
それゆえ、本実施形態の具体例としての抵抗変化メモリのように、コンタクト部４１Ａ，４１Ｂがリング状の平面形状を有することによって、コンタクト電極６０Ａ，６０Ｂのアライメント（コンタクトホールの形成位置）は、コンタクト部４１Ａ，４１Ｂとその下方の配線との間のアライメントのずれのみを考慮して決定すればよくなる。
したがって、本例の抵抗変化メモリのように、配線４０Ａ，４０Ｂにリング状のコンタクト部４１Ａ，４１Ｂを形成することによって、複数の配線レベルにまたがって複数の配線４０Ａ，４０Ｂ，５０，５１に共通に接続されるコンタクト電極６０Ａ，６０Ｂにおいて、コンタクト電極６０Ａ，６０Ｂの形成時のアライメントに対する制約は緩和される。
また、コンタクト部４１Ａ，４１Ｂのリング部４８Ａ，４８Ｂの寸法及び面積を、コンタクト電極６０Ａ，６０Ｂとコンタクト部とのアライメントのずれを考慮して設計することで、コンタクト部４１，４１Ｂを有する配線４０Ａ，４０Ｂのそれぞれにおいて、コンタクト電極６０Ａ、６０Ｂとリング状のコンタクト部４１Ａ，４１Ｂとの接触面積Ａ−ｘｙ，Ａ’−ｘｙがばらつくのを抑制できる。
また、リング状のコンタクト部４１Ａ，４１Ｂの上面にコンタクト電極６０Ａ，６０Ｂが接触することにより、コンタクト電極６０Ａ，６０Ｂとコンタクト部４１Ａ，４１Ｂとが第１方向又は第２方向のいずれか、又は、第１及び第２方向の両方に対してあわせずれを起こした場合においても、コンタクト電極６０Ａ，６０Ｂとリング状のコンタクト部４１Ａ，４１Ｂとの接触面積Ａ−ｘｙ，Ａ’−ｘｙがばらつくのを抑制できる。
比較例として、図１６Ａにおいて、レジスト９５Ａを形成せずにリング状のコンタクト部の一部分が分断されている場合を考える。その比較例において、コンタクト電極６０Ａ，６０Ｂとコンタクト部４１Ａ，４１Ｂとが第２方向にアライメントのずれを起こした場合、それらがアライメントのずれを起こさない場合に比較して、コンタクト電極６０Ａ，６０Ｂとコンタクト部４１Ａ，４１Ｂとの接触面積が変化してしまう。その結果として、コンタクト電極６０Ａ，６０Ｂと配線４０Ａ，４０Ｂとの接触抵抗が変化する。
一方、コンタクト部４１，４１Ｂがリング状の平面形状を有することによって、コンタクト電極６０Ａ，６０Ｂとコンタクト部４１Ａ，４１Ｂとが第１又は第２方向のいずれか、又は、第１及び第２方向の両方の方向にアライメントのずれを起こした場合であっても、コンタクト電極６０Ａ，６０Ｂとリング状のコンタクト部４１Ａ，４１Ｂとの接触面積Ａ−ｘｙ，Ａ’−ｘｙは、一定になる。その結果として、コンタクト電極６０Ａ，６０Ｂと配線４０Ａ，４０Ｂとの接触抵抗が変化することを防止できる。
上層の配線４０Ａ，４０Ｂに対するのと同様に、下層の配線５０，５１に対しても、コンタクト部４１Ａ，４１Ｂの開口部４９Ａ，４９Ｂの寸法及び面積を調整することによって、コンタクト電極６０Ａ，６０Ｂと配線５０，５１との接触面積Ｂ−ｘｙ，Ｂ−ｘｙ’のばらつきを抑制できる。
加えて、コンタクト部４１Ａ，４０Ｂの開口部（リング部４８Ａ，４８Ｂの内側）４９Ａ，４９Ｂの大きさを制御することによって、下層の配線５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触面積Ｂ−ｘｙ，Ｂ’−ｘｙを、上層の配線４０Ａ，４０Ｂとコンタクト電極６０Ａ，６０Ｂとの接触面積Ａ−ｘｙ，Ａ’−ｘｙを考慮して、設定できる。
それゆえ、接触面積のばらつきに起因して、配線の接触抵抗がばらつくのを抑制できる。
尚、コンタクト部４１Ａ，４１Ｂのリング部４８Ａ，４８Ｂ及び開口部４８Ａ，４８Ｂの寸法は、図１４Ａ乃至図１８Ｂに示される工程で形成される芯材の突起部の大きさ、配線領域１５内における側壁マスクの寸法、レジストマスクの寸法及びレジストマスクの湾曲部に対する形成位置によって、制御できる。
この後、メモリセルアレイ領域１２内のメモリセルアレイ及び配線の数が所定の積層数になるまで、図１４Ａ乃至図１８Ｂに示される工程と実質的に同様の工程が繰り返し実行される。
尚、ここでは、メモリセルアレイ領域１２の第１方向に隣接する配線領域１５に対する製造工程について述べたが、メモリセルアレイ領域１２の第２方向に隣接する配線領域においても、制御線及び配線の配線レベルが異なるのみで、図１４Ａ乃至図１８Ｂを用いて説明した工程と、実質的に同じ工程で、リング状のコンタクト部を有する配線及び各配線レベルの配線に接続されるコンタクト電極を形成できる。
ここでは、リング状のコンタクト部を形成するためのマスクは、側壁マスク及びレジストマスクを組み合せて形成されたが、リング状のコンタクト部を形成するためのマスクは、レジストマスクのみで形成されてもよい。
以上の工程によって、図８乃至図１３に示されるような、本実施形態の具体例としての抵抗変化メモリが完成する。
図８乃至図１３を用いて説明したように、配線領域１５内の配線４０Ａ，４０Ｂは、リング状のコンタクト部４１Ａ，４１Ｂを有する。コンタクト電極６０Ａ，６０Ｂは、コンタクト部４１Ａ，４１Ｂのリング部４８Ａ，４８Ｂに接触することによって、上層の配線４０Ａ，４０Ｂに電気的に接続される。これとともに、コンタクト電極６０Ａ，６０Ｂは、リング状のコンタクト部４１Ａ，４１Ｂの開口部４９Ａ，４９Ｂを経由して、下層の配線５０，５１，に電気的に接続される。
これによって、抵抗変化メモリのように、１つのコンタクト電極６０が積層された複数の配線４０Ａ，４０Ｂ，５０，５１にまたがって設けられる半導体装置において、下層の配線５０，５１に対するコンタクト電極６０Ａ，６０Ｂのアライメントは、コンタクト部４１Ａ，４１Ｂのリング部４８Ａの内側（開口部４９Ａ，４０Ｂ）の寸法／位置で決定される。
そのため、各配線４０Ａ，４０Ｂ，５０，５１とコンタクト電極６０Ａ，６０Ｂとのアライメントの制約、例えば、配線間のアスペクト比や近接効果による配線の寸法の変化など、プロセス的な観点からの配線−コンタクト電極間のアライメントの制約は緩和される。
それゆえ、本実施形態によれば、配線レベルの異なる配線間に接続されるコンタクト電極のアライメントのずれに対するマージンを確保できる。
リング状のコンタクト部４１Ａ，４１Ｂを有する上層の配線４０Ａ，４０Ｂとコンタクト電極６０Ａ，６０Ｂの接触面積は、コンタクト部４１Ａ，４１Ｂのリング部４８Ａ，４８Ｂの大きさ（線幅）によって、決定される。下層の配線５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触面積は、開口部４９Ａ，４９Ｂの大きさによって、決定される。
そのため、コンタクト部４１Ａ，４１Ｂにおけるリング部４８Ａ，４８Ｂの寸法及び開口部４９Ａ，４９Ｂの寸法を調整（制御）することによって、各配線４０Ａ，４０Ｂ，５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触面積を実質的に同じにでき、接触抵抗のばらつきを抑制できる。それゆえ、本実施形態によれば、各配線に生じる電気的特性のばらつきを抑制できる。
ここで、リング部４８Ａ，４８Ｂの線幅を大きくした場合、上部電極部６１の寸法Ｘｃｅ，Ｙｃｅを大きくでき、コンタクト電極６０の上部電極部６１とコンタクト部４１との接触面積を大きくできる。その結果として、上層の配線４０Ａ,４０Ｂとコンタクト電極６０Ａ，６０Ｂとの接触抵抗を低減できる。
また、開口部４９Ａ，４９Ｂの面積は大きくなる。下層の配線５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触面積は、開口部４９の寸法によって、調整（制御）できる。それゆえ、開口部４９Ａ，４９Ｂの面積を大きくすることによって、下層の配線５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触面積を大きくでき、コンタクト電極６０Ａ，６０Ｂと下層の配線層５０，５１との間の接触抵抗を低減できる。
このように、本実施形態において、リング部４８Ａ，４８Ｂ及び開口部４９の面積を調整することによって、配線５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触抵抗を小さくできる。また、リング部４８Ａ，４８Ｂの線幅や開口部４９の面積を調整することによって、下層の配線５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触面積を、上層の配線４０Ａ，４０Ｂとコンタクト電極６０Ａ，６０Ｂとの接触面積と同じできる。この結果として、上層の配線４０Ａ，４０Ｂとコンタクト電極６０Ａ，６０Ｂとの接触抵抗の大きさを、下層の配線５０，５１とコンタクト電極６０Ａ，６０Ｂとの接触抵抗の大きさと同じにでき、各配線に生じる接触抵抗のばらつきを低減できる。
以上のように、本実施形態に係る半導体装置（例えば、抵抗変化メモリ）の製造方法は、配線のアライメントのずれの発生及び配線の電気的特性のばらつきを抑制した半導体装置を製造できる。その結果、本実施形態に係る半導体装置の製造方法によれば、コンタクト電極と配線とを安定して接続できる半導体装置を提供できる。
（３） 変形例
図２０乃至図２３を用いて、本実施形態に係る半導体装置（例えば、抵抗変化メモリ）の変形例について、説明する。
図１６Ａ及び図１８Ａを用いて説明したように、側壁マスクの湾曲した部分（湾曲部）とレジストマスクとを組み合わせることによって、平面形状がリング状のマスクパターンが形成される。このリング状のマスクパターンに基づいて、導電層が加工されることによって、平面形状がリング状のコンタクト部が、配線に形成される。
側壁マスクとレジストマスクとを組み合わせることによって、１つのマスクパターンが形成される場合、側壁マスクの湾曲部に対するレジストマスクの形成位置に応じて、リング状のコンタクト部の平面形状が変化する。
図２０は、側壁マスクの湾曲部９４とレジストマスク９５のレイアウトを示す平面図である。側壁マスクの湾曲部９４に囲まれた部分の内側（開口４９Ｘ）のｘ方向における寸法ＤＸ１は、側壁マスクを形成するための芯材の突起部（図１４Ｂ参照）のｘ方向（図１４Ｂの第１方向）の寸法によって設定され、湾曲部９４に囲まれた部分の内側（開口４９Ｘ）のｙ方向における寸法ＤＹ１は、芯材の突起部のｙ方向（図１４Ｂの第２方向）の寸法によって設定される。
レジストマスク９５は、リング状のマスクパターンを形成するために、湾曲部９４によって形成された開口４９Ｘをｘ方向に架橋するように、湾曲部９４によって分断された側壁マスク９３の一端及び他端にまたがって形成される。このため、レジストマスク９５のｘ方向における寸法ＤＬ１は、開口４９Ｘのｘ方向における寸法ＤＸ１以上になっている。
但し、リング状のマスクパターンを形成するために、レジストマスク９５が開口４９Ｘの全体を覆わないように、レジストマスク９５のｙ方向の寸法ＤＷ１や湾曲部９４上におけるレジストマスク９５の形成位置が調整されることが、必要である。
レジストマスク９５のｙ方向における寸法ＤＷ１及び湾曲部９５に対するレジストマスクの形成位置に応じて、リング状のコンタクト部の平面形状は変形する。
図２１Ａ及び図２１Ｂは、本実施形態の半導体装置（例えば、抵抗変化メモリ）の変形例において、配線に設けられたリング状のコンタクト部４１Ｖ，４１Ｘの平面構造をそれぞれ示している。
例えば、図２０において、レジストマスクの寸法ＤＷ１が側壁マスク９３のｙ方向の寸法（線幅）ＭＷより大きい場合、図２１Ａに示されるように、リング状のコンタクト部４１Ｖは、配線から湾曲している部分（第１の部分）４８と、湾曲部４８の反対側に突出した（凸した）部分（第２の部）４７Ｂを、有する。
図２０のレジストマスク９５の形成位置が、側壁マスク９３上において湾曲部（リング部）が湾曲する側と反対側にずれた場合も、図２１Ａのように、コンタクト部４１Ｖに突出部４７Ａが形成される。
第２の部分４７Ａの線幅（ｙ方向の寸法）ＲＷａは、例えば、第１の部分４８の線幅ＲＷよりも太い。尚、第２の部分４７Ａの線幅ＲＷａは、例えば、配線４０の線幅より太い。リング部４８の線幅ＲＷは、例えば、配線４０の線幅以上になっている。また、配線の延在方向（ｙ方向）における突出部の寸法ｄＲＷ１は、図２０における配線４０からレジストマスク９５がｙ方向に突出した大きさに依存する。例えば、配線４０の幅（側壁マスク９３の線幅ＭＷ）が第１の部分４８の線幅ＲＷよりも細い場合、マスクの湾曲する側の反対側にコンタクトホールの形成位置がずれた場合におけるアライメントのマージンが小さくなってしまう。そこで、レジストマスク９５の寸法ＤＷ１を側壁マスク９３の線幅ＭＷよりも太くすることによって、マスクの湾曲する側の反対側にコンタクトホールの形成位置がずれた場合におけるアライメントのマージンを大きくできる。この結果として、コンタクト電極と配線とを安定に接続できる。
配線の延在方向（ｘ方向）における突出部の寸法ｄＬＡ１は、図２０のレジストマスク９５のｘ方向の寸法ＤＬ１に依存する。ｘ方向における凸部４７Ａの寸法は、リング部４８の内側（開口４９）のｘ方向の寸法より大きい。但し、配線の延在方向（ｘ方向）における突出部の寸法ｄＬＡ１は、リング部４８の外側のｘ方向の寸法ＲＷｘより小さい場合もあるし、リング部４８の外側のｘ方向の寸法ＲＷｘ以上の場合もある。
これとは反対に、図２０のレジストマスク９５のｙ方向の寸法ＤＷ１が、側壁マスク９３のｙ方向の寸法（形成される配線の線幅）ＭＷより小さい場合、又は、図２０のレジストマスク９５の形成位置が、湾曲部（リング部）９４が突出する側にずれた場合、コンタクト部４１Ｘは、そのリング部４８の湾曲した部分に対向する部分が、リング部４８の湾曲する側に窪んだ（凹んだ）形状を有する。また、配線の延在方向（ｙ方向）における窪みの寸法ｄＲＷ２は、図２０における配線４０からレジストマスク９５がｙ方向に窪んだ大きさに依存する。
上述の例において、配線に設けられたコンタクト部のリング部及び開口部は、四角形状の平面形状の平面形状を有する構造が示されているが、マスク（芯材）の形状やエッチングの条件に応じて、コンタクト部の平面形状が変形する場合もある。
図２２Ａ及び図２２Ｂは、本実施形態の半導体装置（例えば、抵抗変化メモリ）の変形例において、配線に設けられたリング状のコンタクト部４１Ｖ，４１Ｘの平面構造をそれぞれ示している。
例えば、図２２Ａに示されるように、コンタクト部４１Ｙのリング部４８Ｙの平面形状が、楕円形状や円形状のように、曲線を含むパターンとなる場合がある。この場合、開口部４９Ｙの平面形状も、楕円形状や円形状になる。
また、図２２Ｂに示されるように、コンタクト部４１Ｚのリング部４８Ｚの平面形状は、四角形状の角が欠けた形状となり、リング部４８Ｚは多角形状の平面形状を有する場合もある。これと同様に、開口部４９Ｚも、その角が欠け、多角形状になる。また、リング部４８Ｚ及び開口部４９Ｚは、四角形状の角が丸くなった形状となる場合もある。
図２３は、本実施形態の半導体装置（例えば、抵抗変化メモリ）の変形例において、配線４０Ｘ，４０Ｙに設けられたリング状のコンタクト部７１Ｘ，７１Ｙ及びコンタクト電極６０Ｚの断面構造を示している。
上述の例では、１つのコンタクト電極が、配線に設けられたリング状のコンタクト部を経由して、積層された２つの配線にまたがって形成される場合について、例示されている。但し、図２３に示されるように、コンタクト電極６０Ｚは、リング状のコンタクト部７１Ｘ，７１Ｙの開口部を経由して、３つの以上の配線４０Ｘ，４０Ｙ，４０Ｚにまたがって、形成されてもよい。
この場合においても、層間絶縁膜（図示せず）に形成されるコンタクトホールの寸法Ｄ１、コンタクト部７０Ｘ，７０Ｙのリング部７８Ｘ，７８Ｙの寸法ＲＷ１，ＲＷ２及びコンタクト部７０Ｘ，７０Ｙの開口部７９Ｘ，７９Ｙの寸法Ｄ２，Ｄ３を調整（制御）することによって、各配線４０Ｘ，４０Ｙ，４０Ｚとコンタクト電極６０Ｚとの接触面積を実質的に同じにできる。
図２３に示すように、１つのコンタクト電極６０Ｚが、複数のコンタクト部７１Ｘ，７１Ｙの開口部７９Ｘ，７９Ｙを経由する場合、上層に位置するコンタクト部７１Ｘの開口部７９Ｘの寸法Ｄ２が、そのコンタクト部７１Ｘより下層のコンタクト部７１Ｙの開口部７９Ｙの寸法Ｄ３より大きくなっている。
尚、配線４０Ｘに接続されたコンタクト部７１Ｘと基板１１上の配線４０Ｚとの間のコンタクト部７１Ｙは、配線に接続されない中間層であってもよい。
また、図２３に示されるように、コンタクト電極６０Ｚの各部分６１，６２，６３は、積層される配線４０Ｘ，４０Ｙ，４０Ｚの間隔Ｈ１，Ｈ２，Ｈ３に依存して、その上面側の寸法が底面側の寸法より大きいテーパー状（台形状）の断面形状を有する場合がある。間隔Ｈ１，Ｈ２，Ｈ３は、例えば、配線間に介在する層間絶縁膜（図示せず）の膜厚に相当する。
図２１Ａ乃至図２３に示される本実施形態の半導体装置（例えば、抵抗変化メモリ）の変形例であっても、上述の基本例及び適用例で述べた効果と同様の効果が得られる。
尚、コンタクト部の平面形状は、リング状の平面形状を有していれば、半導体装置（例えば、抵抗変化メモリ）の全てのコンタクト部が同じ平面形状を有せずともよく、コンタクト部の平面形状は、ある配線では四角形状であり、他の配線では楕円形状であってもよい。
以上のように、本実施形態の半導体装置の変形例においても、コンタクト電極と配線とを安定して接続できる。
［その他］
本実施形態に係る半導体装置は、ＲｅＲＡＭやＰＣＲＡＭなどの抵抗変化メモリに適用できる。
また、本実施形態において、クロスポイント型メモリセルアレイを有する抵抗変化メモリについて説明したが、本発明の例は、それに限定されない。例えば、ＢｉＣＳ（Bit Cost Scalable）技術で形成されたフラッシュメモリ（ＢｉＣＳメモリ）の配線に、本実施形態で述べたリング状のコンタクト部を適用できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１：抵抗変化メモリ、２：クロスポイント型メモリセルアレイ、ＣＵ，ＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４：セルユニット、２０：メモリ素子、３０：非オーミック素子、４１，４１Ａ，４１Ｂ：コンタクト部、４８，４８Ａ，４８Ｂ：リング部、４９，４９Ａ，４９Ｂ：開口部、４７Ａ：第２の部分、６０，６０Ａ，６０Ｂ：コンタクト電極、５０，５１：配線、Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５：制御線、９１，９１’：芯材、９２：突起部、９３，９３’：側壁マスク、９４Ａ，９４Ｂ：湾曲部、９５Ａ，９５Ｂ：レジストマスク。

Claims (5)

  1. 基板と、
    平面形状がリング状の第１のコンタクト部を有する第１の配線と、前記第１の配線より下層に設けられる第２の配線と、前記第１のコンタクト部の前記リング状の部分を貫通して、前記第１の配線と前記第２の配線とを電気的に接続するコンタクト電極とを含み、前記基板上に設けられる配線領域と、
    を具備し、
    前記第１のコンタクト部は、
    前記第１の配線から前記第１の配線の延在方向に交差する方向に突出した第１の部分と、
    前記第１の部分が突出した側に対して反対側に突出し、前記第１の部分の線幅よりも広い線幅を有する第２の部分と、
    を含む、
    ことを特徴とする半導体装置。
  2. 前記配線領域は、平面形状がリング状の第２のコンタクト部を有し、平面内において、前記第１の配線に隣り合う位置に配置される第３の配線を、さらに含み、
    前記第１のコンタクト部は、前記基板表面に対して水平方向において、前記第３の配線側に突出し、
    前記第２のコンタクト部は、前記基板表面に対して水平方向において、前記第１の配線側に突出し、
    前記第１のコンタクト部と前記第２のコンタクト部の突出する向きは、互い違いになっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記配線領域は、平面形状がリング状の第３のコンタクト部を有し、前記第１の配線と異なる配線レベルに設けられた第４の配線を、さらに含み、
    前記基板表面に対して垂直方向において、前記第３のコンタクト部は、前記１のコンタクト部と上下に重ならない位置に設けられていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記コンタクト電極は、前記第１のコンタクト部の上面上の第１の電極部と、前記第１のコンタクト部の前記リング状の部分を貫通し、且つ、前記第２の配線に接触する第２の電極部とを有し、
    前記基板表面に対して水平方向における前記第１の電極部の寸法は、前記基板表面に対して水平方向における前記第２の電極部の寸法より大きい、
    ことを特徴とする請求項１乃至３のうちいずれか１項に記載の半導体装置。
  5. 抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子を含むセルユニットと、
    第１の方向に延在し、前記セルユニットの一端に接続される第１の制御線と、前記第１の方向と交差する第２の方向に延在し、前記セルユニットの他端に接続される第２の制御線とを含み、前記配線領域に隣接して前記基板上に設けられるクロスポイント型メモリセルアレイを、さらに具備し、
    前記第１の配線は、第１の制御線に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5595977B2 (ja) * 2011-05-27 2014-09-24 株式会社東芝 半導体記憶装置、その製造方法及びコンタクト構造の形成方法
US8728940B2 (en) 2012-01-26 2014-05-20 Micron Technology, Inc. Memory arrays and methods of forming same
KR20130134918A (ko) * 2012-05-31 2013-12-10 삼성전자주식회사 불휘발성 메모리를 포함하는 컴퓨터 시스템 및 컴퓨터 시스템의 동작방법
US8885382B2 (en) 2012-06-29 2014-11-11 Intel Corporation Compact socket connection to cross-point array
US9257484B2 (en) 2013-01-30 2016-02-09 Kabushiki Kaisha Toshiba Non-volatile memory device and method of manufacturing the same
JP2014150234A (ja) * 2013-01-30 2014-08-21 Toshiba Corp 不揮発性記憶装置およびその製造方法
US9130020B2 (en) * 2013-02-01 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9443763B2 (en) 2013-09-12 2016-09-13 Micron Technology, Inc. Methods for forming interconnections between top electrodes in memory cells by a two-step chemical-mechanical polishing (CMP) process
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
US20150372223A1 (en) * 2014-06-18 2015-12-24 Crocus Technology Inc. Strap Configuration to Reduce Mechanical Stress Applied to Stress Sensitive Devices
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9361418B2 (en) * 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
US20160163634A1 (en) * 2014-10-03 2016-06-09 Edward Seymour Power reduced computing
JP2016192443A (ja) * 2015-03-30 2016-11-10 株式会社東芝 記憶装置
US10043852B2 (en) * 2015-08-11 2018-08-07 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
JP2018157020A (ja) 2017-03-16 2018-10-04 東芝メモリ株式会社 記憶装置及びその製造方法
US10157667B2 (en) 2017-04-28 2018-12-18 Micron Technology, Inc. Mixed cross point memory
US10833059B2 (en) * 2018-12-07 2020-11-10 Micron Technology, Inc. Integrated assemblies comprising vertically-stacked decks of memory arrays
US11393832B2 (en) * 2020-07-15 2022-07-19 Ferroelectric Memory Gmbh Memory cell arrangement
US11101291B2 (en) 2020-07-15 2021-08-24 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof
US11309034B2 (en) 2020-07-15 2022-04-19 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof
TWI775427B (zh) 2021-05-07 2022-08-21 財團法人工業技術研究院 鐵電記憶體

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3522470B2 (ja) * 1996-12-04 2004-04-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH11121618A (ja) * 1997-10-16 1999-04-30 Sony Corp 半導体装置の製造方法
JP2000091423A (ja) * 1998-09-16 2000-03-31 Nec Corp 多層配線半導体装置及びその製造方法
JP4660095B2 (ja) 2002-04-04 2011-03-30 株式会社東芝 相変化メモリ装置
JP2006512776A (ja) * 2002-12-31 2006-04-13 マトリックス セミコンダクター インコーポレイテッド 直列接続されたトランジスタ列を組込んだプログラマブルメモリアレイ構造およびこの構造を製造して作動させるための方法
US7112815B2 (en) * 2004-02-25 2006-09-26 Micron Technology, Inc. Multi-layer memory arrays
JP2005268480A (ja) * 2004-03-18 2005-09-29 Toshiba Corp 半導体記憶装置
US7199050B2 (en) * 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
US7300857B2 (en) * 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP2008147447A (ja) 2006-12-11 2008-06-26 Toshiba Corp 半導体集積回路装置
JP5175526B2 (ja) 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5288933B2 (ja) * 2008-08-08 2013-09-11 株式会社東芝 半導体記憶装置及びその製造方法
JP5550239B2 (ja) 2009-01-26 2014-07-16 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法

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