KR20050064782A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 마스크 공정마진 및 고집적화에 필요한 정전용량을 확보하기 위하여, 하부전극용 도전층이 증착된 반도체기판 상에 포지티브형 감광막을 도포하고 하부전극의 장축 방향으로 라인패턴이 형성된 제1노광마스크로 제1노광공정과, 하부전극의 단축 방향으로 라인패턴이 형성된 제2노광마스크로 제2노광공정의 이중 노광 공정을 이용하여 하부전극으로 예정된 영역에 감광막패턴을 형성하고 상기 감광막패턴 사이를 매립하는 하드마스크층 패턴을 형성한 다음, 이를 마스크로 하여 하부전극을 형성하고 후속 공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성할 수 있도록 하며 마스크 공정의 마진을 확보할 수 있도록 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 캐패시터의 형성공정시 마스크 단계에서의 공정 마진을 확보하고 후속 공정시 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 하부전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 하부전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.
현재 디램의 캐패시터 형성공정은 홀 형태 ( hole type ) 의 마스크 공정시 취약한 공정마진을 갖게 된다.
또한, 하부전극의 형성공정시 하부전극의 모양이 타원 형태라 모서리 부분의 라운딩이 심하여 고집적화에 충분한 정전용량을 확보할 수 없을 뿐만 아니라, 하부전극이 완성시 이웃하는 하부전극 간에 붙음 현상 ( leaning ) 이 유발될 수 있다.
도 1 및 도 2 는 종래기술에 따라 형성되는 하부전극의 평면 셈사진을 도시한 것이다.
상기 도 1 은 하부전극용 산화막의 제거공정 전의 형태를 도시한 것이다.
상기 도 2 는 하부전극용 산화막을 제거하고 표면에 반구형 실리콘이 형성된 하부전극을 형성한 것을 도시한 것으로, 이웃하는 하부전극 간에 붙음 ( leaning ) 현상이 유발된 것을 도시한다.
도 3 및 도 4 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 평면도 및 단면도로서, 상기 도 4 는 상기 도 3 의 ⓐ-ⓐ 절단면에 따라 도시한 단면도이다. 여기서, 상기 도 3 및 도 4 는 홀 형태 ( hole type ) 로 하부전극을 형성하는 방법을 도시한 것이다.
도 3 및 도 4 를 참조하면, 소정의 하부구조물이 구비되는 반도체기판(21) 상에 하부전극용 산화막(23)을 형성하고 그 상부에 하드마스크층(25)을 형성한다. 이때, 상기 하부구조물은, 소자분리막(도시안됨), 워드라인(도시안됨), 비트라인(도시안됨) 및 하부전극 콘택플러그(도시안됨) 등이 형성된 것이다.
그리고, 상기 하드마스크층(25) 상부에 감광막(도시안됨)을 형성하고, 상기 하부전극 마스크를 이용한 노광 및 현상공정으로 감광막패턴(27)을 형성한다.
그 다음, 상기 감광막패턴(27)을 마스크로 하는 식각공정으로 상기 하드마스크층(25)을 패터닝하고 이를 이용하여 상기 하부전극용 산화막(23)을 식각한다.
후속 공정으로, 하부전극, 유전체막 및 상부전극으로 형성되는 캐패시터를 형성한다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 마스크 공정시 공정마진이 부족하고 완성된 하부전극 간의 붙음 현상이 유발될 수 있어 반도체소자의 고집적화에 충분한 정전용량을 확보하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 마스크 공정의 공정 마진을 확보하고 반도체소자의 고집적화에 충분한 정전용량을 갖는 안정된 캐패시터를 형성할 수 있도록 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
하부전극용 산화막이 형성된 반도체기판 상에 포지티브형 감광막을 도포하는 공정과,
하부전극의 장축 방향으로 라인패턴이 형성된 제1노광마스크로 제1노광하는 공정과,
하부전극의 단축 방향으로 라인패턴이 형성된 제2노광마스크로 제2노광하여 이중 노광하는 공정과,
상기 제1,2노광공정으로 노광된 부분을 제거하여 하부전극으로 예정된 영역 상에 감광막패턴을 형성하는 공정과,
상기 감광막패턴 사이를 매립하는 하드마스크층 패턴을 형성하는 공정과,
상기 감광막패턴을 제거하고 상기 하드마스크층 패턴을 이용하여 하부전극을 형성하는 공정을 포함하는 것과,
상기 제1노광마스크는 직사각형 평면구조를 갖는 하부전극의 단축 길이 만큼 선폭을 갖는 라인 형태의 차광패턴이 하부전극 영역에 중첩되며 상기 하부전극의 장축방향으로 형성된 것과,
상기 제2노광마스크는 직사각형 평면구조를 갖는 하부전극의 장축 길이 만큼 선폭을 갖는 라인 형태의 차광패턴이 하부전극 영역에 중첩되며 상기 하부전극의 단축방향으로 형성되되,
상기 차광패턴은 상기 하부전극의 단축 방향으로 상기 차광패턴의 내측에 보조 투광영역이 30 ∼ 60 ㎚ 크기의 선폭으로 구비되는 것과,
상기 하드마스크층 패턴의 형성공정은 상기 감광막패턴 사이를 매립하는 하드마스크층을 전체표면상부에 형성하는 공정과, 상기 감광막패턴을 노출시키는 평탄화식각공정으로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 5 내지 도 8 은 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 것으로, 필라 형 ( pillar type ) 의 하부전극을 형성할 수 있는 감광막패턴을 형성하고 이를 이용하여 홀 타입의 하부전극을 형성하는 방법에 관한 것이다.
도 5 은 하부전극을 패터닝하기 위한 제1노광마스크(31)를 도시한 평면도로서, 크롬으로 형성되는 차광패턴(33)과 투광영역(35)이 구비된 것이다.
이때, 상기 차광패턴(33)은 직사각형 평면구조를 갖는 하부전극의 단축 길이 만큼 선폭을 갖는 라인패턴 형태로 하부전극 영역에 중첩되며 상기 하부전극의 장축방향으로 형성된 것이다.
상기 투광영역(35)은 후속 공정에서 하부전극의 단축방향으로 상기 하부전극을 일정거리를 이격되어 형성되도록 한다.
도 6 는 상기 하부전극을 패터닝하기 위한 제2노광마스크(41)를 도시한 평면도로서, 크롬으로 형성되는 차광패턴(43), 투광영역(45) 및 보조 투광영역(47)을 도시한 것이다.
이때, 상기 차광패턴(43)은 직사각형 평면구조를 갖는 하부전극의 장축 길이 만큼 선폭을 갖는 라인패턴 형태로 하부전극 영역에 중첩되며 상기 하부전극의 단축방향으로 형성된 것이다.
상기 투광영역(45)은 상기 차광패턴(43)이 하부전극의 장축 방향으로 일정거리 이격되어 형성되도록 한다.
상기 보조 투광영역(47)은 상기 차광패턴(43)과 같은 방향으로 형성되어 후속 노광 및 현상 공정으로 패터닝되지 않을 정도로 작은 선폭으로 형성된 것이다.
도 7 및 도 8 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 평면도 및 단면도로서, 상기 도 8 은 상기 도 7 의 ⓑ-ⓑ 절단면에 따라 도시한 단면도이다.
도 7 및 도 8 를 참조하면, 소정의 하부구조물이 구비되는 반도체기판(61) 상에 하부전극용 산화막(63)을 형성하고 그 상부에 감광막패턴(65)을 형성한다. 이때, 상기 하부구조물은, 소자분리막(도시안됨), 워드라인(도시안됨), 비트라인(도시안됨) 및 하부전극 콘택플러그(도시안됨) 등이 형성된 것이다.
이때, 상기 감광막패턴(65)은 저장전극으로 예정된 부분의 상측에 형성된 것으로, 상기 하부전극용 산화막(63) 상에 포지티브형 감광막을 도포하고 상기 제1노광마스크(31)를 이용한 제1노광공정과 제2노광마스크(41)를 이용한 제2노광공정의 이중 노광 공정을 이용하여 노광한 다음, 현상공정을 실시하여 형성한 것이다.
그 다음, 상기 감광막패턴(65) 사이를 매립하는 하드마스크층(67)을 전체표면상부에 형성한다. 이때, 상기 하드마스크층(67)은 질화막으로 형성한 것이다.
그리고, 상기 감광막패턴(65)이 노출될 때까지 평탄화식각하여 상기 감광막패턴(65) 사이를 매립하는 평탄화된 하드마스크층(67) 패턴을 형성한다.
후속 공정으로, 상기 감광막패턴(65)을 제거하고 상기 하드마스크층(67) 패턴을 마스크로 하여 하부전극용 산화막(63)을 식각한다.
상기 하부전극용 산화막(63)을 이용하여 삼차원 구조의 하부전극(도시안됨)을 형성하고 그 표면에 유전체막(도시안됨) 및 상부전극(도시안됨)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 두 개의 노광마스크를 이용한 이중 노광 방법으로 마스크 공정 마진을 확보할 수 있도록 하고 하부전극 영역을 예정된 크기로 형성할 수 있도록 하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있도록 하여 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
도 1 및 도 2 는 종래기술에 따라 형성된 반도체소자를 도시한 평면 셈사진.
도 3 및 도 4 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 평면도 및 단면도.
도 5 및 도 6 은 본 발명의 실시예에 따라 형성된 제1노광마스크 및 제2노광마스크를 도시한 평면도.
도 7 및 도 8 은 본 발명의 실시예에 따라 형성된 반도체소자의 캐패시터 형성방법을 도시한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
21,61 : 반도체기판 23,63 : 하부전극용 산화막
25,67 : 하드마스크층 27,65 : 감광막패턴
31 : 제1노광마스크 33,43 : 차광패턴
35,45 : 투광영역 41 : 제2노광마스크
47 : 보조 투광영역

Claims (5)

  1. 하부전극용 산화막이 형성된 반도체기판 상에 포지티브형 감광막을 도포하는 공정과,
    하부전극의 장축 방향으로 라인패턴이 형성된 제1노광마스크로 제1노광하는 공정과,
    하부전극의 단축 방향으로 라인패턴이 형성된 제2노광마스크로 제2노광하여 이중 노광하는 공정과,
    상기 제1,2노광공정으로 노광된 부분을 제거하여 하부전극으로 예정된 영역 상에 감광막패턴을 형성하는 공정과,
    상기 감광막패턴 사이를 매립하는 하드마스크층 패턴을 형성하는 공정과,
    상기 감광막패턴을 제거하고 상기 하드마스크층 패턴을 이용하여 하부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 제1노광마스크는 직사각형 평면구조를 갖는 하부전극의 단축 길이 만큼 선폭을 갖는 라인 형태의 차광패턴이 하부전극 영역에 중첩되며 상기 하부전극의 장축방향으로 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 제2노광마스크는 직사각형 평면구조를 갖는 하부전극의 장축 길이 만큼 선폭을 갖는 라인 형태의 차광패턴이 하부전극 영역에 중첩되며 상기 하부전극의 단축방향으로 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 3 항에 있어서,
    상기 차광패턴은 상기 하부전극의 단축 방향으로 상기 차광패턴의 내측에 보조 투광영역이 30 ∼ 60 ㎚ 크기의 선폭으로 구비되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 하드마스크층 패턴의 형성공정은 상기 감광막패턴 사이를 매립하는 하드마스크층을 전체표면상부에 형성하는 공정과, 상기 감광막패턴을 노출시키는 평탄화식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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