KR100277875B1 - 커패시터 제조방법 - Google Patents

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Abstract

본 발명은 핀구조의 스토리지전극을 형성함에 있어서, 한 번의 폴리실리콘층의 형성을 통해 형성함으로써, 공정을 간략화시키고 커패시턴스 또한 증가시키는데 적당한 커패시터 제조방법을 제공하기 위한 것으로써, 셀 트랜지스터가 형성된 반도체기판상에 제1포토레지스트를 도포한 후, 스토리지노드에 상응하는 영역을 제외한 나머지영역을 노광시키는 공정과, 상기 제1포토레지스트상에 제2포토레지스트를 도포한 후, 비노광영역이 상기 제1포토레지스트상에 제2포토레지스트를 도포한 후, 비노광영역이 상기 제1포토레지스트의 비노광영역보다 작도록 선택적으로 노광시키는 공정과, 상기 제2포토레지스트상에 제3포토레지스트를 도포한 후, 비노광영역이 상기 제2포토레지스트의 비노광영역보다 크도록 선택적으로 노광시크는 공정과, 상기 제1, 제2, 제3포토레지트스를 동시에 현상하는 공정과, 비노광영역의 제1, 제2, 제3포토레지스트를 포함한 전면에 절연층을 형성하고 상기 제3포토레지스트의 표면이 노출될 때가지 절연층을 식각하는 공정, 비노광영역의 제1, 제2, 제3포토레지스트를 제거한 후, 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층을 패터닝하여 스토리지전극을 형성하고, 상기 스트리지전극상에 커패시터 유전체막과 플레이트전극을 차례로 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

커패시터 제조방법
본 발명은 반도체소자에 관한 것으로 특히, 핀구조의 커패시터제조에 있어서 커패시턴스를 증가시키는데 적당한 커패시터 제조방법에 관한 것이다.
이하, 종래기술에 따른 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
제1(a)도 내지 제1(f)도는 종래 커패시터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 제1(a)도에 도시한 바와같이, 필드산화막(12)이 형성된 반도체기판(11)의 액티브영역에 게이트전극(13), 소오스 및 드레인 불순물영역(14, 14a)을 갖는 셀트랜지스터를 형성한다.
여기서, 상기 게이트전극(13)의 양측면에는 절연측벽(15)이 형성된다.
이어, 제1(b)도에 도시한 바와같이, 상기 셀 트랜지스터를 포함한 기판(11)전면에 제1절연층(16)을 두껍게 형성한 후, 상기 소오스 및 드레인 불순물영역(14, 14a)중 일분순물영역이 노출되도록 콘택홀을 형성하고, 상기 콘택홀을 통해 상기 노출된 불순물영역과 연결되도록 제1폴리실리콘층(17)을 형성한다.
그리고, 제1(c)도에 도시한 바와같이, 상기 제1폴리실리콘층(17)상에 제2절연층(18)을 형성하고, 상기 콘택홀영역에 상응하는 제1폴리실리콘층(17)을 노출시킨다.
이후, 노출된 제1폴리실리콘층(17)을 포함한 제2절연층(18)전면에 제2폴리실리콘층(19)을 형성한다.
이어, 상기 제2폴리실리콘층(19)상에 포토레지스트(20)를 도포한 후, 노광 및 현상공정으로 패터닝하여 스토리지전극영역을 정의한다.
이어서, 제1(d)도에 도시한 바와같이, 상기 패터닝된 포토레지스트(20)를 마스크로 이용한 식각공정으로 상기 제1절연층(16)의 표면이 노출될 때가지 제2폴리실리콘층(19), 제2절연층(18), 그리고 제1폴리실리콘층(17)을 차례로 제거한다.
이후, 제1(e)도에 도시한 바와같이, 상기 포토레지스트(20)를 제거한 후, 상기 제2절연층(18)을 습식식각 공정으로 제거하면, 제1폴리실리콘층(17)과 제2폴리실리콘층(19)으로 이루어지는 커패시터 스토리지전극(17a)이 형성된다.
이어서, 상기 퍼태시터 스토리지전극(17a)상에 커패시터 유전체막(21)을 형성한 후, 제1(f)도에 도시한 바와같이, 상기 커패시터 유전체막(21)을 포함한 제1절연층(16)전면에 제3폴리실리콘층을 형성한 후 선택적으로 제거하여 커패시터 플레이트전극(22)을 형성하면 종래기술에 따른 커패시터 제조공정이 완료된다.
그러나 상기와 같은 종래 커패시터 제조방법은 스토리지전극을 형성함에 있어서, 두 번의 폴리실리콘층을 형성한 후 식각하여야 하므로 공정이 복잡해지는 문제점이 있었다.
본 발명은 한 번의 폴리실리콘층 증착공정으로 커패시터 스토리지전극을 형성하여 공정을 간략화시킴과 동시에 커패시턴스를 증가시키는데 적당한 커패시터 제조방법을 제공하는데 그 목적이 있다.
제1(a)도 내지 제1(f)도는 종래기술에 따른 커패시터 제조방법을 설명하기 위한 공정단면도.
제2(a)도 내지 제2(f)도는 본 발명의 커패시터 제조방법을 설명하기 위한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 필드산화막
13 : 게이트전극 14, 14a : 소오스 및 드레인 불순물영역
15 : 절연측벽 21, 22, 23 : 제1, 제2, 제3포토레지스트
24 : SOG층 25 : 커패시터 스토리지전극
26 : 커패시터 유전체막 27 : 플레이트전극
상기의 목적을 달성하기 위한 본 발명의 커패시터 제조방법은 셀 트랜지스터가 형성된 반도체기판상에 제1포토레지스트를 도포한 후, 스토리지노드에 상응하는 영역을 제외한 나머지영역을 노광시키는 공정과, 상기 제1포토레지스트상에 제2포토레지스틀 도포한 후, 비노광영역이 상기 제1포토레지스트의 비노광영역보다 작도록 선택적으로 노광시키는 공정과, 상기 제2포토레지스트상에 제3포토레지스트를 도포한 후, 비노광영역이 상기 제2포토레지스트의 비노광영역보다 크도록 선택적으로 노광시키는 공정과, 상기 제1, 제2, 제3포토레지스트를 동시에 현상하는 공정과, 비노광영역의 제1, 제2, 제3포토레지스를 포함한 전면에 절연층을 형성하고 상기 제3포토레지스트의 표면이 노출될 때까지 절연층을 식각하는 공정, 비노광영역의 제1, 제2, 제3포토레지스를 제거한 후, 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층을 패터닝하여 스토리지전극을 형성하고, 상기 스토리지전극상에 커패시터 유전체막과 플레이트전극을 차례로 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
제2(a)도 내지 제2(f)도는 본 발명의 커패시터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 본 발명에 따른 커패시터는 제2(a)도에 도시한 바와같이, 필드산화막(12)이 형성된 반도체기판(11)의 액티브영역에 게이트전극(13), 소오스 및 드레인 불순물영역(14, 14a)으로 이루어지는 셀트랜지스터를 형성한다.
여기서, 미설명부호 “11a”는 게이트절연막이다.
이후, 제2(b)도에 도시한 바와같이, 상기 셀트랜지스터를 포함한 전면에 제1포토레지스트(21)를 도포한 후, 상기 필드산화막(12)의 에지부분에서부터 상기 필드산화막(12)의 에지부분과 인저하는 게이트전극(13)의 에지부분까지 이르는 제1포토레지스트(21)를 제외한 나머지영역을 노광시킨다.
이후, 제1포토레지스트(21)를 현상하지 않은채로 상기 제1포토레지스트(21)상에 제2포토레지스트(22)를 도포한다.
그리고 제2포토레지스트(22)를 선택적으로 노광시키는데, 상기 제2포토레지스트(22)가 노광되지 않는 영역은 제1포토레지스트(21)가 노광되지 않은 영역에 비해 더 적다.
그리고, 제2포토레지스트(22)의 노광되지 않은 영역은 상기 제1포토레지스트(21)의 노광되지 않은 영역상에 존재한다.
이어, 제1포토레지스트(21)와 마찬가지로 현상공정을 수행하지 않은채로 제2포토레지스트(22)상에 제3포토레지스트(23)를 도포한다.
이후, 노광공정을 실시하는데, 제3포토레지스트(23)의 노광되지 않은 영역은 제2포토레지스트(22)의 노광되지 않은 영역에 비해 더 넓다.
그리고, 제3포토레지스트(23)의 노광되지 않은 영역은 제2포토레지스트(22)의 노광되지 않은 영역을 중심으로 좌우 대칭 또는 비대칭적이다.
이와같이, 제3포토레지스트(23)의 노광공정이 완료되고 나면, 제2(c)도에 도시한 바와같이, 제1, 제2, 제3포토레지스트(21, 22, 23)를 동시에 현상한다.
따라서, 노광되지 않은 제1, 제2, 제3포토레지스트(21, 22, 23)만 남는다.
이후, 상기 노광되지 않은 제1, 제2, 제3포토레지스트(21, 22, 23)을 포함한 기판(11)전면에 SOG(Spin On Glass)(24)를 코팅한다.
이후, 상기 제3포토레지스트(23)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing)공정을 이용하여 SOG(24)를 연마한다.
이어서, 제2(d)도에 도시한 바와같이, 상기 제1, 제2, 제3포토레지스트(21, 22, 23)를 에싱(ashing)처리하여 제거한 후, 노출된 일불순물영역을 포함한 SOG 층(24)전면에 폴리실리콘층을 형성한 후, 패터닝하여 커패시터의 스토리지전극(25)을 형성한다.
이때, 상기 폴리실리콘층은 SOG층(24)의 크랙(Crack)이 발생하지 않도록 500℃에서 비정질실리콘으로 형성한다.
그리고 제2(e)도에 도시한 바와같이, 상기 SOG층(24)을 제거한다.
이후, 상기 커패시터 스토리지전극(25)상에 커패시터 유전체막(26)을 형성하고, 상기 커패시터 유전체막(26)상에 커패시터 플레이트전극(27)을 형성하면 본 발명에 따른 커패시터 제조공정이 완료된다.
이상 상술한 바와같이 본 발명의 커패시터 제조방법은 커패시터 스토리지전극을 형성함에 있어서, 한 번의 폴리실리콘 형성으로 핀(Fin)구조의 스토리지전극을 형성할 수 있으므로 공정을 보다 간략화시킨다.
또한, 면적대비 커패시턴스를 증가시킨다.

Claims (4)

  1. 셀 트랜지스터가 형성된 반도체기판상에 제1포토레지스트를 도포한 후, 스토리지노드에 상응하는 영역을 제외한 나머지영역을 노광시키는 공정과, 상기 제1포토레지스트상에 제2포토레지스트를 도포한 후, 비노광영역이 상기 제1포토레지스트의 비노광영역보다 작도록 선택적으로 노광시키는 공정과, 상기 제2포토레지스트상에 제3포토레지스트를 도포한 후, 비노광영역이 상기 제2포토레지스트의 비노광영역보다 크도록 선택적으로 노광시키는 공정과, 상기 제1, 제2, 제3포토레지스트를 동시에 현상하는 공정과, 비노광영역의 제1, 제2, 제3포토레지스트를 포함한 전면에 절연층을 형성하고 상기 제3포토레지스트의 표면이 노출될 때까지 절연층을 식각하는 공정, 비노광영역의 제1, 제2, 제3포토레지스트를 제거한 후, 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층을 패터닝하여 스토리지전극을 형성하고, 상기 스토리지전극상에 커패시터 유전체막과 플레이트전극을 차례로 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 커패시터 제조방법.
  2. 제1항에 있어서, 상기 절연층은 SOG(Spin On Glass)를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  3. 제1항에 있어서, 상기 폴리실리콘층은 비정질실리콘을 포함하는 것을 특징으로 하는 커패시터 제조방법.
  4. 제1항에 있어서, 상기 절연층의 제거는 CMP(Chemical Mechanical Polishing)공정으로 이루어지는 것을 특징으로 하는 커패시터 제조방법.
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