KR100334963B1 - 콘택 플러그를 갖는 반도체소자의 제조 방법 - Google Patents
콘택 플러그를 갖는 반도체소자의 제조 방법 Download PDFInfo
- Publication number
- KR100334963B1 KR100334963B1 KR1019990013738A KR19990013738A KR100334963B1 KR 100334963 B1 KR100334963 B1 KR 100334963B1 KR 1019990013738 A KR1019990013738 A KR 1019990013738A KR 19990013738 A KR19990013738 A KR 19990013738A KR 100334963 B1 KR100334963 B1 KR 100334963B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact plug
- pattern
- substrate
- electrode
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000003860 storage Methods 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 17
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 10
- 238000000206 photolithography Methods 0.000 abstract description 4
- 230000001052 transient effect Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 16
- 230000010354 integration Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 콘택 플러그를 갖는 반도체소자의 제조 방법에 관한 것으로서, 특히 이 방법은 반도체기판 상부에 게이트 산화막, 게이트 전극 및 절연막 패턴과 그 측벽에 스페이서 절연막 및 기판 내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하고, 기판 전면에 도전막을 형성한 후에 도전막 위에 전하 충전용 스토리지 노드 전극과 그에 인접한 비트라인의 콘택 플러그를 게이트 전극의 워드라인에 대해 수직인 방향으로 상호 연결하는 감광막 패턴을 형성하고, 감광막 패턴에 맞추어 도전막을 패터닝한 후에 상기 감광막 패턴을 제거하고, 도전막을 절연막 패턴 상부면과 동일할 때까지 평탄화하여 트랜지스터의 스페이서 절연막 사이에 드러난 접합 영역에 연결되는 스토리지 노드 전극 및 비트라인 전극의 콘택 플러그를 동시에 형성하는 것이다. 그러므로, 본 발명은 스토리지 노드 전극 및 비트라인 전극의 콘택 플러그 확보를 위한 사진 및 식각 공정에서 유발되는 비정렬 및 과도식각으로 인한 소자 열화를 방지하면서 콘택 플러그 사이에서 발생하는 브릿지를 제거할 수 있다.
Description
본 발명은 반도체소자에 관한 것으로서, 특히 고집적회로에서 미세 콘택 전극 형성의 단점을 극복하기 위해 콘택 전극 대신에 활성 영역과 상부 배선 사이를 수직으로 연결하는 반도체소자의 콘택 플러그 제조 방법에 관한 것이다.
반도체 장치의 고집적화를 위해서는 리소그라피(lithography), 셀구조, 배선과 관련된 새로운 물질 및 절연막과 관련된 물성한계 연구등이 필요하다. 그리고, 반도체 장치의 고집적화에 의해 셀 면적또한 축소됨에 따라서 콘택 홀(contact hole) 면적의 축소도 필수적이다.
디자인룰이 0.3㎛ - 0.4㎛정도인 64Mega Bit DRAM장치에서는, 콘택홀을 통상 0.5㎛정도의 피쳐사이즈(feature size)로 형성하더라도 마스크의 미스얼라인(misalign)등에 의해 주변구조물, 즉 게이트전극이나 비트라인의 노출이 빈번하게 발생하게 되는데, 이는 게이트전극과 스토리지 전극 및 비트라인과 스토리지전극의 접촉을 유발하기 때문에 메모리 장치의 신뢰성 저하에 커다란 요인으로 작용하였다.
이에, 마스크의 미스얼라인등에 의한 주변구조물의 노출이 없으면서도 콘택홀의 미세화를 신뢰성있게 달성하기 위한 많은 방법들이 연구개발 되고 있는데, 그 중 한가지가 셀프 얼라인 콘택(Self-aligned contact) 형성 방법이다.
상기 셀프 얼라인 콘택 형성 방법은 반도체 기판상의 요철부위를 이용하여 에치량을 조절하여 콘택 부위만을 오픈 시키는 방법인데, 주변 구조물의 높이, 콘택이 형성될 절연물질의 두께 및 식각 방법에 의해 다양한 크기의 콘택을 얻을 수 있기 때문에, 고집적화에 의해 미세화되는 반도체 장치의 실현에 적합하다.
일반적으로 상기와 같은 셀프 얼라인 콘택 형성 방법은 게이트 전극 및 그 측벽에 질화막을 사용한 스페이서 절연막을 형성한 후에 불순물 이온 주입을 하여 소스/드레인 영역을 형성한다. 상기 스페이서 형성시 기판 표면의 게이트 산화막이 함께 식각되어 게이트 전극의 스페이서 절연막에 의해 셀프 얼라인 되면서 기판의 활성 영역이 노출되는 콘택홀이 형성 되는데, 이러한 콘택홀이 있는 구조물 위에 불순물이 도우핑된 폴리실리콘을 침적하고 이를 사진식각공정을 이용하여 패터닝함으로써 셀프 얼라인 콘택 전극을 형성한다.
그러나, 상기와 같은 셀프 얼라인 콘택 형성 방법은 반도체 장치의 고집적화에 따라 소스/드레인 면적이 계속 축소될 경우 콘택전극이 대개 스페이서 절연막 사이에 형성되어 있기 때문에 그 면적을 확보하는데 한계가 있을 뿐만 아니라 비정렬 또는 과도 식각 공정에 의해 기판 손상을 일으켜 소자의 열화가 발생되거나 상기 비트라인용 콘택 플러그와 스토리지 노드 전극의 콘택 플러그 사이에 브릿지가 유발되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 비트라인 및 스토리지 노드 전극의 콘택 전극을 형성하는데 있어서 게이트 전극의 스페이서 절연막을 형성하고 그 기판 전면에 도전막을 증착하고 비트라인 및 스토리지 노드 전극의 콘택 플러그 영역을 연결하는 감광막 패턴을 형성한 후에 평탄화 공정을 실시함으로써 반도체소자가 미세화되더라도 미리 스토리지 노드 전극 및 비트라인의 콘택 플러그 확보를 위한 사진 및 식각 공정시 유발되는 비정렬 및 과도식각으로 인한 소자 열화를 방지하면서 콘택 플러그 사이에서 발생하는 브릿지를 제거할 수 있는 콘택 플러그를 갖는 반도체소자의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1b는 본 발명의 일 실시예에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법중에서 트랜지스터 제조 과정을 나타낸 수직 단면도 및 평면도,
도 2a 내지 도 2b는 본 발명의 일 실시예에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법중에서 도전막 및 감광막 패턴 형성과정을 나타낸 수직 단면도 및 평면도,
도 3a 내지 도 3b는 본 발명의 일 실시예에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법중에서 도전막 패터닝과정을 나타낸 수직 단면도 및 평면도,
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법중에서 도전막 평탄화 공정을 실시하여 스토리지 노드 전극과 비트라인의 콘택 플러그를 동시에 형성하는 과정을 나타낸 수직 단면도 및 평면도.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체기판 12: 필드 산화막
14: 스토리지 노드 전극 및 비트라인의 콘택 플러그가 형성될 예정 영역
20a: 셀 트랜지스터 20b: 주변회로 트랜지스터
30: 도전막 32: 감광막 패턴
34a: 스토리지 노드 전극의 콘택 플러그 34b: 비트라인의 콘택 플러그
상기 목적을 달성하기 위하여 본 발명은 반도체소자의 활성 영역과 상부 배선 사이를 수직으로 연결하는 콘택 플러그 형성 방법에 있어서, 반도체기판 상부에 게이트 산화막, 게이트 전극 및 절연막 패턴과 그 측벽에 스페이서 절연막 및 기판 내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계와, 기판 전면에 도전막을 형성하는 단계와, 도전막 위에 전하 충전용 스토리지 노드 전극과 그에 인접한 비트라인의 콘택 플러그를 게이트 전극의 워드라인에 대해 수직인 방향으로 상호 연결하는 감광막 패턴을 형성하는 단계와, 감광막 패턴에 맞추어 도전막을 패터닝한 후에 상기 감광막 패턴을 제거하는 단계와, 도전막을 절연막 패턴 상부면과 동일할 때까지 평탄화하여 트랜지스터의 스페이서 절연막 사이에 드러난 접합 영역에 연결되는 스토리지 노드 전극 및 비트라인 전극의 콘택 플러그를 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 다른 방법은 메모리 셀 어레이부와 주변회로부를 갖는 복합 반도체소자에서 메모리 셀 어레이부의 활성 영역과 상부 배선 사이를 수직으로 연결하는 콘택 플러그 형성 방법에 있어서, 메모리 셀 어레이부가 형성될 예정인 반도체기판 상부에 게이트 전극과 그 측벽에 스페이서 절연막 및 기판 내에 소스/드레인 접합영역을 갖는 셀 트랜지스터를 형성하면서 동시에 주변회로부가 형성될 예정인 반도체 기판 상부에 게이트 전극과 기판내에 소스/드레인 접합 영역을 갖는 트랜지스터와 그 전면에 절연막을 증착하는 단계와, 메모리 셀 어레이부 및 주변회로부가 형성될 예정의 기판 전면에 도전막을 형성하는 단계와, 메모리 셀 어레이부에 해당하는 도전막 위에 전하 충전용 스토리지 노드 전극과 그에 인접한 비트라인의 콘택 플러그를 게이트 전극의 워드라인에 대해 수직인 방향으로 상호 연결하는 감광막 패턴을 형성하는 단계와, 감광막 패턴에 맞추어 도전막을 패터닝한 후에 상기 감광막 패턴을 제거하는 단계와, 도전막을 절연막 패턴 상부면과 동일할 때까지 평탄화하여 메모리 셀 어레이부의 트랜지스터의 스페이서 절연막 사이에 드러난 접합 영역에 연결되는 스토리지 노드 전극 및 비트라인 전극의 콘택 플러그를 동시에 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1b는 본 발명의 일 실시예에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법중에서 트랜지스터 제조 과정을 나타낸 수직 단면도 및 평면도이다.
도 1a 내지 도 1b에 도시된 바와 같이, 우선 본 발명은 반도체기판으로서 실리콘기판(10)에 활성 영역과 소자분리 영역을 구분하는 필드 산화막(12)을 형성하고, 메모리 셀 어레이부(100)와 주변회로부(200)가 형성될 예정의 기판(10) 상부에 셀프 얼라인되면서 순차 적층된 게이트 산화막(21)과 게이드 전극(22) 및 절연막 패턴(23)을 형성한다. 이때, 절연막 패턴(23)은 실리콘질화막으로 형성한다.
그 다음, n-형 임플랜트(implant)를 블랭켓(blanket) 방법으로 진행하여 활성 영역이 노출되는 부분(14)의 기판 내에 소스/드레인 접합 영역을 형성한다. 그 다음 구조 전 표면에 절연막으로서 실리콘질화막(25)을 증착하고, 메모리 셀 어레이부(100)가 개방되는 마스크를 사용하여 메모리 셀 어레이부(100)에 해당하는 기판 쪽만 블랭켓으로 상기 실리콘질화막(25)을 식각하여 상기 순차 적층된 게이트 산화막(21)과 게이드 전극(22), 절연막 패턴(23)의 측벽에 스페이서 절연막(24)을 형성한다. 이로 인해 메모리 셀 어레이부(100)가 형성될 예정인 기판 상부에 셀 트랜지스터(20a)가 형성되며 주변회로부(200)의 기판 상부에 주변회로용 트랜지스터(20b)가 형성된다.
도 2a 내지 도 2b는 본 발명의 일 실시예에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법중에서 도전막 및 감광막 패턴 형성과정을 나타낸 수직 단면도 및 평면도이다.
도 2a 내지 도 2b에 도시된 바와 같이, 상기 구조물의 전면에 도전막으로서 다결정실리콘(30)을 증착하고, 사진공정을 이용하여 스토리지 노드 전극과 그에 인접한 비트라인의 콘택 플러그를 게이트 전극(24)인 워드라인에 대해 수직인 방향으로 상호 연결하는 감광막 패턴(32)을 형성한다.
도 3a 내지 도 3b는 본 발명의 일 실시예에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법중에서 도전막 패터닝과정을 나타낸 수직 단면도 및 평면도이다.
도 3a 내지 도 3b에 도시된 바와 같이, 상기 감광막 패턴(32)을 식각마스크로 사용하여 하부의 다결정실리콘층(30)을 패터닝한다. 이 다결정실리콘 패턴(30')은 메모리 셀 어레이부(100)의 소스 및 드레인 접합층(26)에 접촉하는 비트라인의 콘택 플러그 및 스토리지 노드 전극의 콘택 플러그로 사용될 예정이다. 그 다음, 감광막 패턴(32)을 제거한다.
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법중에서 도전막 평탄화 공정을 실시하여 스토리지 노드 전극과 비트라인의 콘택 플러그를 동시에 형성하는 과정을 나타낸 수직 단면도 및 평면도이다.
도 4a 내지 도 4b에 도시된 바와 같이, 화학기계적 연마 공정을 실시하여 다결정실리콘 패턴(30')을 절연막 패턴(23) 상부면과 동일할때까지 평탄화하여 메모리 셀 어레이부(100)의 트랜지스터(20a)의 스페이서 절연막(24) 사이에 드러난 접합 영역(26)에 접촉되는 스토리지 노드 전극의 콘택 플러그(34a) 및 비트라인의 콘택 플러그(34b)를 동시에 형성한다.
이후, 상기 주변회로부(200)에 남아 있는 실리콘질화막(25)은 통상의 제조 공정에 따라 고농도 불순물 주입 공정시 블랭켓으로 식각되어 스페이서 절연막(도시하지 않음)을 형성하여 주변회로의 트랜지스터를 완성한 후에, 통상의 층간 절연 및 배선 공정을 실시한다.
한편, 본 발명은 복합 반도체소자 뿐만이 아니라 통상의 반도체소자의 콘택 제조 공정에서도 이용할 수 있다.
상기한 바와 같이 본 발명에 따른 콘택 플러그를 갖는 반도체소자의 제조 방법은, 상측면이 절연막으로 둘러싸인 게이트 전극 사이에 비트라인과 스토리지 노드 전극의 콘택 플러그를 동시에 형성하기 위한 감광막 패턴을 이용함으로써 이 감광막 패턴에 맞추어 도전막을 패터닝한 후에 평탄화 공정을 실시하여 게이트 전극 사이에 비트라인 및 스토리지 노드 전극의 콘택 플러그를 동시에 형성하여 상기 비트라인 또는 스토리지 노드 전극의 콘택 플러그 확보를 위한 사진 및 식각 공정에서 유발되는 비정렬 및 과도식각으로 인한 소자 열화를 방지하면서 콘택 플러그 사이에서 발생하는 브릿지를 제거할 수 있어 반도체소자의 수율을 높일 수 있는 효과가 있다.
Claims (4)
- 메모리 셀 어레이부와 주변회로부를 갖는 복합 반도체소자에서 메모리 셀 어레이부의 활성 영역과 상부 배선 사이를 수직으로 연결하는 콘택 플러그 형성 방법에 있어서,메모리 셀 어레이부가 형성될 예정인 반도체기판 상부에 순차 적층된 게이트 산화막, 게이트 전극 및 절연막 패턴과 그 측벽에 스페이서 절연막 및 상기 기판 내에 소스/드레인 접합영역을 갖는 셀 트랜지스터를 형성하면서 동시에 주변회로부가 형성될 예정인 반도체 기판 상부에 순차 적층된 게이트 산화막, 게이트 전극 및 절연막 패턴과 기판내에 소스/드레인 접합 영역을 갖는 트랜지스터와 그 전면에 절연막을 증착하는 단계;상기 메모리 셀 어레이부 및 주변회로부가 형성될 예정의 기판 전면에 도전막을 형성하는 단계;상기 메모리 셀 어레이부에 해당하는 도전막 위에 전하 충전용 스토리지 노드 전극과 그에 인접한 비트라인의 콘택 플러그를 게이트 전극의 워드라인에 대해 수직인 방향으로 상호 연결하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴에 맞추어 도전막을 패터닝한 후에 상기 감광막 패턴을 제거하는 단계; 및상기 도전막을 절연막 패턴 상부면과 동일할 때까지 평탄화하여 상기 메모리 셀 어레이부의 트랜지스터의 스페이서 절연막 사이에 드러난 접합 영역에 연결되는스토리지 노드 전극 및 비트라인 전극의 콘택 플러그를 동시에 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 콘택 플러그를 갖는 반도체소자의 제조 방법.
- 제 1항에 있어서,상기 스토리지 노드 전극과 비트라인의 콘택 플러그를 위한 도전막은 다결정실리콘으로 이루어진 것을 특징으로 하는 콘택 플러그를 갖는 반도체소자의 제조 방법.
- 제 1항에 있어서,상기 절연막 패턴은 실리콘질화막으로 이루어진 것을 특징으로 하는 콘택 플러그를 갖는 반도체소자의 제조 방법.
- 반도체소자의 활성 영역과 상부 배선 사이를 수직으로 연결하는 콘택 플러그 형성 방법에 있어서,반도체기판 상부에 순차 적층된 게이트 산화막, 게이트 전극 및 절연막 패턴과 그 측벽에 스페이서 절연막 및 상기 기판 내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계;상기 기판 전면에 도전막을 형성하는 단계;상기 도전막 위에 전하 충전용 스토리지 노드 전극 및 그에 인접한 비트라인의 콘택 플러그를 게이트 전극의 워드라인에 대해 수직인 방향으로 상호 연결하는감광막 패턴을 형성하는 단계;상기 감광막 패턴에 맞추어 상기 도전막을 패터닝한 후에 상기 감광막 패턴을 제거하는 단계; 및상기 도전막을 절연막 패턴 상부면과 동일할때까지 평탄화하여 상기 트랜지스터의 스페이서 절연막 사이에 드러난 접합 영역에 연결되는 스토리지 노드 전극 및 비트라인 전극의 콘택 플러그를 동시에 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 콘택 플러그를 갖는 반도체소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990013738A KR100334963B1 (ko) | 1999-04-19 | 1999-04-19 | 콘택 플러그를 갖는 반도체소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990013738A KR100334963B1 (ko) | 1999-04-19 | 1999-04-19 | 콘택 플러그를 갖는 반도체소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000066538A KR20000066538A (ko) | 2000-11-15 |
| KR100334963B1 true KR100334963B1 (ko) | 2002-05-04 |
Family
ID=19580709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990013738A KR100334963B1 (ko) | 1999-04-19 | 1999-04-19 | 콘택 플러그를 갖는 반도체소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100334963B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480805B1 (ko) * | 2000-12-23 | 2005-04-08 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
| KR100439102B1 (ko) * | 2002-07-18 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050962A (ja) * | 1996-06-25 | 1998-02-20 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
-
1999
- 1999-04-19 KR KR1019990013738A patent/KR100334963B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050962A (ja) * | 1996-06-25 | 1998-02-20 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000066538A (ko) | 2000-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20110260288A1 (en) | Semiconductor device and method for manufacturing the same | |
| KR19980028455A (ko) | 모스 트랜지스터와 그를 포함한 반도체 메모리 장치 및 제조방법 | |
| US20070010053A1 (en) | Method for fabricating conductive line | |
| KR100335121B1 (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
| US8232203B2 (en) | Methods of manufacturing memory devices | |
| JP2001044433A (ja) | 半導体素子の製造方法 | |
| KR20220014587A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20010056888A (ko) | 반도체 메모리 제조방법 | |
| KR100334963B1 (ko) | 콘택 플러그를 갖는 반도체소자의 제조 방법 | |
| KR100207519B1 (ko) | 반도체 메모리소자 및 이의 제조방법 | |
| US20040147076A1 (en) | Method for fabrication a flash memory device self-aligned contact | |
| KR100368321B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100382545B1 (ko) | 반도체 소자의 제조방법 | |
| KR100269624B1 (ko) | 반도체장치의 콘택 형성방법 | |
| KR970011758B1 (ko) | 반도체 집적회로의 전도막 형성방법 | |
| KR20020002017A (ko) | 반도체소자의 금속배선 콘택홀 제조방법 | |
| KR100313786B1 (ko) | 반도체 메모리의 플러그 제조방법 | |
| KR20010063426A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100316527B1 (ko) | 플래시 메모리 제조방법 | |
| KR100280526B1 (ko) | 반도체 메모리 제조방법 | |
| KR100549568B1 (ko) | 반도체소자의 비트라인콘택홀 형성방법 | |
| KR100379507B1 (ko) | 반도체 소자의 제조방법 | |
| KR940011736B1 (ko) | 반도체 장치의 제조방법 | |
| KR100323383B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100358568B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100325 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |